KR100199346B1 - 반도체 소자의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 고유전 절연막의 전기적특성 열화를 방지하며 누설전류특성을 향상시키기 위하여 폴리실리콘층으로 전하저장전극을 형성한 후 그 상부 및 측벽에 백금층을 형성하므로써 누설전류특성을 향상시키며 캐패시터의 정전용량을 증대시킬 수 있도록 한 반도체 소자의 전하저장전극 형성방법에 관한 것이다.
Description
제1도는 종래 반도체 소자의 전하저장전극 형성방법을 설명하기 위한 소자의 단면도.
제2a 내지 제2f도는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 접합부
3 : 절연층 4 : 폴리실리콘
5 : 베리어금속층 6 : 백금층
7 및 14 : 고유전 절연막 8 : 폴리실리콘층
9 및 12 : 제1 및 제2 베리어금속층
10 및 13 : 제1 및 제2 백금층 11 : 감광막
15 : 플레이트전극
본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 특히 폴리실리콘층으로 전하저장전극을 형성한 후 그 상부 및 측벽에 백금(Platinum)층을 형성하므로써 고유전 절연막의 누설전류특성을 향상시키며 캐패시터(Capacitor)의 정전용량을 증대시킬 수 있도록 한 반도체 소자의 전하저장전극 형성방법에 관한 것이다.
일반적으로 디램(DRAM)등과 같은 반도체 소자가 고집적화됨에 따라 셀(Cell)의 면적은 급격하게 축소된다. 그러나 소자의 동작을 위해서는 단위셀당 일정량 이상의 정전용량(Capacitance)을 반드시 확보해야 한다. 이에따라 셀의 동작에 필요한 정전용량을 그대로 유지하면서 그 캐패시터(Capacitor)가 차지하는 칩(Chip)상의 면적을 최소화하며 일정수준 이상의 정전용량을 확보하기 위해 고도의 공정기술개발과 소자의 신뢰성 확보가 큰문제점으로 대두되고 있다.
이러한 문제점을 해결하기 위한 하나의 방법으로 BST(Barium-Strontium Titanate) 또는 PZT(Lead-Zirconium Titanate)와 같은 고유전 절연막이 사용되는데, 이러한 고유전 절연막의 고유전특성과 저누설전류특성을 유지하기 위하여 백금과 같은 반응성이 없는 안정한 금속의 사용이 요구되어진다. 그러면 이러한 백금을 이용한 종래 반도체 소자의 전하저장전극 형성방법을 제1도를 통해 설명하기로 한다.
종래 반도체 소자의 전하저장전극 형성방법은 제1도에도시된 바와 같이 먼저 접합부(2)가 형성된 실리콘기판(1)상에 절연층(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연층(3)을 식각하여 전하저장전극용 콘택홀(Contact hole)을 형성한다. 상기 콘택홀내에 폴리실리콘(4)을 매립한 후 전체상부면에 티타늄(Ti) 또는 탄탈늄(Ta)을 증착하여 베리어(barrier)금속층(5)을 형성하고 그 상부에 백금층(6)을 형성한다. 상기 백금층(6) 및 베리어금속층(5)을 순차적으로 패터닝하여 전하저장전극을 형성한다. 이후 전체면에 고유전 절연막(7)을 형성하는데, 이때 상기 전하저장전극의 측부에서 고유전 절연막(7)과 전기적으로 열악한 베리어금속층(5)이 직접 접촉되어 누설전류의 발생원인이 된다. 또한 평면상 좁은 면적을 갖는 전하저장전극에서 높은 정전용량을 확보하기 위해서는 백금층을 두껍게 형성해야 하기 때문에 강한 스트레스(Stress)를 유발하여 박막이 분리(Peeling)되거나, 식각하기 어려운 공정상의 문제점이 발생된다.
따라서 본 발명은 폴리실리콘층으로 전하저장전극을 형성한 후 그 상부 및 측벽에 백금층을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 식각하여 전하저장전극용 콘택홀을 형성한 다음 전체 상부면에 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제1 베리어금속층 및 제1 백금층을 순차적으로 형성시키는 단계와, 상기 단계로부터 전체 상부면에 감광막을 도포한 후 전하저장전극용 마스크를 이용하여 상기 감광막을 패터닝하고 상기 패터닝된 감광막을 마스크로 이용한 식각공정을 통해 상기 제1 백금측, 제1 베리어금속층 및 폴리실리콘층을 순차적으로 패터닝 시키는 단계와, 상기 단계로부터 상기 감광막을 제거한 후 전체 상부면에 제2 베리어금속층 및 제2 백금층을 순차적으로 형성하는 단계와, 상기 단계로 부터 측벽의 제2 백금층이 스페이서형태로 잔류되도록 상기 제2 백금층 및 제2 베리어금속층을 순차적으로 전면식각하는 단계와, 상기 단계로 부터 상기 제2 베리어금속층의 노출된 부분을 소정깊이 식각하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2f도는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 설명하기 위한 소자의 단면도로서, 제2a도는 접합부(2)가 형성된 실리콘기판(1)상에 절연층(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연층(3)을 식각하여 전하저장전극용 콘택홀을 형성한 다음 전체 상부면에 폴리실리콘층(8)을 형성한 상태의 단면도인데, 상기 폴리실리콘층(8)은 인(P)이 도핑(doping)된 폴리실리콘을 증착하여 형성하며, 그 두께는 전하저장전극의 측면면적으로 고려하여 형성한다.
제2b도는 티타늄 또는 탄탈늄을 증착하여 제1 베리어금속층(9)을 형성하고 그 상부에 백금을 증착하여 제1 백금층(10)을 형성한다. 이후 전체 상부면에 감광막(11)을 도포한 후 전하저장전극용 마스크를 이용하여 상기 감광막(11)을 패터닝한 상태의 단면도인데, 상기 제1 베리어금속층(9)은 상기 제1 백금층(10)과 하부의 폴리실리콘층(8)간의 확산반응을 억제하며 접합특성이 불량한 백금과 폴리실리콘의 접착(Adhension)을 양호하게 하기 위하여 형성한다.
제2c도는 패터닝된 상기 감광막(11)을 마스크로 이용한 식각공정을 통해 상기 제1 백금층(10), 제1 베리어금속층(9) 및 폴리실리콘층(8)을 순차적으로 패터닝한다. 이후 상기 감광막(11)을 제거한 후 전체 상부면에 제2 베리어금속층(12) 및 제2 백금층(13)을 순차적으로 형성한 상태의 단면도이다.
제2d도는 전면식각공정으로 상기 제2 백금층(13) 및 제2 베리어금속층(12)을 순차적으로 식각한 상태의 단면도인데, 이때 측벽의 상기 제2 백금층(13)의 일부는 얇은 스페이서 형태로 잔류된다. 이는 전하저장전극의 유효 표면적을 증가시키며 또한 후속 고유전 절연막 증착시 단차를 개선시키는 역할을 한다.
제2e도는 산 또는 염기성 수용액을 이요하여 상기 제2 베리어금속층(12)의 노출된 부분을 소정깊이 식각하므로써 상기 제1 백금층(10)의 양측벽 및 스페이서 형태로 잔류된 제2 백금층(13)의 하부에 홈(X 부분)이 형성된 상태의 단면도인데, 상기 제2 베리어금속층(12)의 식각에 의해 형성된 홈(X)은 상기 제1 백금층(10)과 제2 백금층(13) 사이에 잔류되는 제2 베리어금속층(12)이 이후에 형성될 고유전 절연막과 접촉하여 고유전 절연막의 전기적특성을 열화시키는 것을 방지하기 위한 것이다.
제2f도는 상기와 같이 전하저장전극이 형성된 상태에서 전체 상부면에 고유전 절연막(14) 및 플레이트전극(15)을 순차적으로 형성하여 캐패시터를 형성한 상태의 단면도로서, 상기 고유전 절연막(14) 증착시 상기홈(X)내부가 완전히 매립되도록 하여 고유전 절연막의 전기적특성열화를 방지할 수 있으며, 상기 전하저장전극 상부에 형성된 제1 백금층(10) 및 측벽에 스페이서 형태로 얇게 형성된 제2 백금층(13)으로 인해 고유전 절연막의 고유전특성과 저누설전류특성을 유지할 수 있다. 또한 백금층의 스트레스로 인한 박막분리 및 식각의 어려움등이 개선된다.
상술한 바와같이 본 발명에 의하면 폴리실리콘층으로 전하저장전극을 형성한 후 그 상부 및 측벽에 백금층을 형성하므로써 표면의 노출이 증대되어 전하저장전극의 유효표면적이 효과적으로 증대된다. 따라서 제한된 영역내에서 캐패시터의 정전용량을 극대화시킬 수 있다. 또한 고유전 절연막의 전기적특성 열화가 방지되어 캐패시터의 전기적특성이 향상될 수 있는 탁월한 효과가 있다.
Claims (5)
- 반도체 소자의 전하저장전극 형성방법에 있어서, 접합부가 형성된 실리콘기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 식각하여 전하저장전극용 콘택홀을 형성한 다음 전체 상부면에 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제1 베리어금속층 및 제1 백금층을 순차적으로 형성시키는 단계와, 상기 단계로부터 전체 상부면에 감광막을 도포한 후 전하저장전극용 마스크를 이용하여 상기 감광막을 패터닝하고 상기 패터닝된 감광막을 마스크로 이용한 식각공정을 통해 상기 제1 백금층, 제1 베리어금속층 및 폴리실리콘층을 순차적으로 패터닝 시키는 단계와, 상기 단계로 부터 상기 감광막을 제거한 후 전체 상부면에 제2 베리어금속층 및 제2 백금층을 순차적으로 형성하는 단계와, 상기 단계로부터 측벽의 제2 백금층이 스페이서형태로 잔류되도록 상기 제2 백금층 및 제2 베리어금속층을 순차적으로 전면식각하는 단계와, 상기 단계로부터 상기 제2 베리어금속층의 노출된 부분을 소정깊이 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 폴리실리콘층은 인이 도핑된 폴리실리콘이 증착된 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1 및 제2 베리어금속층은 티타늄 또는 탄탈늄이 증착된 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 노출된 제2 베리어금속층 식각시 산 또는 염기성 수용액이 사용되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1 또는 제4항에 있어서, 상기 노출된 제2 베리어금속층 식각시 상기 제1 백금층의 양측벽 및 스페이서 형태로 잔류된 제2 백금층의 하부에 홈이 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
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