KR100190524B1 - 반도체 소자의 전하 저장전극의 제조방법 - Google Patents

Abstract

본원에서는 반도체 소자의 전하 저장 전극의 제조방법을 개시한다. 그 방법은 반도체 기판 상부에 제1열산화막을 형성한 다음, 소정의 감광막 패턴을 형성하고, 이의 형태로 비등방성 식각을 실시하여 트랜치를 형성하는 단계; 상기 제1열산화막 및 감광막 패턴을 제거한 다음, 전체 구조 상부에 제2열산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막을 사진식각법으로 선택적으로 식각한 후, 반도체 기판내에 채널 스토퍼를 형성하는 단계; 기판상의 소정의 영역에 필드 산화막을 형성한 후, 상기의 질화막 및 제2열산화막을 제거하는 단계; 기판상의 소정의 영역에 게이트 산화막 및 게이트 전극을 형성한 후, 저농도 불순물을 이온 주입하는 단계; 전체 구조 상부에 제1TEOS 산화막을 증착하고, 이를 비등방성 식각하여 상기 게이트 전극과 상기 트랜치의 측벽에 산화막 스페이서를 형성한 다음, 반도체 기판의 노출부위에 고농도 불순물을 이온주입하여 고농도 불순물 이온 주입 영역을 형성하는 단게; 전체 구조 상부에 제2TEOS 산화막을 증착하고, 이를 상기 고농도 불순물 이온 주입 영역이 노출되도록 사진식각법으로 식각하여 콘택홀을 형성하는 단게; 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막을 형성하고, 이것의 상부에 감광막 패턴을 형성한 다음, 상기 제2TEOS막의 소정 부분이 노출되도록 상기의 제1폴리실리콘막을 비등방성 식각하는 단계; 상기 감광막 패턴을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막을 형성한 다음, 상기 감광막 패턴을 제거하는 단계; 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막을 형성하고, 요홈 부위에 감광막을 매립하는 단계; 상기 감광막을 식각 마스크로 하여 상기 제2폴리실리콘막의 노출부위를 비등방성 식각하여 실린더형 전하 저장 전극을 형성하는 단계; 및 상기 감광막 및 액상 산화물을 제거하는 단계를 포함한다.

Description

반도체 소자의 전하 저장 전극의 제조방법

제1도는 종래의 캐패시터의 구조중 스택 구조의 전하 저장 전극을 보여주는 도면

제2도는 본 발명의 일 실시예에 따른 반도체 소자의 전하 저장 전극의 제조방법을 설명하기 위한 도면

＊ 도면의 주요부분에 대한 부호의 설명

1, 11 : 반도체 기판 2, 17 : 필드 산화막

3, 18 : 게이트 산화막 4, 19 : 게이트 전극

4A : 게이트 전극용 워드라인 5, 20 : 산화막 스페이서

6, 21 : 고농도 불순물 주입 영역 7 : 절연용 산화막

8 : 전하 저장 전극 12 : 제1열산화막

13 : 트랜치 형성용 감광막 패턴 14 : 트랜치

15 : 제2열산화막 16 : 질화막

22 : 제2TEOS 산화막 23 : 제1폴리실리콘막

24 : 전하 저장 전극용 감광막 패턴 25 : 액상 산화막

26 : 제2폴리실리콘막 27 : 감광막

28 : 실린더형 전하 저장 전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 DRAM에 사용되는 전하 저장 전극의 제조방법에 관한 것이다.

일반적으로, DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성된다.

따라서, 소자가 고집적화됨에 따라 캐패시터, 특히 전하 저장 전극이 차지하는 면적이 감소되어 소자 동작에 필요로 하는 적절한 캐패시턴스를 얻기 위해서 여러가지 구조의 캐패시터가 제안되었다.

첨부도면 제1도는 종래의 캐패시터의 구조중 스택 구조의 전하 저장 전극을 보여주는 도면이다. 제1도와 관련하여 종래의 전하 저장 전극의 제조방법을 설명하면, 우선, 반도체 기판(1)의 액티브 영역상에 게이트 산화막(3), 게이트 전극(4), 산화막 스페이서(5), 소오스/드레인 전극용 고농도 불순물 주입영역(6)으로 이루어진 MOSFET를 통상의 방법으로 형성한다. 그런 다음, 상기의 필드 산화막(2)상에 게이트 전극용 워드라인(4A)이 형성된 상태에서, 상기 고농도 불순물 주입영역(6)에 전기적으로 접속되는 전하 저장 전극(8)을 게이트 전극(4)에서 워드라인(4A)까지 형성하되, 절연용 산화막(7)에 의해 절연된 상태로 형성한다.

그러나, 상기의 종래 방법에 따라 제조된 스택 구조를 갖는 전하 저장 전극은 동일한 단위 셀의 면적에서 캐패시터의 용량을 증대시키는데에 한계가 있다는 문제점이 있었다. 이러한 문제점을 극복하기 위하여 전하 저장 전극을 3차원의 실린더 형태로 형성하는 것이 실시되고 있지만, 이것은 공정이 복잡하여 제조 수율이 저하의 원인이 된다.

따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위하여 안출된 것으로, 캐패시터의 용량을 증대시킬 수 있으면서도, 공정이 비교적 단순하여 제조 수율을 증대시킬 수 있는 반도체 소자의 전하 저장 전극의 제조방법을 제공하는데에 있다.

상기의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 전하 저장 전극의 제조방법은

(A) 반도체 기판 상부에 제1열산화막을 형성한 다음, 소정의 감광막 패턴을 형성하고, 이의 형태로 비등방성 식각을 실시하여 트랜치를 형성하는 단계;

(B) 상기 제1열산화막 및 감광막 패턴을 제거한 다음, 전체 구조 상부에 제2열산화막 및 질화막을 순차적으로 형성하는 단계;

(C) 상기 질화막을 사진식각법으로 선택적으로 식각한 후, 반도체 기판내에 채널 스토퍼를 형성하는 단계;

(D) 기판상의 소정의 영역에 필드 산화막을 형성한 후, 상기의 질화막 및 제2열산화막을 제거하는 단계;

(E) 기판상의 소정의 영역에 게이트 산화막 및 게이트 전극을 형성한 후, 저농도 불순물을 이온 주입하는 단계;

(F) 전체 구조 상부에 제1TEOS 산화막을 증착하고, 이를 비등방성 식각하여 상기 게이트 전극과 상기 트랜치의 측벽에 산화막 스페이서를 형성한 다음, 반도체 기판의 노출부위에 고농도 불순물을 이온주입하여 고농도 불순물 이온 주입 영역을 형성하는 단계;

(G) 전체 구조 상부에 제2TEOS 산화막을 증착하고, 이를 상기 고농도 불순물 이온 주입 영역이 노출되도록 사진식각법으로 식각하여 콘택홀을 형성하는 단계;

(H) 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막을 형성하고, 이것의 상부에 감광막 패턴을 형성한 다음, 상기 제2TEOS막의 소정 부분이 노출되도록 상기의 제1폴리실리콘막을 비등방성 식각하는 단계;

(I) 상기 감광막 패턴을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막을 형성한 다음, 상기 감광막 패턴을 제거하는 단계;

(J) 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막을 형성하고, 요홈 부위에 감광막을 매립하는 단계;

(K) 상기 감광막을 식각 마스크로 하여 상기 제2폴리실리콘막의 노출부위를 비등방성 식각하여 실린더형 전하 저장 전극을 형성하는 단계; 및

(L) 상기 감광막 및 액상 산화물을 제거하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 액상 산화막(liquid phase oxide)이 감광막이 형성된 부위에는 형성되지 않는 특성을 이용함으로써, 캐패시터의 용량을 증대시킬 수 있는 실린더형 전하 저장 전극을 비교적 간단한 방식으로 제조할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하기로 한다.

제2도(a) 내지 (g)는 본 발명의 일 실시예에 따른 반도체 소자의 전하 저장 전극의 제조방법을 설명하기 위한 도면이다.

우선, 제2도(a)에서 도시된 바와 같이, 반도체 기판(11)의 상부에 제1열산화막(12)을 약 100∼300Å의 두께로 형성한 다음, 이것의 상부에 트랜치 형성용 감광막 패턴(13)을 형성한다. 그런 다음, 감광막 패턴(13)이 형성되지 않은 반도체 기판(11)의 영역을 비등방성 식각하여 약 5,000∼12,000Å의 깊이를 갖는 트랜티(14)를 형성한다. 이때, 트랜치(14)는 도시하지는 않았지만, 후공정으로 전하 저장 전극이 접속되는 액티브 영역의 일부분에서 필드 영역을 거쳐 인접하는 액티브 영역의 다른 전하 저장 전극이 접속되는 영역까지 형성한다.

그런 다음, 감광막 패턴(13) 및 제1열산화막(12)을 제거한 후, (b)에서 도시된 바와 같이 전체 구조 상부에 제2열산화막(15)를 100∼300Å의 두께로 형성한 다음, 질화막(16)을 1,000∼1,500Å의 두께로 형성한다. 그후, 제2열산화막(15)의 소정 부분이 노출되도록 질화막(16)을 사진 식각법으로 식각한 후, 그에 따른 노출 부위에 채널 스토퍼 영역(도면에서 +로 도시함)을 형성한다.

그런 다음, (c)에서 도시된 바와 같이, 통상의 열산화법에 따라 필드 산화막(17)을 형성하고, 인산을 사용하여 질화막을 제거한 다음, 불산을 사용하여 제2열산화막을 제거한다.

그리고 나서, (d)에서 도시된 바와 같이, 반도체 기판(11) 상의 예정된 영역에 약 50∼150Å의 게이트 산화막(18) 및 게이트 전극(19)을 형성하고 저농도 불순물을 주입한 다음, 전체 구조 상부에 제1TEOS 산화막을 약 1,000∼2,000Å의 두께로 증착한다. 이어서, 상기 제1TEOS 산화막을 비등방성 식각하여 게이트 전극(19)과 트랜치(14)의 측벽에 산화막 스페이서(20)를 형성하고, 고농도 불순물을 이온 주입하여 반도체 기판(11)의 노출 부위에 고농도 불순물 주입 영역(21)을 형성한다.

그런 다음, (e)에서 도시된 바와 같이, 전체 구조 상부에 제2TEOS 산화막(22)을 약 1,500∼3,000Å의 두께로 증착한 다음, 제2TEOS 산화막(22)을 불순물 주입 영역(21)의 소정 부분이 노출되도록 사진 식각법으로 선택적으로 식각하여 콘택홀(미도시)을 형성한다. 다음에, 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막(23)을 약 2,000∼3,000Å의 두께로 증착하고, 전하 저장 전극용 감광막 패턴(24)을 형성하고, 이의 형태로 비등방성 식각으로 실시하여 상기 제2TEOS 산화막(22)의 소정 부분을 노출시킨다.

그후, (f)에서 도시된 바와 같이, 감광막 패턴(24)을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막(25)을 형성하고 감광막 패턴(24)을 제거한다. 이어서, 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막(26)을 약 1,500∼2,500Å의 두께로 증착하고, 결과되는 요홈 부위에 감광막(27)을 매립한다.

그리고 나서, 감광막(27)을 식각 마스로하여 제2폴리실리콘막(26)의 노출 부위를 비등방성 식각하여, (g)에서 도시된 바와 같이 실린더형 전하 저장 전극(28)을 형성한다. 다음에, 상기 감광막 및 액상 산화막을 각각 제거한다.

이상에서와 같이 본 실시예에 의하면, 액상 산화막(25)을 사용하여 전하 저장 전극(28)을 제조함으로써, 공정이 단순화 되어 제조 수율이 향상될 뿐만 아니라, 트랜치의 요부에 전하 저장 전극이 접속되어 단위 면적당 캐패시턴스를 증대시킬 수 있다.

또한, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

1. 반도체 소자의 전하 저장 전극의 제조방법에 있어서,

   (A) 반도체 기판 상부에 제1열산화막을 형성한 다음, 소정의 감광막 패턴을 형성하고, 이의 형태로 비등방성 식각을 실시하여 트랜치를 형성하는 단계;

   (B) 상기 제1열산화막 및 감광막 패턴을 제거한 다음, 전체 구조 상부에 제2열산화막 및 질화막을 순차적으로 형성하는 단계;

   (C) 상기 질화막을 사진식각법으로 선택적으로 식각한 후, 반도체 기판내에 채널 스토퍼를 형성하는 단계;

   (D) 기판상의 소정의 영역에 필드 산화막을 형성한 후, 상기의 질화막 및 제2열산화막을 제거하는 단계;

   (E) 기판상의 소정의 영역에 게이트 산화막 및 게이트 전극을 형성한 후, 저농도 불순물을 이온 주입하는 단계;

   (F) 전체 구조 상부에 제1TEOS 산화막을 증착하고, 이를 비등방성 식각하여 상기 게이트 전극과 상기 트랜치의 측벽에 산화막 스페이서를 형성한 다음, 반도체 기판의 노출부위에 고농도 불순물을 이온주입하여 고농도 불순물 이온 주입 영역을 형성하는 단계;

   (G) 전체 구조 상부에 제2TEOS 산화막을 증착하고, 이를 상기 고농도 불순물 이온 주입 영역이 노출되도록 사진식각법으로 식각하여 콘택홀을 형성하는 단계;

   (H) 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막을 형성하고, 이것의 상부에 감광막 패턴을 형성한 다음, 상기 제2TEOS막의 소정 부분이 노출되도록 상기의 제1폴리실리콘막을 비등방성 식각하는 단계;

   (I) 상기 감광막 패턴을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막을 형성한 다음, 상기 감광막 패턴을 제거하는 단계;

   (J) 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막을 형성하고, 요홈 부위에 감광막을 매립하는 단계;

   (K) 상기 감광막을 식각 마스크로 하여 상기 제2폴리실리콘막의 노출부위를 비등방성 식각하여 실린더형 전하 저장 전극을 형성하는 단계; 및

   (L) 상기 감광막 및 액상 산화물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
2. 제1항에 있어서, 상기의 단계(A)에서 형성되는 제1열산화막의 두께는 약 100∼300Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
3. 제1항에 있어서, 상기의 단계(A)에서 형성되는 트랜치의 깊이는 약 5,000∼12,000Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
4. 제1항에 있어서, 상기의 단(A)에서 형성되는 트랜치는 후속 공정에서 전하 저장 전극이 접속되는 액티브 영역의 일부분에서 필드영역을 거쳐 인접하는 액티브 영역의 다른 전하 저장 전걱이 접속되는 영역까지 형성되는 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
5. 제1항에 있어서, 단계(B)에서 형성되는 제2열산화막의 두께는 약 100∼200Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
6. 제1항에 있어서, 단계(B)에서 형성되는 질화막의 두께는 약 1,000∼1,500Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
7. 제1항에 있어서, 단계(D)에서 질화막 및 제2열산화막의 제거는 질화막을 인산으로 제거한 후, 제2열산화막을 불산으로 제거하는 것으로 이루어지는 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
8. 제1항에 있어서, 단계(F)에서 형성되는 제1TEOS 산화막의 두께는 약 1,000∼2,000Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
9. 제1항에 있어서, 단계(G)에서 형성되는 제2TEOS 산화막의 두께는 약 1,500∼3,000Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
10. 제1항에 있어서, 상기의 단계(H)에서 형성되는 제1폴리실리콘막은 약 2,000∼3,000Å인 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.
11. 제1항에 있어서, 상기의 단계(J)에서 형성되는 제2폴리실리콘막은 약 1,500∼2,500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 전하 저장 전극의 제조방법.