KR100342597B1 - 데이터메모리및프로세서버스 - Google Patents

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Abstract

데이터처리시스템은 캐쉬메모리(40)의 형태에 있어서, 단향향성의 판독버스(42)와 단방향성의 기록및 어드레스버스(44)를 통해서 데이터메모리(즉, cache. RAM 또는 disc)에 연결된 CPU(36)를 갖는다.
판독버스와 기록및 어드레스버스는 한쪽 방향으로만 구동되기 때문에, 버스를 따라 이동하는 신호의 방향을 역으로 하는데 잃는 시간을 피할 수 있다. 판독- 데이터워드(RD)및 명령-데이터워드(I)는 판독버스를 통해서 캐쉬메모리로부터 코어(38)에 전송된다.
명령-어드레스(PC), 판독-어드레스(RA), 기록어드레스(WA)및 기록-데이터 워드(WD)는 코어에서 캐쉬메모리로 패스하도록 기록및 어드레스버스(44)상에 시분할 멀티플렉스된다.
상기 시스템은 기록-데이터 워드에 의해 이 버스상의 밴드록을 해제함으로써 기록및 어드레스버스상에 전송되어야 할 다수의 어드레스를 감소시켜 버스트모드의 전송을 지지한다.

Description

데이터 메모리 및 프로세서 버스{DATA MEMORY AND PROCESSOR BUS}
본 발명은 데이터 처리 분야에 관한 것이다. 특히, 본 발명은 명령 데이터 워드, 판독 데이터 워드 및 기록 데이터 워드가 그 사이에 전송되는 프로세서 및 데이터 메모리를 가진 데이터 처리 시스템에 관한 것이다.
캐쉬 메모리와 같은 데이터 메모리에 연결된 프로세서를 가진 데이터 처리 시스템을 제공하는데, 여기서 데이터 메모리는 명령 데이터 워드, 판독 데이터 워드 및 기록 데이터 워드를 저장하는 것으로 알려져 있다. 서로 다른 데이터 워드들간의 구별은 그 데이터 워드를 가지고 일반적으로 수행하고 있는 액서스 동작에 의존하고, 예컨대 데이터 메모리에 기록하고 있는 데이터 워드는 기록 데이터 워드라고 간주될 수 있으며, 데이터 메모리로부터 순차 판독되고 있는 동일한 데이터 워드는 판독 데이터 워드라고 간주될 수 있다는 것은 본 발명이 속하는 기술분야의 당업자에게는 자명한 것이다.
데이터 메모리와 관련된 프로세서간의 데이터 워드의 전송에는 종종 그러한 데이터 처리 시스템의 동작의 성능 임계 인자(performance critical factor)가 있다. 시스템의 전체 성능을 향상시키기 위해서는, 그러한 데이터 워드들을 전송하는 기구의 설계에 상당한 노력을 들여야 한다.
첨부도면 중 제1 도 내지 제4 도는 중앙처리장치(CPU)(2) 및 캐쉬 메모리(4)간의 데이터 전송을 위한 (Advanced RISC Machines Limited의 ARM600 집적회로와유사한) 전형적인 배치를 나타낸다. 이 시스템은 CPU(2)와 캐쉬 메모리(4) 사이를 연결하는 데이터 버스(6)와 어드레스 버스(8)를 갖는다. 이 CPU(2)는 명령 데이터 워드 버스(12)를 통해서 코어(10)에 제공된 명령 데이터 워드에 응답하는 코어(10)를 포함한다. 이 코어(10)는 드라이버(30)를 통해서 데이터 버스(6) 상에 기록 데이터 워드(WD)를 출력하고, 기록 및 판독 어드레스 버스(14) 상에는 기록 어드레스(WA)를 출력한다. 이 기록 어드레스(WA)는 캐쉬 메모리(4)에 의해 수신될 때, 기록 데이터 워드(WD)가 캐쉬 메모리(4) 내에 저장되어 있는 위치를 제어한다. 아날로그 방식에 있어서, 데이터 버스(6)는 캐쉬 메모리(4)로부터 판독 데이터 워드(RD)를 판독하기 위해 사용될 수 있고, 기록 및 판독 어드레스 버스(14)는 기록 어드레스 버스(14) 상의 판독 어드레스(RA)에 의해 지정된 캐쉬 메모리(4) 내부의 위치로부터 판독 어드레스(RA)를 판독하는 데에 사용될 수 있다.
캐쉬 메모리(4)로부터 회복되어야 하는 명령 데이터 워드는 데이터 버스(6)를 통해서 프리페치부(prefetch unit)(16)로 전달된다(이러한 종류의 일부 다른 프로세서는 프리페치부를 갖지만, ARM600은 프리페치부를 갖지 않는다). 이 프리페치부(16)는 시기 적절한 방법으로 코어(10)에 명령 데이터 워드들을 원활하게 공급하는 것을 도와서, 브렌치 명령 식별과 같은 기능들을 수행하기 위한 것이다. 명령 데이터 워드를 회복하는 캐쉬 메모리(4) 내부의 어드레스는 코어(10)에 의해 발생되며 프로그램 카운터 버스(18), 프리페치부(16) 및 멀티플렉서(20)를 경유해서 어드레스 버스(8)로 전달되는 프로그램 카운터 어드레스(PC)에 의해 식별된다. 멀티플렉서(20)는 코어(10)에 의해 생성되지 않은 명령 데이터 플래그 신호(I/D)에 의존하여 프로그램 카운터 버스(18) 또는 판독 및 기록 어드레스 버스(14)를 어드레스 버스(8)에 선택적으로 연결하는 역할을 한다.
프리페치부(16)는 택일적으로 프로그램 카운터 레지스터(PC)를 포함하고, 그리고 프로그램 카운터 값을 관련된 명령과 함께 코어로 다시 전달할 것이다. 이와 같이, 프리페치부(16)는 대부분의 프리페치에 대하여 책임을 져야 할 것이고, 그리고 어드레스 플래그(AF)를 구동하는데 필요할 것이다. 코어(10)는 프리페치부 프로그램 유닛 값을 갱신하는 능력을 보유하여 자기 자신의 프리페칭을 효과적으로 제어할 수 있다.
캐쉬 메모리(4) 내부에는, 명령 데이터 워드, 판독 데이터 워드 및 기록 데이터 워드가 내부에 저장되어 있는 기억 셀의 어레이(22)가 설치되어 있다. 어드레스 버스(8)로부터 판독된 어드레스 워드에 의존해서, 기억 셀(22)의 어레이 내부로부터 개개의 기억 셀 또는 기억 셀의 열을 선택하는 기능을 하는 어드레스 디코더(24)에는 어드레스 버스(8)가 제공된다. 캐쉬(4)로부터 회복되어야 할 판독 데이터 워드는 판독 데이터 버스(26)를 통해서 데이터 버스(6)에 제공된다. 캐쉬(4) 내부에 저장되어야 하는 기록 데이터 워드는 데이터 버스(6)로부터 기록 데이터 버스(28)를 통해서 기억 셀(22)의 어레이에 연결된다.
코어(10)를 통하지 않고 캐쉬 내부로 데이터를 로드하기 위해서는 또 다른 기구를 필요로 한다. 이 기구는 워드선을 억지로 적당한 값에 부과하기 위해 자기 자신의 드라이버를 필요로 할 것이다. 그러한 기구는 예컨대, 캐쉬 미스(cache miss)에 대하여 동작할 것이다. 이 기구는 일반적으로 코어(10)보다 훨씬 느린 속도(rate)로 동작하지만, 시스템 성능에는 그렇게 중요하지 않다.
제1 도에 나타낸 바와 같이, 그러한 시스템 설계에 있어서, 데이터 버스(6) 및 어드레스 버스(8)가 긴 트랙 길이와 비교적 높은 정전용량을 갖는 경향이 있다는 것은 고려할 중요한 사항이다. 이것을 극복하기 위해서, 이들 버스 상에 놓이게 될 워드들은 개개의 버스선이 올바른 신호 레벨 값에 도달하는 데에 걸린 시간을 빨리 보내도록 상기 버스 상에서 활발하게 구동되어야 한다. 이것을 끝으로, CPU(2) 내의 드라이버 회로(30)는 기록 데이터 워드들을 데이터 버스(6) 상에서 구동한다. 아날로그 방법에 있어서는, 캐쉬(4) 내의 드라이버 회로(32)가 판독 데이터 워드들을 데이터 버스(6) 상에서 구동한다. 데이터 버스(6)에 대하여 이들 2개의 드라이버 중 하나만은 언제든지 활성화되어야 한다는 것을 알 수 있을 것이다. 코어(10)에 의해 발생된 판독 플래그 신호(R) 및 기록 플래그 신호(W)는 이들 2개의 드라이버(30, 32)를 활성화, 비활성화시키는 역할을 한다. CPU(2) 내의 드라이버(34)는 어드레스 워드들을 어드레스 버스(8) 상에서 구동시키는 역할을 한다.
제2 도는 명령 데이터 워드의 페치시 제1 도의 시스템의 동작을 나타낸다. 이 모드에 있어서, 멀티플렉서(20)는 어드레스 버스(8) 상의 PC값을 전환하여 캐쉬 메모리(4) 내부로부터 명령 어드레스 위치를 선택한다. 이 방법으로 액서스된 명령 데이터 워드(I)는 판독버스(26), 드라이버(32), 데이터 버스(6), 프리페치부(16) 및 명령버스(12)를 통해서 코어(10)에 전달된다.
제3 도는 판독 데이터 워드 전송시의 제1 도의 시스템의 동작을 나타낸다. 이 경우에, 멀티플렉서(20)는 코어(10)로부터 판독 어드레스(RA)를 선택하여 어드레스 버스(8)를 통해서 어드레스 디코더(24)에 제공한다. 이와 같이 액서스된 판독 데이터 워드는 판독버스(26), 드라이버(32) 및 데이터 버스(6)를 통해서 다시 코어(10)로 전달된다.
최종적으로, 제4 도는 기록 데이터 워드 전송시의 제1 도의 시스템의 동작을 나타낸다. 이 경우, 기록 어드레스(WA)는 코어(10)로부터 멀티플렉서(20)를 통해서 어드레스 버스(8)로 전달된다. 하나의 사이클 후에, 코어(10)는 기록 데이터 워드(WD)를 생성하여, 드라이버(30), 데이터 버스(6) 및 기록버스(28)를 통해서 이것을 기억 셀(22)의 어레이로 전달한다.
판독 데이터 워드의 전송시, 캐쉬 메모리(4) 내의 드라이버(32)는 데이터 버스(6)를 구동시킨다는 것에 유념해야 할 것이다. 반대로, 기록 데이터 워드의 전송시, CPU(2) 내의 드라이버(30)는 데이터 버스(6)를 구동한다. 이 2개의 드라이버(30, 32) 사이에서 충돌을 피하기 위해서는, 이들이 동시에 데이터 버스(6)를 구동하려고 하지 않아야 한다. 그러한 충돌은 회로에 손상을 주는 결과가 되어 불리하게 대량의 전력을 소모할 것이다. 그러한 충돌을 피하기 위해서는, 지연기간이 드라이버(30, 32) 중의 하나를 오프하는 것과, 드라이버(30, 32) 중 다른 하나를 온하는 것 사이에서 허용되어야 한다. 이것은 2개의 독립된 제어신호 또는 버퍼에 있어서 주의 깊은 타이밍 설계를 필요로 한다(즉, 천천히 온하고, 빠르게 오프하는 것).
제1∼4 도에 나타낸 것과 같이 전체 시스템 성능을 향상시키기 위해서는, 다양한 접근법이 채택될 것이다. 1개의 접근방법은 데이터를 전송하는 클럭속도를 증가시키는 것이고, 예컨대, f의 클럭 주파수가 코어(10)를 위해 사용되면, 2f의 클럭속도가 전송을 위해 사용될 수 있다. 그러나, 그러한 접근방법에 의하면 드라이버(30)로 데이터 버스(6)를 구동하는 것과, 드라이버(30)로 데이터 버스(6)를 구동하는 것 사이에 충분한 지연을 유지하여 적절하게 동기화할 때에 문제가 발생한다. 게다가, 동기화 요구조건으로 인해 대역폭의 손실이 발생한다.
성능을 향상시키기 위한 다른 접근방법은 간단하게 버스 폭을 증가시킬 수 있다. 보다 넓은 폭의 버스에 의해 보다 많은 데이터가 일정한 클럭속도로 일정한 시간 안에 전송될 수 있다. 이 접근방법은 버스의 물리적인 크기를 증가시킨다는 단점이 있다. 많은 상황에 있어서, 물리적인 크기의 증가는 결과적으로 양품률이 낮은 대규모 집적회로의 생산을 초래하기 때문에 제조의 관점에서 불리하다.
제1 관점에 따르면, 본 발명은, 캐쉬 데이터 메모리와, 상기 데이터 메모리내의 명령 어드레스로부터 판독된 명령 데이터 워드에 응답해서 상기 데이터 메모리 내의 판독 어드레스로부터 판독 데이터 워드를 판독하고 상기 데이터 메모리 내의 기록 어드레스에 기록 데이터 워드를 기록하는 프로세서와, 상기 데이터 메모리와 상기 프로세서를 직접 접속하여 상기 데이터 메모리로부터 상기 프로세서로 상기 명령 데이터 워드 및 상기 판독 데이터 워드를 전송하는 단방향 판독버스와, 상기 프로세서와 상기 데이터 메모리를 직접 접속하여 상기 프로세서로부터 상기 데이터 메모리로 기록 데이터 워드, 명령 어드레스 워드, 판독 어드레스 워드 및 기록 어드레스 워드를 전송하는 단방향 기록 및 어드레스 버스를 구비하는 집적회로를 제공하고, 상기 데이터 메모리는 버스트 액서스 모드에서 동작 가능하여 상기데이터 메모리에 전송된 어드레스 워드가 상기 데이터 메모리 내의 연속적인 어드레스에 대한 액서스 동작의 시퀀스에 대하여 시작 어드레스를 지정한다.
어느 한 쪽 방향으로 데이터가 흐르는 단방향 버스를 설치하면 버스방향의 안전한 전환을 위해 필요한 시간 간격을 제공할 필요가 없는 이점이 있다. 이와 같이, 버스 속도는 동기화 문제를 일으키지 않고 증가될 수 있다. 또한, 본 발명은 어드레스 버스를 통해서 전달된 어드레스 데이터가 데이터 버스 상의 데이터와 비교해서 비교적 드물게 변화한다는 사실을 이용한다. 이와 같이, 기록 및 어드레스 버스를 형성하기 위해 어드레스 데이터와 이 버스 상에서 기록-데이터를 멀티플렉싱하면 이용 가능한 밴드 폭을 충분히 이용할 수 있다.
본 발명에 의하면, 상기 데이터 메모리는 상기 데이터 메모리에 전송된 어드레스 워드가 상기 데이터 메모리 내의 연속적인 어드레스에 대한 액서스 동작의 시퀀스에 대하여 시작 어드레스를 지정하는 버스트 액서스 모드에서 동작 가능하다.
어드레스 데이터 워드가 회복될 명령 데이터 워드 또는 판독 데이터 워드의 시퀀스의 시작부분에서 또는 기록될 기록 데이터 워드의 시퀀스의 시작부분에서만 제공되어야 하기 때문에 그러한 버스트 모드 액서스는 본 발명의 버스 구조에 특히 적합하다. 단일 어드레스 데이터 워드는 종료될 때까지 다음의 어드레스를 통해서 순차 진행하는 액서스 과정을 시작한다. 이와 같이, 기록 및 어드레스 데이터 버스는 보다 적은 어드레스 데이터 워드를 운반하기 위해 기록 데이터 워드의 통행을 위한 밴드 폭을 공개하도록 요구된다.
전에 설명했던 것처럼, 데이터 버스가 신호 값을 확실하게 얻는 속도를 증가시키기 위해 드라이버 회로가 제공될 수 있다. 본 발명은 그러한 드라이버 없이도 어드레스 데이터를 전달하는 버스의 대역폭을 넓게 이용하는 이점을 갖지만, 그러한 드라이버들은 일정한 버스에 대하여 영구히 활성상태로 존재할 수 있기 때문에 본 발명에는 매우 적합하다.
본 발명의 바람직한 실시예에 있어서, 상기 프로세서는 상기 명령 데이터 워드를 수신하는 명령 프리페치부와 상기 판독 데이터 워드를 수신하는 판독 데이터 워드 수신회로를 구비하고, 상기 명령 프리페치부와 상기 판독 데이터 워드 수신회로는 상기 판독 데이터 버스에 병렬로 접속되어 있다.
프리페치부를 설치함으로써 명령 처리 동작을 고속화할 수 있다. 판독 데이터 워드 수신회로와 프리페치부의 병렬 접속에 의해 판독 버스는 멀티플렉서를 통할 필요 없이 명령 데이터 워드 또는 판독 데이터 워드 중의 하나를 전송할 수 있고, 프로세서는 프리페치부 또는 판독 데이터 워드 수신회로 중의 하나를 적절하게 선택하여 활성화시킨다.
본 발명의 바람직한 실시예에 있어서, 상기 데이터 메모리는 상기 명령 어드레스 워드, 상기 판독 어드레스 워드 및 상기 기록 어드레스 워드를 수신하여 디코딩하는 어드레스 수신기 및 디코더와, 상기 기록 데이터 워드를 기록하는 기록회로를 구비하고, 어드레스 플래그 신호선은 상기 프로세서와 상기 어드레스 수신기 및 디코더 사이를 왕래하여 상기 어드레스 수신기 및 디코더를 활성화한다.
따라서, 어드레스 버스 상에서 어드레스 데이터 워드 및 기록 데이터 워드를 멀티플렉싱하면 이 이외의 데이터가 데이터 메모리에 의해 식별되어 처리될 수 있다고 하는 문제를 일으킨다. 이것을 끝으로, 데이터 메모리 내의 적당한 처리를 제어하기 위해서 어드레스 플래그 신호를 제공함으로써 유리한 유연성(flexibility)이 달성된다.
서로 보완하는 방법으로, 상기 프로세서는 상기 기록 및 어드레스 버스와의 접속을 위해 명령 어드레스 워드 또는 판독 어드레스 워드와 기록 어드레스 워드 또는 기록 데이터 워드 중의 어느 하나를 선택하는 프로세서 멀티플렉서를 구비하는 것이 바람직하다.
이와 같이, 기록 및 어드레스 데이터 버스 상에 적절한 데이터를 배치하기 위한 기구가 제공된다.
데이터 메모리의 동작을 제어하는 바람직한 방법은 상기 프로세서와 상기 캐쉬 메모리 사이를 운행하여 판독 플래그 신호를 전송하는 판독 플래그 신호선과, 상기 프로세서와 상기 캐쉬 데이터 메모리 사이를 운행하여 기록 플래그 신호를 전송하는 기록 플래그 신호선과, 상기 프로세서와 상기 캐쉬 데이터 메모리 사이를 운행하여 명령 플래그 신호를 전송하는 명령 플래그 신호선을 제공하는 것이고, 상기 판독 플래그 신호, 상기 기록 플래그 신호 및 상기 명령 신호는 상기 데이터 메모리에 대하여 액서스 모드를 선택하고, 상기 판독 플래그는 상기 명령 플래그 신호를 무시하는 기능을 하므로 상기 판독 버스 상에 판독 데이터 워드를 전송하는 것은 명령 데이터 워드의 전송보다 높은 우선순위를 갖는다.
이와 같이, 데이터 메모리는 판독 데이터 워드 또는 명령 데이터 워드를 회복시키거나, 또는 기록 데이터 워드를 저장하기 위한 적당한 모드에서 배치될 수있다. 또한, 명령 데이터 워드가 일반적으로 시스템 내에서 프리페치되어 버퍼링되기 때문에 명령 데이터 워드의 전송보다 높은 우선순위를 갖도록 판독 데이터 워드의 전송을 제공함으로써 평균 처리 속도가 향상되지만, 판독 데이터 워드의 회복은 개개의 디코딩된 명령의 요구에 따라 간헐적으로 발생하는 경향이 있다.
또 다른 관점에 다르면, 본 발명은 집적회로 내부의 데이터를 처리하는 방법을 제공하는데, 상기 방법은, 명령 데이터 워드, 판독 데이터 워드 및 기록 데이터 워드를 데이터 메모리 내에 저장하는 단계와, 상기 데이터 메모리와 상기 프로세서를 직접 접속하는 단방향 판독 버스를 통해서 상기 데이터 메모리로부터 프로세서로 상기 명령 데이터 워드 및 판독 데이터 워드를 전송하는 단계와, 상기 프로세서와 상기 데이터 메모리를 직접 접속하는 단방향 기록 및 어드레스 버스를 통해서 상기 프로세서로부터 상기 데이터 메모리로 기록 데이터 워드, 명령 어드레스 워드, 판독 어드레스 워드 및 기록 어드레스 워드를 전송하는 단계를 구비하고, 상기 데이터 메모리는 버스트 액서스 모드에서 동작가능하므로, 상기 데이터 메모리에 전송된 어드레스 워드는 상기 데이터 메모리 내부의 연속적인 어드레스에 대한 액서스 동작의 시퀀스에 대하여 시작 어드레스를 지정한다.
본 발명의 실시예에 대해서는 첨부도면을 참조하여 설명한다.
제1∼4 도는 일반적으로 알려진 프로세서 및 데이터 메모리 시스템을 나타내고, 제5 도는 본 발명의 일 실시예에 따른 단방향 버스를 가진 프로세서와 데이터 메모리 시스템의 배치를 나타내며, 제6∼8 도는 다른 모드에 있어서의 제5 도의 실시예의 동작을 나타낸다.
제5 도는 판독 데이터 워드(RD)와 명령 데이터 워드(I)를 수신하여 기록 데이터 워드(WD)를 생성하는 코어(38)를 가진 CPU(36)를 나타낸다. 이들 데이터 워드는 단방향 판독버스(42)와 단방향 기록 및 어드레스 버스(44)를 통해서 CPU(36)와 캐쉬 메모리(40)에 전송된다. 판독버스(42)는 코어(38) 내의 판독 데이터 수신회로 및 프리페치부(46)와 병렬로 접속된다. 프리페치부(46)로부터의 명령 데이터 워드는 명령버스(48)를 통해서 코어(38)로 전달된다.
기록 및 어드레스 버스(44)는 CPU(36) 내의 드라이버(50)에 의해 구동되고, 상기 드라이버(50)는 3방향의 멀티플렉서(52)로부터 그것의 입력을 수신한다. 3방향의 멀티플렉서(52)는 프리페치부(46)로부터의 프로그램 카운트 값(PC), 코어(38)로부터의 판독 어드레스(RA) 또는 기록 어드레스(WA), 또는 코어(38)로부터의 기록 데이터(WD) 중의 하나를 선택한다. 3방향 멀티플렉서(52)에 의해 선택된 신호는 코어(38)에 의해 발생된 어드레스 플래그 신호(AF)와 프리페치부(46)에 의해 발생된 명령 플래그 신호(IF)에 의존하여 선택된다.
캐쉬 메모리(40) 내에서, 드라이버(54)는 판독 데이터 버스(42) 상의 신호값을 구동하는 역할을 한다. 기록 및 어드레스 버스(44)로부터의 신호는 어드레스 디코더 회로(58)(어드레스 플래그 신호(AF)에 의해 제어된 어드레스 래치(56)를 통해서) 및 기록 데이터 수신회로로 향하게 된다.
상술한 실시예는 어드레스 디코더 회로(58)를 사용하지만, 조합의 캐쉬(즉, 디코드-TAG 룩업)에 근거한 실시예도 가능하다는 것을 알 수 있을 것이다.
캐쉬 메모리(40)에 의한 판독 데이터 워드 또는 명령 데이터 워드의 회복은코어(38)에 의해 생성된 판독 플래그 신호(RF) 및 명령 플래그 신호(IF)를 통해서 제어된다. 또한, 코어(38)에 의해 생성된 기록 플래그 신호(WF)는 기록 데이터 워드가 기록 및 어드레스 버스(44)로부터 캐쉬 메모리(40)에 의해 수신되어 저장되어야 한다는 것을 나타내는 기능을 한다.
제5 도의 회로에 있어서, 제1∼4 도의 회로와 대조하여, 판독버스(42)는 한쪽 끝에만 설치된 드라이버(54)와 단일 방향이므로, 이 버스는 그것의 전송방향을 반대로 할 필요가 없다. 따라서, 그러한 반전에는 시간이 낭비되지 않아, 드라이버 회로의 충돌에 의한 전위손상과 전력낭비를 피할 수 있다. 이 어드레스 데이터 및 기록-데이터는 3방향의 멀티플렉서(52)에 의해 기록 및 어드레스 버스(44) 상에서 시분할 멀티플렉스된다.
제6 도는 명령 페치 모드에서 동작하는 시스템을 나타낸다. 이 모드에 있어서, 프로그램 카운터 어드레스 값(PC)은 프리페치부(46), 3방향 멀티플렉서(52), 드라이버(50), 기록 및 어드레스 버스(44), 및 어드레스 래치(56)를 통해서 어드레스 디코더(58)로 전달된다. 어드레스 플래그 신호(AF)는 ON이고, 명령 플래그 신호(IF)도 ON이다. 이들 신호의 결합으로 3방향 멀티플렉서(52)를 제어하여, 드라이버(50)를 통해서 기록 및 어드레스 버스(44)에 인가하기 위해 프로그램 카운터 어드레스 값(PC)을 프리페치부(46)로부터 선택한다. 또한, 캐쉬 메모리(40)에 전달하는 명령 플래그(IF)는 명령 데이터 워드가 기록 및 어드레스 버스(44) 상에 지정된 어드레스로부터 회복되어야 한다는 것을 나타낸다. 이 명령 데이터 워드는 드라이버(54), 판독버스(42), 프리페치부(46) 및 명령버스(48)를 통해서 CPU(36)로 반환된다.
이 시스템이 버스트 모드에서 동작하는 것에 의해, 신호 시작 프로그램 카운터 어드레스 값(PC)은 어드레스가 제공될 때까지 연속하는 명령 페치가 먼저 일어나는 어드레스를 지정한다. 이 어드레스 래치(56)는 입력을 어드레스 디코더 회로(58)에 연결하는데, 이 어드레스 디코더 회로(58)는 버스트 모드 동작 중에 어드레스를 증가시키도록 카운터을 내장하고 있다.
제7 도는 제5 도의 시스템에 대한 데이터 판독동작을 나타낸다. 이 경우에, 캐쉬 메모리(40)로부터 코어(38)로 드라이버(54) 및 판독 데이터 버스(42)를 통해서 판독 데이터 워드가 전송된다. 판독 어드레스(RA)는 ON을 나타내는 어드레스 플래그 신호(AF)와 OFF를 나타내는 명령 플래그(IF)에 응답하여 3방향 멀티플렉서(52)에 의해 선택된다. 따라서, 판독 어드레스는 드라이버(50), 기록 및 어드레스 버스(44), 어드레스 래치(56) 및 어드레스 디코더(58)로 통해서 캐쉬(40)에 인가된다. ON인 어드레스 플래그, ON인 판독 플래그 및 OFF인 기록 플래그에 의해 캐쉬(40)는 판독 어드레스로서 기록 및 어드레스 버스(44) 상의 신호를 처리한다.
판독 데이터 동작은 명령 페치 동작보다 우선순위를 갖는다. 이와 같이, 프리페치부(46)가 더 많은 명령 데이터 워드를 수신할 준비가 되어 있다는 것을 나타내는 명령 플래그 신호(IF)를 ON이라고 단언하고, 코어(38)가 판독 플래그 신호(RF)를 ON이라고 단언하면, 캐쉬 메모리(40) 내부의 논리는 보다 높은 우선순위를 갖는 대로 판독동작을 취하고, 또 임의의 명령 데이터 워드보다는 오히려 판독버스(42)를 통해서 요구된 판독 데이터 워드를 반환한다.
제8 도는 캐쉬 메모리(40) 내에 기록 데이터 워드를 저장하는 모드에서의 제5 도의 시스템을 나타낸다. 이 모드 시에, 어드레스 플래그 신호(AF)는 코어(38)에 의해 기록 어드레스(WA) 또는 기록 데이터 워드(WD)가 출력되고 있는지 여부에 의존하여 ON과 OFF를 교대한다. 명령 플래그 신호(IF)는 OFF라고 단언되고, 어드레스 플래그 신호(AF)는 3방향의 멀티플렉서(52)를 제어하여 적당한 기록 어드레스(WA) 또는 기록-데이터 워드를 선택하고, 이것을 드라이버(50)를 통해서 기록 및 어드레스 버스(44)에 인가하는 기능을 한다. 이와 같이, 기록 데이터 워드 및 기록 어드레스 워드는 기록 및 어드레스 버스(44) 상에서 효율적으로 시분할 멀티플렉스된다. 버스트 모드의 기록 전송에 의해 기록 어드레스가 간헐적으로, 예컨대, 페이지 경계에서만 제공되어야 한다는 결과를 갖게 된다. 기록 어드레스가 각 기록 데이터 워드에 대하여 제공되었다면, 이것은 기록 데이터 밴드 폭을 효율적으로 2등분했을 것이다.
캐쉬 메모리(40) 내에서, 어드레스 래치(56)는 어드레스 플래그 신호(AF)의 값에 응답하여 기록 및 어드레스 버스(44) 상에서 어드레스 워드를 획득한다. 기록 플래그 신호(WF)는 기록 및 어드레스 버스(44)로부터의 기록 데이터 워드가 저장되어야 할 캐쉬(40)에 표시하는(어드레스 플래그(AF)에 대하여 역위상(anti-phase)에서) OFF와 ON로 단언된다.

Claims (8)

  1. 캐쉬 데이터 메모리와,
    상기 데이터 메모리 내의 명령 어드레스로부터 판독된 명령 데이터 워드에 응답해서, 상기 데이터 메모리 내의 판독 어드레스로부터 판독 데이터 워드를 판독하고, 상기 데이터 메모리 내의 기록 어드레스에 기록 데이터 워드를 기록하는 프로세서와,
    상기 데이터 메모리와 상기 프로세서를 직접 접속하여 상기 데이터 메모리로부터 상기 프로세서로 상기 명령 데이터 워드 및 상기 판독 데이터 워드를 전송하는 단방향 판독버스와,
    상기 프로세서와 상기 데이터 메모리를 직접 접속하여 상기 프로세서로부터 상기 데이터 메모리로 기록 데이터 워드, 명령 어드레스 워드, 판독 어드레스 워드 및 기록 어드레스 워드를 전송하는 단방향 기록 및 어드레스 버스를 구비하고,
    상기 데이터 메모리는 상기 데이터 메모리에 전송된 어드레스 워드가 상기 데이터 메모리 내의 연속적인 어드레스에 대한 액서스 동작의 시퀀스에 대하여 시작 어드레스를 지정하는 버스트 액서스 모드에서 동작 가능한 것을 특징으로 하는 집적회로.
  2. 제1 항에 있어서,
    상기 캐쉬 데이터 메모리는 상기 판독 데이터 버스 상에 전송될 신호값을 구동하는 판독 버스 드라이버 회로를 구비하는 것을 특징으로 하는 집적회로.
  3. 제1 항 및 제2 항 중 어느 한 항에 있어서,
    상기 프로세서는 상기 기록 및 어드레스 데이터 버스 상에 전송될 신호값을 구동하는 기록 및 어드레스 버스 드라이버 회로를 구비하는 것을 특징으로 하는 집적회로.
  4. 제3 항에 있어서,
    상기 프로세서는 상기 명령 데이터 워드를 수신하는 명령 프리페치부와 상기 판독 데이터 워드를 수신하는 판독 데이터 워드 수신회로를 구비하고, 상기 명령 프리페치부 및 상기 판독 데이터 워드 수신회로는 상기 판독 데이터 버스와 병렬로 접속되는 것을 특징으로 하는 집적회로.
  5. 제1 항 및 제2 항 중 어느 한 항에 있어서,
    상기 데이터 메모리는, 상기 명령 어드레스 워드, 상기 판독 어드레스 워드 및 상기 기록 어드레스 워드를 수신하여 디코딩하는 어드레스 수신기 및 디코더와, 상기 기록 데이터 워드를 기록하는 기록회로를 구비하고,
    어드레스 플래그 신호선은 상기 프로세서와 상기 어드레스 수신기 및 디코더 사이를 왕래하여 상기 어드레스 수신기 및 디코더를 활성화하는 것을 특징으로 하는 집적회로.
  6. 제4 항에 있어서,
    상기 프로세서는 어드레스 버스와의 접속을 위해 명령 어드레스 워드 또는 판독 어드레스 워드와 상기 기록 및 기록 어드레스 워드 또는 기록 데이터 워드 중 어느 하나를 선택하는 프로세서 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로.
  7. 제1 항에 있어서,
    상기 프로세서와 상기 캐쉬 데이터 메모리 사이를 왕래하여 판독 플래그 신호를 전송하는 판독 플래그 신호선과,
    상기 프로세서와 상기 캐쉬 데이터 메모리 사이를 왕래하는 기록 플래그 신호를 전송하는 기록 플래그 신호선과,
    상기 프로세서와 상기 캐쉬 데이터 메모리 사이를 왕래하여 명령 플래그 신호를 전송하는 명령 플래그 신호선을 구비하고,
    상기 판독 플래그 신호, 상기 기록 플래그 신호 및 상기 명령 신호는 상기 데이터 메모리에 대하여 액서스 모드를 선택하고,
    상기 판독 플래그는 상기 명령 플래그 신호를 무시하는 기능을 하여, 상기 판독 버스 상의 판독 데이터 워드의 전송이 명령 데이터 워드의 전송보다 높은 우선순위를 갖는 것을 특징으로 하는 집적회로.
  8. 집적회로 내부의 데이터를 처리하는 방법에 있어서,
    명령 데이터 워드, 판독 데이터 워드 및 기록 데이터 워드를 데이터 메모리내에 저장하는 단계와,
    상기 데이터 메모리와 상기 프로세서를 직접 접속하는 단방향 판독버스를 통해서 상기 데이터 메모리로부터 프로세서로 상기 명령 데이터 워드 및 기록 데이터 워드를 전송하는 단계와,
    상기 프로세서와 상기 데이터 메모리를 직접 접속하는 단방향 기록 및 어드레스 버스를 통해서 상기 프로세서로부터 상기 데이터 메모리로 상기 기록 데이터 워드, 명령 어드레스 워드, 판독 어드레스 워드 및 기록 어드레스 워드를 전송하는 단계를 구비하고,
    상기 데이터 메모리는 상기 데이터 메모리에 전송된 어드레스 워드가 상기 데이터 메모리 내의 연속적인 어드레스에 대한 액서스 동작의 시퀀스에 대하여 시작 어드레스를 지정하는 버스트 액서스 모드에서 동작 가능한 것을 특징으로 하는 방법.
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