JPH09213070A - 隠れプリチャージ式疑似キャッシュｄｒａｍ - Google Patents
隠れプリチャージ式疑似キャッシュｄｒａｍInfo
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- JPH09213070A JPH09213070A JP8129701A JP12970196A JPH09213070A JP H09213070 A JPH09213070 A JP H09213070A JP 8129701 A JP8129701 A JP 8129701A JP 12970196 A JP12970196 A JP 12970196A JP H09213070 A JPH09213070 A JP H09213070A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】
【課題】低価格であり、かつキャッシュＳＲＡＭに匹敵
する高い性能を有する新たなＤＲＡＭアーキテクチャを
提供すること。 【解決手段】本発明のＤＲＡＭはメモリ・アレイ22、
４：１Ｍｕｘ／Ｄｅｍｕｘ機能のレジスタ29、ＲＡＳバ
ッファ／デコーダ21、ＣＡＳバッファ／デコーダ23、バ
ースト・アドレス・カウンタ27、ページ・レジスタ／コ
ンパレータ24、シーケンサ25及びデータ・バッファ20を
有する。これらの周辺回路を使用することにより、パイ
プライン・サイクル・リクエスト及びプリチャージ・サ
イクル・スチーリングを実行する。同スチーリングはプ
リチャージ・サイクル時間を排除する。更に、プリチャ
ージ・サイクル・スチーリングは書込みオペレーション
におけるプリチャージ・サイクル時間を排除すべく同オ
ペレーションのタイミング・チェーンにも使用される。
する高い性能を有する新たなＤＲＡＭアーキテクチャを
提供すること。 【解決手段】本発明のＤＲＡＭはメモリ・アレイ22、
４：１Ｍｕｘ／Ｄｅｍｕｘ機能のレジスタ29、ＲＡＳバ
ッファ／デコーダ21、ＣＡＳバッファ／デコーダ23、バ
ースト・アドレス・カウンタ27、ページ・レジスタ／コ
ンパレータ24、シーケンサ25及びデータ・バッファ20を
有する。これらの周辺回路を使用することにより、パイ
プライン・サイクル・リクエスト及びプリチャージ・サ
イクル・スチーリングを実行する。同スチーリングはプ
リチャージ・サイクル時間を排除する。更に、プリチャ
ージ・サイクル・スチーリングは書込みオペレーション
におけるプリチャージ・サイクル時間を排除すべく同オ
ペレーションのタイミング・チェーンにも使用される。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ラン
ダム・アクセス・メモリ（以下、ＤＲＡＭと称する）、
より詳細には隠れたプリチャージによって特徴づけられ
るＤＲＡＭに関する。
ダム・アクセス・メモリ（以下、ＤＲＡＭと称する）、
より詳細には隠れたプリチャージによって特徴づけられ
るＤＲＡＭに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
ホーム・パーソナル・コンピュータ（以下、ホームＰＣ
と称する）はパーソナル・コンピュータ市場において最
も高い成長率を示している。ホームＰＣは個人の生産性
向上の他に通信、娯楽及び教育に貢献している。ホーム
ＰＣの技術は事務処理にのみ使用される従来のビジネス
ＰＣより更に複雑である。３２ビット・ウィンドウズ９
５・オペレーティング・システムが導入されたことによ
り、ホームＰＣの設計は多くのコンピュータ設計者にと
って煩雑になっている。
ホーム・パーソナル・コンピュータ（以下、ホームＰＣ
と称する）はパーソナル・コンピュータ市場において最
も高い成長率を示している。ホームＰＣは個人の生産性
向上の他に通信、娯楽及び教育に貢献している。ホーム
ＰＣの技術は事務処理にのみ使用される従来のビジネス
ＰＣより更に複雑である。３２ビット・ウィンドウズ９
５・オペレーティング・システムが導入されたことによ
り、ホームＰＣの設計は多くのコンピュータ設計者にと
って煩雑になっている。
【０００３】上記の事項について、以下の例に基づいて
詳述する。ホームＰＣは大量生産を実現する低コストの
みならず、各種のアプリケーションを実行する高い性能
を必要とする。ＰＣの重要な構成部品は４つの部品、即
ち、中央演算処理装置（ＣＰＵ）、メモリ、システム・
コア・ロジック及び周辺サブシステムを含む。ＣＰＵの
市場は主にインテル社によって支配されている。このた
め、多くのコンピュータ・システム設計者にはＣＰＵを
開発する自由が殆どない。インダストリ・スタンダード
であるＰＣＩバスはＩ／Ｏデバイス（I/O devices）の
性能を高めた。近い将来、新たなバスがＰＣＩバスに代
わることはないであろう。コンピュータ設計者に残され
た唯一の開発領域としては、メモリ・サブシステムが挙
げられる。メモリ・サブシステムはシステム・ロジック
内のメモリ・コントローラ及びＤＲＡＭを含む。
詳述する。ホームＰＣは大量生産を実現する低コストの
みならず、各種のアプリケーションを実行する高い性能
を必要とする。ＰＣの重要な構成部品は４つの部品、即
ち、中央演算処理装置（ＣＰＵ）、メモリ、システム・
コア・ロジック及び周辺サブシステムを含む。ＣＰＵの
市場は主にインテル社によって支配されている。このた
め、多くのコンピュータ・システム設計者にはＣＰＵを
開発する自由が殆どない。インダストリ・スタンダード
であるＰＣＩバスはＩ／Ｏデバイス（I/O devices）の
性能を高めた。近い将来、新たなバスがＰＣＩバスに代
わることはないであろう。コンピュータ設計者に残され
た唯一の開発領域としては、メモリ・サブシステムが挙
げられる。メモリ・サブシステムはシステム・ロジック
内のメモリ・コントローラ及びＤＲＡＭを含む。
【０００４】従来のメモリ・サブシステムでは、システ
ム・コア・ロジックはＣＰＵの性能を十分に発揮させる
べく高性能なキャッシュ・メモリ・アーキテクチャをサ
ポートする必要がある。しかし、キャッシュ・スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）はコス
トが高いため、このアプローチは一般的にホームＰＣに
は使用されていない。安価なホームＰＣを実現する場
合、キャッシュ・メモリが最初に削除される。しかし、
キャッシュレス・システムの場合、性能は２０〜５０％
低下し得る。エクステンデッド・データ・アウト・モー
ド付きＤＲＡＭ（Ｅxtended Data Out (EDO) DRAM）に
代表される新たなＤＲＡＭ技術による性能改善は僅か５
％未満である。バーストＥＤＯ（以下、ＢＥＤＯと称す
る）モード付きＤＲＡＭ、シンクロナスＤＲＡＭまたは
ＲＡＭＢＵＳ仕様のＤＲＡＭによる性能改善は１０％未
満である。ＢＥＤＯモード付きＤＲＡＭの詳細について
は、マイクロン社（Micron CO.）の製品番号ＭＴ４ＬＣ
２Ｍ８Ｆ４のデータ・シートを参照のこと。シンクロナ
スＤＲＡＭの詳細については、日本電気株式会社の製品
番号ＰＤ４５１６４２１、ＰＤ４５１６８２１またはＰ
Ｄ４５１６１６１に関するデータ・シートを参照のこ
と。
ム・コア・ロジックはＣＰＵの性能を十分に発揮させる
べく高性能なキャッシュ・メモリ・アーキテクチャをサ
ポートする必要がある。しかし、キャッシュ・スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）はコス
トが高いため、このアプローチは一般的にホームＰＣに
は使用されていない。安価なホームＰＣを実現する場
合、キャッシュ・メモリが最初に削除される。しかし、
キャッシュレス・システムの場合、性能は２０〜５０％
低下し得る。エクステンデッド・データ・アウト・モー
ド付きＤＲＡＭ（Ｅxtended Data Out (EDO) DRAM）に
代表される新たなＤＲＡＭ技術による性能改善は僅か５
％未満である。バーストＥＤＯ（以下、ＢＥＤＯと称す
る）モード付きＤＲＡＭ、シンクロナスＤＲＡＭまたは
ＲＡＭＢＵＳ仕様のＤＲＡＭによる性能改善は１０％未
満である。ＢＥＤＯモード付きＤＲＡＭの詳細について
は、マイクロン社（Micron CO.）の製品番号ＭＴ４ＬＣ
２Ｍ８Ｆ４のデータ・シートを参照のこと。シンクロナ
スＤＲＡＭの詳細については、日本電気株式会社の製品
番号ＰＤ４５１６４２１、ＰＤ４５１６８２１またはＰ
Ｄ４５１６１６１に関するデータ・シートを参照のこ
と。
【０００５】システム内にキャッシュ・メモリが存在し
ない場合、性能低下の問題を従来のＤＲＡＭ技術を用い
て解決することは不可能である。新しいＤＲＡＭ技術に
よる僅かな性能改善は、３２ビット・オペレーティング
・システムの動作におけるメモリ・ローカリティ（Memo
ry locality）の悪さに起因する。メモリ・ローカリテ
ィの悪さは、キャッシュ・ミス率及びＤＲＡＭページミ
ス率に対する大きなオーバーヘッドを形成する。ＢＥＤ
Ｏモード付きＤＲＡＭ、シンクロナスＤＲＡＭまたはＲ
ＡＭＢＵＳ仕様のＤＲＡＭを備えたシステムでは、ペー
ジミスによりバースト転送周期が中断される。これに代
わる手段としては、ページヒット率を高めるべくページ
・インタリーブ方式を採用したマルチバンクＤＲＡＭア
ーキテクチャを使用することが挙げられる。
ない場合、性能低下の問題を従来のＤＲＡＭ技術を用い
て解決することは不可能である。新しいＤＲＡＭ技術に
よる僅かな性能改善は、３２ビット・オペレーティング
・システムの動作におけるメモリ・ローカリティ（Memo
ry locality）の悪さに起因する。メモリ・ローカリテ
ィの悪さは、キャッシュ・ミス率及びＤＲＡＭページミ
ス率に対する大きなオーバーヘッドを形成する。ＢＥＤ
Ｏモード付きＤＲＡＭ、シンクロナスＤＲＡＭまたはＲ
ＡＭＢＵＳ仕様のＤＲＡＭを備えたシステムでは、ペー
ジミスによりバースト転送周期が中断される。これに代
わる手段としては、ページヒット率を高めるべくページ
・インタリーブ方式を採用したマルチバンクＤＲＡＭア
ーキテクチャを使用することが挙げられる。
【０００６】ページ・インタリーブ方式の詳細について
は、米国特許第４，９２４，３７５号に開示されてい
る。しかし、このアプローチは周辺回路の効果的でない
オーバーヘッドに起因して更に大きなチップ・サイズを
必要とする。この結果、コンピュータ・システム内のキ
ャッシュＳＲＡＭに代わる新たなＤＲＡＭのコストはキ
ャッシュＳＲＡＭのコストを容易に上回り得る。従っ
て、低価格及び高性能は従来技術を用いて容易に実現で
きない。
は、米国特許第４，９２４，３７５号に開示されてい
る。しかし、このアプローチは周辺回路の効果的でない
オーバーヘッドに起因して更に大きなチップ・サイズを
必要とする。この結果、コンピュータ・システム内のキ
ャッシュＳＲＡＭに代わる新たなＤＲＡＭのコストはキ
ャッシュＳＲＡＭのコストを容易に上回り得る。従っ
て、低価格及び高性能は従来技術を用いて容易に実現で
きない。
【０００７】本発明は前述した事情に鑑みてなされたも
のであって、その目的は、低価格であり、かつキャッシ
ュＳＲＡＭに匹敵する高い性能を有する新たなＤＲＡＭ
アーキテクチャを提供することにある。
のであって、その目的は、低価格であり、かつキャッシ
ュＳＲＡＭに匹敵する高い性能を有する新たなＤＲＡＭ
アーキテクチャを提供することにある。
【０００８】
【課題を解決するための手段】一般的なキャッシュＳＲ
ＡＭシステムに匹敵する高い性能を実現するためには２
つの基本的なゴール、即ち、（１）メモリ・ページ・ミ
ス・オーバーヘッドを生じないことと、（２）高いデー
タ・バースト率を実現することが必要になる。本発明で
は、最も低いコストのインフラストラクチャーを高速ペ
ージ・モード付きＤＲＡＭから実現すべく、２つの基本
的要件、即ち（１）カレント高速ページ・モード付きＤ
ＲＡＭを搭載したシングル・インライン・メモリ・モジ
ュール（ＳＩＭＭ）に対する後方互換性（Backward-com
patible）と、（２）これに類するカレント高速ページ
・モード付きＤＲＡＭのシングル・バンク・アーキテク
チャとを実現する。
ＡＭシステムに匹敵する高い性能を実現するためには２
つの基本的なゴール、即ち、（１）メモリ・ページ・ミ
ス・オーバーヘッドを生じないことと、（２）高いデー
タ・バースト率を実現することが必要になる。本発明で
は、最も低いコストのインフラストラクチャーを高速ペ
ージ・モード付きＤＲＡＭから実現すべく、２つの基本
的要件、即ち（１）カレント高速ページ・モード付きＤ
ＲＡＭを搭載したシングル・インライン・メモリ・モジ
ュール（ＳＩＭＭ）に対する後方互換性（Backward-com
patible）と、（２）これに類するカレント高速ページ
・モード付きＤＲＡＭのシングル・バンク・アーキテク
チャとを実現する。
【０００９】タグ比較及びそれに付随するコストはメモ
リ・サブシステムに対する余分なオーバーヘッドであ
る。このため、本発明の新たなＤＲＡＭでは、キャッシ
ュＴＡＧ ＳＲＡＭを全く使用していない。高速ページ
・モード付きＤＲＡＭの詳細については、米国特許第
５，２６５，２３６号またはマイクロン社の製品番号Ｍ
Ｔ４ＬＣ４Ｍ４Ａ１／Ｂ１（Ｓ）に関するデータ・シー
トを参照のこと。
リ・サブシステムに対する余分なオーバーヘッドであ
る。このため、本発明の新たなＤＲＡＭでは、キャッシ
ュＴＡＧ ＳＲＡＭを全く使用していない。高速ページ
・モード付きＤＲＡＭの詳細については、米国特許第
５，２６５，２３６号またはマイクロン社の製品番号Ｍ
Ｔ４ＬＣ４Ｍ４Ａ１／Ｂ１（Ｓ）に関するデータ・シー
トを参照のこと。
【００１０】以下に詳述するように、前記の設計要件、
即ちゴールを満たすべく隠れプリチャージ式疑似キャッ
シュＤＲＡＭ（Hidden precharge pseudo cache DRAM;
以下、ＨＰＰＣ ＤＲＡＭと称する）を提供する。ＨＰ
ＰＣ ＤＲＡＭの新たな技術は全ての低価格ＰＣに対し
て高い性能を付与する。ＨＰＰＣ ＤＲＡＭのピン定義
は後方互換性を備えたＤＲＡＭを搭載したＳＩＭＭの形
成を可能にすべく最先端技術水準の高速ページ・モード
付きＤＲＡＭと同じである。高速ページ・モード付きＤ
ＲＡＭのピン・レイアウトの詳細については、マイクロ
ン社の製品番号ＭＴ４ＬＣ４Ｍ４Ａ１／Ｂ１（Ｓ）に関
するデータ・シートを参照のこと。高速ページ・モード
付きＤＲＡＭを搭載したＳＩＭＭの詳細については、マ
イクロン社の製品番号ＭＴ８ＬＤ１３２（Ｓ）またはＭ
Ｔ１６ＬＤ２３２（Ｓ）に関するデータ・シートを参照
のこと。
即ちゴールを満たすべく隠れプリチャージ式疑似キャッ
シュＤＲＡＭ（Hidden precharge pseudo cache DRAM;
以下、ＨＰＰＣ ＤＲＡＭと称する）を提供する。ＨＰ
ＰＣ ＤＲＡＭの新たな技術は全ての低価格ＰＣに対し
て高い性能を付与する。ＨＰＰＣ ＤＲＡＭのピン定義
は後方互換性を備えたＤＲＡＭを搭載したＳＩＭＭの形
成を可能にすべく最先端技術水準の高速ページ・モード
付きＤＲＡＭと同じである。高速ページ・モード付きＤ
ＲＡＭのピン・レイアウトの詳細については、マイクロ
ン社の製品番号ＭＴ４ＬＣ４Ｍ４Ａ１／Ｂ１（Ｓ）に関
するデータ・シートを参照のこと。高速ページ・モード
付きＤＲＡＭを搭載したＳＩＭＭの詳細については、マ
イクロン社の製品番号ＭＴ８ＬＤ１３２（Ｓ）またはＭ
Ｔ１６ＬＤ２３２（Ｓ）に関するデータ・シートを参照
のこと。
【００１１】ＨＰＰＣ ＤＲＡＭはピン機能に関するス
ーパーセットを有する。パケット・コマンド・サイクル
は７つのアクティブＤＲＡＭサイクル、即ちバースト読
出し（Burst read）、シングル読出し（Single rea
d）、メモリ・リフレッシュ、バースト書込み（Burst w
rite）、シングル書込み（Single write）、レジスタ書
込み及びレジスタ読出しのうちのいづれか１つを実行す
るためのＤＲＡＭへの命令に使用される。ＨＰＰＣ Ｄ
ＲＡＭは内部シーケンサのオペレーションを制御すべく
疑似クロック及びＣＡＳ＃を使用している。
ーパーセットを有する。パケット・コマンド・サイクル
は７つのアクティブＤＲＡＭサイクル、即ちバースト読
出し（Burst read）、シングル読出し（Single rea
d）、メモリ・リフレッシュ、バースト書込み（Burst w
rite）、シングル書込み（Single write）、レジスタ書
込み及びレジスタ読出しのうちのいづれか１つを実行す
るためのＤＲＡＭへの命令に使用される。ＨＰＰＣ Ｄ
ＲＡＭは内部シーケンサのオペレーションを制御すべく
疑似クロック及びＣＡＳ＃を使用している。
【００１２】１つの好ましい態様では、メモリ・セル・
アレイ、ページ・レジスタ／コンパレータ及びステート
・マシン・デバイス（State machine device）を有する
ＤＲＡＭ装置を提供する。ステート・マシン・デバイス
は第１の制御信号及び第２の制御信号をレジスタ及びメ
モリ・セル・アレイに対してそれぞれ出力することによ
り、進行中のメモリ・サイクルのリード・ドライブ（Re
ad drive）をペンディング中のメモリ・サイクル（Pend
ing memory cycle）のプリチャージ・オペレーションと
同時に実行する。
アレイ、ページ・レジスタ／コンパレータ及びステート
・マシン・デバイス（State machine device）を有する
ＤＲＡＭ装置を提供する。ステート・マシン・デバイス
は第１の制御信号及び第２の制御信号をレジスタ及びメ
モリ・セル・アレイに対してそれぞれ出力することによ
り、進行中のメモリ・サイクルのリード・ドライブ（Re
ad drive）をペンディング中のメモリ・サイクル（Pend
ing memory cycle）のプリチャージ・オペレーションと
同時に実行する。
【００１３】別の好ましい態様では、単一集積回路ＤＲ
ＡＭ装置（Single integrated circuit DRAM device)を
提供する。同ＤＲＡＭ装置はメモリ・セル・アレイ及び
ステート・マシンを含む。ステート・マシンは一連のオ
ペレーションを制御すべく複数のタイミング信号を出力
する。
ＡＭ装置（Single integrated circuit DRAM device)を
提供する。同ＤＲＡＭ装置はメモリ・セル・アレイ及び
ステート・マシンを含む。ステート・マシンは一連のオ
ペレーションを制御すべく複数のタイミング信号を出力
する。
【００１４】
【発明の実施の形態】図１は本発明のＨＰＰＣ ＤＲＡ
Ｍアーキテクチャを示す。ＨＰＰＣ ＤＲＡＭは１つの
行アドレス・バッファ／デコーダ（以下、ＲＡＳバッフ
ァ／デコーダと称する）２１と、１つの列アドレス・バ
ッファ／デコーダ（以下、ＣＡＳバッファ／デコーダと
称する）２３とを有する。
Ｍアーキテクチャを示す。ＨＰＰＣ ＤＲＡＭは１つの
行アドレス・バッファ／デコーダ（以下、ＲＡＳバッフ
ァ／デコーダと称する）２１と、１つの列アドレス・バ
ッファ／デコーダ（以下、ＣＡＳバッファ／デコーダと
称する）２３とを有する。
【００１５】ＲＡＳバッファ／デコーダ２１及びＣＡＳ
バッファ／デコーダ２３はペンディング中のサイクル及
び進行中のサイクルの両方に対してアドレスを同時にデ
コードする。この結果、外部メモリ・コントローラ（図
示略）は迅速なパイプライン・アクセスが可能になる。
以下に詳述するように、内部シーケンサ２５はパイプラ
イン・タイミング・チェーンを実現すべく、２つのアド
レス・バッファ／デコーダ及び他の回路のオペレーショ
ンのタイミングを制御する。この構成において、ＤＲＡ
Ｍアクセス時間のクリティカル・タイミング・パスの分
割が可能である。そして、シーケンサ２５はメモリ・バ
ースト・サイクル・パイプライン・オペレーションを実
施する。
バッファ／デコーダ２３はペンディング中のサイクル及
び進行中のサイクルの両方に対してアドレスを同時にデ
コードする。この結果、外部メモリ・コントローラ（図
示略）は迅速なパイプライン・アクセスが可能になる。
以下に詳述するように、内部シーケンサ２５はパイプラ
イン・タイミング・チェーンを実現すべく、２つのアド
レス・バッファ／デコーダ及び他の回路のオペレーショ
ンのタイミングを制御する。この構成において、ＤＲＡ
Ｍアクセス時間のクリティカル・タイミング・パスの分
割が可能である。そして、シーケンサ２５はメモリ・バ
ースト・サイクル・パイプライン・オペレーションを実
施する。
【００１６】ＨＰＰＣ ＤＲＡＭはロード可能なカウン
タとしてのバースト・アドレス・カウンタ２７を含む。
シーケンサ２５が新たな列アドレスをＣＡＳバッファ／
デコーダ２３に対してロードした場合、アドレス値のＡ
１ビット及びＡ０ビットはバースト・サイクルの初期列
アドレス値としてバースト・アドレス・カウンタ２７へ
ロードされる。バースト・アドレス・カウンタ２７は内
部レジスタ（図示略）のモード設定に基づいて周知のイ
ンタリーブ・バーストまたはリニア・バーストを初期列
アドレス値から順次実行する。バースト・アドレスは４
対１マルチプレクサ／デマルチプレクサ機能（ＭＵＸ／
ＤＥＭＵＸ）を備えたレジスタ２９へ直接入力される。
レジスタ２９は４つの信号線を通じてメモリ・アレイ２
２に対して接続され、さらには１つの内部データ・バス
を通じてデータ・バッファ２０に対して接続されてい
る。読出しサイクル中、レジスタ２９はバースト・アド
レス・カウンタ２７からのバースト・アドレス信号の選
択に基づいて４ビット・データをデータ・バッファ２０
に対する１ビット・データ・ストリームへ多重化する。
書込みサイクル中、レジスタ２９はデータ・バッファ２
０からの１ビット・データ・ストリームを４つの信号線
を通じて伝送される４ビット・データへとデマルチプレ
クスする。シーケンサ２５は制御信号をバースト・アド
レス・カウンタ２７に対して出力することによりアドレ
スをインクリメントするタイミング及び方法を決定す
る。
タとしてのバースト・アドレス・カウンタ２７を含む。
シーケンサ２５が新たな列アドレスをＣＡＳバッファ／
デコーダ２３に対してロードした場合、アドレス値のＡ
１ビット及びＡ０ビットはバースト・サイクルの初期列
アドレス値としてバースト・アドレス・カウンタ２７へ
ロードされる。バースト・アドレス・カウンタ２７は内
部レジスタ（図示略）のモード設定に基づいて周知のイ
ンタリーブ・バーストまたはリニア・バーストを初期列
アドレス値から順次実行する。バースト・アドレスは４
対１マルチプレクサ／デマルチプレクサ機能（ＭＵＸ／
ＤＥＭＵＸ）を備えたレジスタ２９へ直接入力される。
レジスタ２９は４つの信号線を通じてメモリ・アレイ２
２に対して接続され、さらには１つの内部データ・バス
を通じてデータ・バッファ２０に対して接続されてい
る。読出しサイクル中、レジスタ２９はバースト・アド
レス・カウンタ２７からのバースト・アドレス信号の選
択に基づいて４ビット・データをデータ・バッファ２０
に対する１ビット・データ・ストリームへ多重化する。
書込みサイクル中、レジスタ２９はデータ・バッファ２
０からの１ビット・データ・ストリームを４つの信号線
を通じて伝送される４ビット・データへとデマルチプレ
クスする。シーケンサ２５は制御信号をバースト・アド
レス・カウンタ２７に対して出力することによりアドレ
スをインクリメントするタイミング及び方法を決定す
る。
【００１７】メモリ・アレイ・サイクルはシーケンサ２
５が制御信号線内へアドレス・イネーブル信号（ＲＯＷ
＿ＥＮ）をアサート（assert）した際に開始される。メ
モリ・アレイ２２のうちの１つの行からメモリ・セル・
アレイ内のセンス・アンプへデータがシフトされる。Ｃ
ＡＳバッファ／デコーダ２３はＡ９〜Ａ２をアサート
し、４個のセンス・アンプが選択される。シーケンサ２
５が読出しイネーブル信号（ＣＯＬＵＭＮ＿ＥＮ）を制
御信号線内へアサートした場合、選択された４個のセン
ス・アンプは４ビット・データをレジスタ２９へシフト
する。書込みサイクルの場合、アサートされたＣＯＬＵ
ＭＮ＿ＥＮ信号は選択されたデータをレジスタ２９から
メモリ・セル・アレイ内の４個のセンス・アンプへ出力
させる。即ち、本実施の形態において、メモリ・アレイ
２２は４ビット・アクセスとして形成されている。本発
明では、従来のＤＲＡＭのタイミング・パスは２つに分
割されている。このうちの１つはメモリ・アレイ２２か
らレジスタ２９へのパスであり、他方はレジスタ２９か
らＤＲＡＭチップのＩ／Ｏパッドへのパスである。
５が制御信号線内へアドレス・イネーブル信号（ＲＯＷ
＿ＥＮ）をアサート（assert）した際に開始される。メ
モリ・アレイ２２のうちの１つの行からメモリ・セル・
アレイ内のセンス・アンプへデータがシフトされる。Ｃ
ＡＳバッファ／デコーダ２３はＡ９〜Ａ２をアサート
し、４個のセンス・アンプが選択される。シーケンサ２
５が読出しイネーブル信号（ＣＯＬＵＭＮ＿ＥＮ）を制
御信号線内へアサートした場合、選択された４個のセン
ス・アンプは４ビット・データをレジスタ２９へシフト
する。書込みサイクルの場合、アサートされたＣＯＬＵ
ＭＮ＿ＥＮ信号は選択されたデータをレジスタ２９から
メモリ・セル・アレイ内の４個のセンス・アンプへ出力
させる。即ち、本実施の形態において、メモリ・アレイ
２２は４ビット・アクセスとして形成されている。本発
明では、従来のＤＲＡＭのタイミング・パスは２つに分
割されている。このうちの１つはメモリ・アレイ２２か
らレジスタ２９へのパスであり、他方はレジスタ２９か
らＤＲＡＭチップのＩ／Ｏパッドへのパスである。
【００１８】ページ・レジスタ／コンパレータ２４はカ
レント行アドレスを格納すべく提供されている。シーケ
ンサ２５がアドレス・イネーブル信号（ＲＯＷ＿ＥＮ）
をアサートした場合、これと同時に行アドレスがページ
・レジスタ／コンパレータ２４に対してロードされる。
ページ・レジスタ／コンパレータ２４はペンディング中
のサイクルの行アドレスをカレント行アドレスと比較す
る。シーケンサ２５は各メモリ・サイクル中にプリチャ
ージ・サイクル・スチーリング（Precharge cycle stea
ling）を実施すべきか否かを決定すべくページ・レジス
タ／コンパレータ２４から出力されたページ比較結果を
使用する。シーケンサ２５の内部状態がアイドル状態で
あるか、またはペンディング中のメモリ・アクセス・リ
クエスト（Pending memory-access-request）が存在し
ない場合、ページ比較結果は無視される。
レント行アドレスを格納すべく提供されている。シーケ
ンサ２５がアドレス・イネーブル信号（ＲＯＷ＿ＥＮ）
をアサートした場合、これと同時に行アドレスがページ
・レジスタ／コンパレータ２４に対してロードされる。
ページ・レジスタ／コンパレータ２４はペンディング中
のサイクルの行アドレスをカレント行アドレスと比較す
る。シーケンサ２５は各メモリ・サイクル中にプリチャ
ージ・サイクル・スチーリング（Precharge cycle stea
ling）を実施すべきか否かを決定すべくページ・レジス
タ／コンパレータ２４から出力されたページ比較結果を
使用する。シーケンサ２５の内部状態がアイドル状態で
あるか、またはペンディング中のメモリ・アクセス・リ
クエスト（Pending memory-access-request）が存在し
ない場合、ページ比較結果は無視される。
【００１９】データ・バッファ２０はインプット・ドラ
イバ及びアウトプット・ドライバとして機能するととも
に、メモリ・アクセス・パイプライン・オペレーション
のためのテンポラリ・レジスタとしても機能する。イン
プット・データをストローブするタイミング、またはア
ウトプット・データをドライブするタイミングはシーケ
ンサ２５の出力制御信号によって制御される。シーケン
サ２５によるタイミング制御は全てのＤＲＡＭメモリ・
アクセス・パイプライン・オペレーションを制御する。
イバ及びアウトプット・ドライバとして機能するととも
に、メモリ・アクセス・パイプライン・オペレーション
のためのテンポラリ・レジスタとしても機能する。イン
プット・データをストローブするタイミング、またはア
ウトプット・データをドライブするタイミングはシーケ
ンサ２５の出力制御信号によって制御される。シーケン
サ２５によるタイミング制御は全てのＤＲＡＭメモリ・
アクセス・パイプライン・オペレーションを制御する。
【００２０】前記したように、ＨＰＰＣ ＤＲＡＭは外
部ＣＡＳ＃によってクロックされるステート・マシンと
してのシーケンサ２５を含む。ピン・ナンバーをセーブ
するために、２つの外部信号、即ちＲＡＳ＃及びＷＥ＃
はシングル読出し、バースト読出し、メモリ・リフレッ
シュ、シングル書込み、バースト書込み、レジスタ書込
み、レジスタ読出しを含む７つのアクティブＨＰＰＣ
ＤＲＡＭサイクルのうちの１つを実行するためのコマン
ド・パケットを形成すべく使用される。コマンド・パケ
ット方式を使用したサイクル・デコードの１つの実施の
形態は以下に示す表のＷＥ＃に関する記述において示
す。シーケンサ２５はＤＲＡＭサイクルの種類を決定す
べくコマンド・パケットをデコードする。コマンド・パ
ケットを使用する方法はデータ通信の分野では周知であ
る。サイクルが開始された後、ＲＡＳバッファ／デコー
ダ２１、ＣＡＳバッファ／デコーダ２３、バースト・ア
ドレス・カウンタ２７、ページ・レジスタ／コンパレー
タ２４、データ・バッファ２０、レジスタ２９及びメモ
リ・アレイ２２を制御すべくタイミング・チェーンが形
成される。シーケンサ２５は２つのプロトコル、即ちＢ
ＵＳＹ＃及びＤ＿ＲＤＹ＃をＤＲＡＭコントローラに対
してフィードバックする。ＢＵＳＹ＃はペンディング中
のサイクルが存在する際に、シーケンサ２５がパイプラ
イン・リクエストを実行可能であるか否かを通知すべく
使用される。Ｄ＿ＲＤＹ＃は外部メモリ・コントローラ
によるストローブを実施するためにデータ読出しの準備
が整っていることを通知すべく使用される。好ましい実
施の形態において、ＢＵＳＹ＃及びＤ＿ＲＤＹ＃はワイ
ヤードオア・ドライバ・アウトプット（wired-OR drive
routput）である。
部ＣＡＳ＃によってクロックされるステート・マシンと
してのシーケンサ２５を含む。ピン・ナンバーをセーブ
するために、２つの外部信号、即ちＲＡＳ＃及びＷＥ＃
はシングル読出し、バースト読出し、メモリ・リフレッ
シュ、シングル書込み、バースト書込み、レジスタ書込
み、レジスタ読出しを含む７つのアクティブＨＰＰＣ
ＤＲＡＭサイクルのうちの１つを実行するためのコマン
ド・パケットを形成すべく使用される。コマンド・パケ
ット方式を使用したサイクル・デコードの１つの実施の
形態は以下に示す表のＷＥ＃に関する記述において示
す。シーケンサ２５はＤＲＡＭサイクルの種類を決定す
べくコマンド・パケットをデコードする。コマンド・パ
ケットを使用する方法はデータ通信の分野では周知であ
る。サイクルが開始された後、ＲＡＳバッファ／デコー
ダ２１、ＣＡＳバッファ／デコーダ２３、バースト・ア
ドレス・カウンタ２７、ページ・レジスタ／コンパレー
タ２４、データ・バッファ２０、レジスタ２９及びメモ
リ・アレイ２２を制御すべくタイミング・チェーンが形
成される。シーケンサ２５は２つのプロトコル、即ちＢ
ＵＳＹ＃及びＤ＿ＲＤＹ＃をＤＲＡＭコントローラに対
してフィードバックする。ＢＵＳＹ＃はペンディング中
のサイクルが存在する際に、シーケンサ２５がパイプラ
イン・リクエストを実行可能であるか否かを通知すべく
使用される。Ｄ＿ＲＤＹ＃は外部メモリ・コントローラ
によるストローブを実施するためにデータ読出しの準備
が整っていることを通知すべく使用される。好ましい実
施の形態において、ＢＵＳＹ＃及びＤ＿ＲＤＹ＃はワイ
ヤードオア・ドライバ・アウトプット（wired-OR drive
routput）である。
【００２１】内部シーケンサ２５はサイクル・パイプラ
イン・オペレーションを制御すべく、（１）メモリ・ア
レイに対する行アクセスを開始するタイミング、（２）
メモリ・アレイに対する列アクセスを開始するタイミン
グ、（３）メモリ・プリチャージを実施するタイミン
グ、（４）外部行アドレス値をラッチするタイミング、
（５）外部列アドレス値をラッチするタイミング及び
（６）レジスタ２９を制御すべくバースト・アドレス・
カウンタに対するロード及び同カウンタのインクリメン
トを実施するタイミングを決定する。
イン・オペレーションを制御すべく、（１）メモリ・ア
レイに対する行アクセスを開始するタイミング、（２）
メモリ・アレイに対する列アクセスを開始するタイミン
グ、（３）メモリ・プリチャージを実施するタイミン
グ、（４）外部行アドレス値をラッチするタイミング、
（５）外部列アドレス値をラッチするタイミング及び
（６）レジスタ２９を制御すべくバースト・アドレス・
カウンタに対するロード及び同カウンタのインクリメン
トを実施するタイミングを決定する。
【００２２】シーケンサ２５は図１に示す各エレメント
を制御して前記の各種タイミングを決定すべく以下の制
御信号セットを使用する。 （１）ＲＯＷ＿ＥＮ信号 ＲＯＷ＿ＥＮはメモリ・アレイ２２の行アクセス及びプ
リチャージを制御する信号である。ＲＯＷ＿ＥＮがロー
（Low）の場合、メモリ・アレイ２９はプリチャージさ
れる。ＲＯＷ＿ＥＮがハイ（High）の場合、メモリ・ア
レイ２９の行アクセスが開始される。 （２）ＣＯＬＵＭＮ＿ＥＮ信号 ＣＯＬＵＭＮ＿ＥＮはレジスタ２９からの読出しまたは
同レジスタ２９への書込みを実施すべくビット線センス
・アンプをイネーブルする。ＣＯＬＵＭＮ＿ＥＮがハイ
の場合、ビット線センス・アンプのパス・ゲートは列読
出しまたは列書込みを実施すべく開放される。ＣＯＬＵ
ＭＮ＿ＥＮがローの場合、ビット線センス・アンプのパ
ス・ゲートは閉鎖される。 （３）ＲＡ＿ＬＡＴＣＨ＿Ｖ信号 ＲＡ＿ＬＡＴＣＨ＿Ｖは外部アドレスを行アドレス・バ
ッファ／デコーダ２１へラッチするための信号である。
ＲＡ＿ＬＡＴＣＨ＿Ｖ信号がハイの場合、外部アドレス
は行アドレス・バッファ／デコーダ２１へ入力される。
シーケンサ２５は新たな外部アドレスが形成されるまで
行アドレス・バッファ／デコーダ２１へのラッチを維持
する。 （４）ＣＡ＿ＬＡＴＣＨ＿Ｖ信号 ＣＡ＿ＬＡＴＣＨ＿Ｖは外部アドレスを列アドレス・バ
ッファ／デコーダ２３へラッチするための信号である。
ＣＡ＿ＬＡＴＣＨ＿Ｖ信号がハイの場合、外部アドレス
は列アドレス・バッファ／デコーダ２３へ入力される。
シーケンサ２５は新たな外部アドレスが形成されるまで
列アドレス・バッファ／デコーダ２３へのラッチを維持
する。 （５）ＬＯＡＤ＿ＥＸＴ信号 ＬＯＡＤ＿ＥＸＴはＣＡＳアドレス・バッファ２３から
バースト・アドレス・カウンタ２７をロードするための
信号である。シーケンサ２５によりＬＯＡＤ＿ＥＸＴが
ハイになった場合、バースト・アドレス・カウンタ２７
は最も低い２つのビットをＣＡＳアドレス・バッファ２
３からロードする。 （６）ＩＮＣ＿ＡＤＲ信号 ＩＮＣ＿ＡＤＲはバースト・アドレス・カウンタ２７を
インクリメントするための信号である。シーケンサ２５
はバースト・サイクルが存在する際、バースト・アドレ
ス・カウンタ２７をインクリメントする。次いで、バー
スト・アドレス・カウンタ２７からのアドレス出力がイ
ンクリメントされる。 （７）ＲＡ＿ＥＮ信号 ＲＡ＿ＥＮは行アドレス・バッファ／デコーダ２１内の
アドレス値を行アドレス線へ出力させるための行アドレ
ス・バッファ／デコーダ２１に対する別の制御信号であ
る。ＲＡ＿ＥＮ信号がハイの場合、アドレス値は行アド
レス線へ出力される。これは行アドレス・バッファ／デ
コーダ２１内の数値ではなく、寧ろ行アドレス線に出力
されたアドレス値の行位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。 （８）ＣＡ＿ＥＮ信号 ＣＡ＿ＥＮは列アドレス・バッファ／デコーダ２３内の
アドレス値を列アドレス線へ出力させるための列アドレ
ス・バッファ／デコーダ２３に対する別の制御信号であ
る。ＣＡ＿ＥＮ信号がハイの場合、アドレス値は列アド
レス線へ出力される。これは列アドレス・バッファ／デ
コーダ２３内の数値ではなく、寧ろ列アドレス線に出力
されたアドレス値の列位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。
を制御して前記の各種タイミングを決定すべく以下の制
御信号セットを使用する。 （１）ＲＯＷ＿ＥＮ信号 ＲＯＷ＿ＥＮはメモリ・アレイ２２の行アクセス及びプ
リチャージを制御する信号である。ＲＯＷ＿ＥＮがロー
（Low）の場合、メモリ・アレイ２９はプリチャージさ
れる。ＲＯＷ＿ＥＮがハイ（High）の場合、メモリ・ア
レイ２９の行アクセスが開始される。 （２）ＣＯＬＵＭＮ＿ＥＮ信号 ＣＯＬＵＭＮ＿ＥＮはレジスタ２９からの読出しまたは
同レジスタ２９への書込みを実施すべくビット線センス
・アンプをイネーブルする。ＣＯＬＵＭＮ＿ＥＮがハイ
の場合、ビット線センス・アンプのパス・ゲートは列読
出しまたは列書込みを実施すべく開放される。ＣＯＬＵ
ＭＮ＿ＥＮがローの場合、ビット線センス・アンプのパ
ス・ゲートは閉鎖される。 （３）ＲＡ＿ＬＡＴＣＨ＿Ｖ信号 ＲＡ＿ＬＡＴＣＨ＿Ｖは外部アドレスを行アドレス・バ
ッファ／デコーダ２１へラッチするための信号である。
ＲＡ＿ＬＡＴＣＨ＿Ｖ信号がハイの場合、外部アドレス
は行アドレス・バッファ／デコーダ２１へ入力される。
シーケンサ２５は新たな外部アドレスが形成されるまで
行アドレス・バッファ／デコーダ２１へのラッチを維持
する。 （４）ＣＡ＿ＬＡＴＣＨ＿Ｖ信号 ＣＡ＿ＬＡＴＣＨ＿Ｖは外部アドレスを列アドレス・バ
ッファ／デコーダ２３へラッチするための信号である。
ＣＡ＿ＬＡＴＣＨ＿Ｖ信号がハイの場合、外部アドレス
は列アドレス・バッファ／デコーダ２３へ入力される。
シーケンサ２５は新たな外部アドレスが形成されるまで
列アドレス・バッファ／デコーダ２３へのラッチを維持
する。 （５）ＬＯＡＤ＿ＥＸＴ信号 ＬＯＡＤ＿ＥＸＴはＣＡＳアドレス・バッファ２３から
バースト・アドレス・カウンタ２７をロードするための
信号である。シーケンサ２５によりＬＯＡＤ＿ＥＸＴが
ハイになった場合、バースト・アドレス・カウンタ２７
は最も低い２つのビットをＣＡＳアドレス・バッファ２
３からロードする。 （６）ＩＮＣ＿ＡＤＲ信号 ＩＮＣ＿ＡＤＲはバースト・アドレス・カウンタ２７を
インクリメントするための信号である。シーケンサ２５
はバースト・サイクルが存在する際、バースト・アドレ
ス・カウンタ２７をインクリメントする。次いで、バー
スト・アドレス・カウンタ２７からのアドレス出力がイ
ンクリメントされる。 （７）ＲＡ＿ＥＮ信号 ＲＡ＿ＥＮは行アドレス・バッファ／デコーダ２１内の
アドレス値を行アドレス線へ出力させるための行アドレ
ス・バッファ／デコーダ２１に対する別の制御信号であ
る。ＲＡ＿ＥＮ信号がハイの場合、アドレス値は行アド
レス線へ出力される。これは行アドレス・バッファ／デ
コーダ２１内の数値ではなく、寧ろ行アドレス線に出力
されたアドレス値の行位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。 （８）ＣＡ＿ＥＮ信号 ＣＡ＿ＥＮは列アドレス・バッファ／デコーダ２３内の
アドレス値を列アドレス線へ出力させるための列アドレ
ス・バッファ／デコーダ２３に対する別の制御信号であ
る。ＣＡ＿ＥＮ信号がハイの場合、アドレス値は列アド
レス線へ出力される。これは列アドレス・バッファ／デ
コーダ２３内の数値ではなく、寧ろ列アドレス線に出力
されたアドレス値の列位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。
【００２３】当業者にとって自明であるように、前記の
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
【００２４】ＨＰＰＣ ＤＲＡＭの最大の特徴として
は、現在の高価なキャッシュＳＲＡＭに匹敵する広い帯
域幅（High sustain bandwidth）の実現が挙げられる。
広い帯域幅はパイプライン・パーティション及びプリチ
ャージ・サイクル・スチーリングを用いて実現される。
一般的に、ＤＲＡＭサイクルはアクティブ・ピリオド及
びプリチャージ・ピリオドからなる。従来、帯域幅を広
くするために、プリチャージ・ピリオド・オーバーヘッ
ドを回避するページ・モードが常には使用されてきた。
しかし、前述したように最近のオペレーティング・シス
テムは効果的なメモリ・ローカリティを有していない。
ページ・ミス率が高いため、プリチャージ・ピリオドは
主なオーバーヘッドとなる。このため、一秒間当たりの
バースト・データ・レートが高い場合でも狭い帯域幅が
形成される。本発明のパイプライン・オペレーションは
図２及び図３に示すタイミング・チェーン・パーティシ
ョンに基づいて実現し得る。
は、現在の高価なキャッシュＳＲＡＭに匹敵する広い帯
域幅（High sustain bandwidth）の実現が挙げられる。
広い帯域幅はパイプライン・パーティション及びプリチ
ャージ・サイクル・スチーリングを用いて実現される。
一般的に、ＤＲＡＭサイクルはアクティブ・ピリオド及
びプリチャージ・ピリオドからなる。従来、帯域幅を広
くするために、プリチャージ・ピリオド・オーバーヘッ
ドを回避するページ・モードが常には使用されてきた。
しかし、前述したように最近のオペレーティング・シス
テムは効果的なメモリ・ローカリティを有していない。
ページ・ミス率が高いため、プリチャージ・ピリオドは
主なオーバーヘッドとなる。このため、一秒間当たりの
バースト・データ・レートが高い場合でも狭い帯域幅が
形成される。本発明のパイプライン・オペレーションは
図２及び図３に示すタイミング・チェーン・パーティシ
ョンに基づいて実現し得る。
【００２５】図２に示すように、連続する３つのサイク
ルが存在する。そして、各サイクルは１つの行タイミン
グ・チェーンによって表されている。第１のメモリ・バ
ースト読出し（First memory burst read）は最上位の
行に位置している。第２のメモリ・バースト読出しは中
間の行に位置しており、同第２のメモリ・バースト読出
しは第１のメモリ・バースト読出しと比較してページ・
ミスである。第３のメモリ・バースト読出しは最下位の
行に位置しており、同第３のメモリ・バースト読出しは
第２のメモリ・バースト読出しと比較してページ・ヒッ
トである。
ルが存在する。そして、各サイクルは１つの行タイミン
グ・チェーンによって表されている。第１のメモリ・バ
ースト読出し（First memory burst read）は最上位の
行に位置している。第２のメモリ・バースト読出しは中
間の行に位置しており、同第２のメモリ・バースト読出
しは第１のメモリ・バースト読出しと比較してページ・
ミスである。第３のメモリ・バースト読出しは最下位の
行に位置しており、同第３のメモリ・バースト読出しは
第２のメモリ・バースト読出しと比較してページ・ヒッ
トである。
【００２６】第１のサイクルにおいて、シーケンサ２５
はアドレス・プリデコード、メモリ・センス及びリード
・バースト・ドライブの各オペレーションを順次実行す
べく制御信号をＲＡＳバッファ／デコーダ２１、ＣＡＳ
バッファ／デコーダ２３、バースト・アドレス・カウン
タ２７、ページ・レジスタ／コンパレータ２４、データ
・バッファ２０、レジスタ２９及びメモリ・アレイ２２
へそれぞれ出力する。シーケンサ２５が第１のサイクル
のリード・バースト・ドライブ中に第２のバースト読出
しサイクル（ペンディング）を検出し、さらにはページ
・レジスタ／コンパレータ２４からの出力を介してペー
ジ・ミス・コンディションを検出している限り、同シー
ケンサ２５は本発明においてプリチャージ・サイクル・
スチーリングと称するプリチャージ・サイクルを第１の
サイクルのリード・バースト・ドライブと同時に実行す
べくＨＰＰＣ ＤＲＡＭに対して命令する。
はアドレス・プリデコード、メモリ・センス及びリード
・バースト・ドライブの各オペレーションを順次実行す
べく制御信号をＲＡＳバッファ／デコーダ２１、ＣＡＳ
バッファ／デコーダ２３、バースト・アドレス・カウン
タ２７、ページ・レジスタ／コンパレータ２４、データ
・バッファ２０、レジスタ２９及びメモリ・アレイ２２
へそれぞれ出力する。シーケンサ２５が第１のサイクル
のリード・バースト・ドライブ中に第２のバースト読出
しサイクル（ペンディング）を検出し、さらにはページ
・レジスタ／コンパレータ２４からの出力を介してペー
ジ・ミス・コンディションを検出している限り、同シー
ケンサ２５は本発明においてプリチャージ・サイクル・
スチーリングと称するプリチャージ・サイクルを第１の
サイクルのリード・バースト・ドライブと同時に実行す
べくＨＰＰＣ ＤＲＡＭに対して命令する。
【００２７】シーケンサ２５は第２のサイクルのプリチ
ャージ・サイクルが完了した後で、アドレス・プリデコ
ード・オペレーションを第１のサイクルのリード・バー
スト・ドライブの後半ピリオドにおいて実行すべく命令
する。その後、第２のサイクルのメモリ・センス及びリ
ード・バースト・ドライブが順次実行される。シーケン
サ２５が第２のサイクルのリード・バースト・ドライブ
中に第３のバースト読出しサイクル（ペンディング、即
ち待ち行列）を検出し、さらにはページ・レジスタ／コ
ンパレータ２４からの出力を介してページ・ヒット・コ
ンディションを検出している限り、同シーケンサ２５は
同一ページに対するプリチャージ・サイクルをスキップ
するとともに、アドレス・プリデコード・オペレーショ
ンを直接実行すべくＨＰＰＣ ＤＲＡＭに対して命令す
る。その後、第３のサイクルのメモリ・センス及びリー
ド・バースト・ドライブが順次実行される。
ャージ・サイクルが完了した後で、アドレス・プリデコ
ード・オペレーションを第１のサイクルのリード・バー
スト・ドライブの後半ピリオドにおいて実行すべく命令
する。その後、第２のサイクルのメモリ・センス及びリ
ード・バースト・ドライブが順次実行される。シーケン
サ２５が第２のサイクルのリード・バースト・ドライブ
中に第３のバースト読出しサイクル（ペンディング、即
ち待ち行列）を検出し、さらにはページ・レジスタ／コ
ンパレータ２４からの出力を介してページ・ヒット・コ
ンディションを検出している限り、同シーケンサ２５は
同一ページに対するプリチャージ・サイクルをスキップ
するとともに、アドレス・プリデコード・オペレーショ
ンを直接実行すべくＨＰＰＣ ＤＲＡＭに対して命令す
る。その後、第３のサイクルのメモリ・センス及びリー
ド・バースト・ドライブが順次実行される。
【００２８】バースト読出しサイクルにおけるパイプラ
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合、ＨＰＰＣ ＤＲＡＭが読出しデータを出力する
間にプリチャージ・サイクル及びアドレス・プリデコー
ドのオーバーヘッドを排除することを示す。挿入を要す
る最低限の待ち状態としては、アドレス・プリデコード
及びメモリ・セル・センスの時間が挙げられ、同時間は
常には２クロックである。これは最近のＤＲＡＭアーキ
テクチャにおける一般的なページ・ミス・オーバーヘッ
ドの１１クロックを下回る効果を示す。ページ・ヒット
が存在する場合、ＨＰＰＣ ＤＲＡＭがバースト読出し
データを出力する間にアドレス・プリデコード・オペレ
ーション及びメモリ・アレイ・センス・オペレーション
が実行される。従って、ページ・ヒットが存在する場
合、ゼロ待ち状態の連続バースト転送が維持される。
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合、ＨＰＰＣ ＤＲＡＭが読出しデータを出力する
間にプリチャージ・サイクル及びアドレス・プリデコー
ドのオーバーヘッドを排除することを示す。挿入を要す
る最低限の待ち状態としては、アドレス・プリデコード
及びメモリ・セル・センスの時間が挙げられ、同時間は
常には２クロックである。これは最近のＤＲＡＭアーキ
テクチャにおける一般的なページ・ミス・オーバーヘッ
ドの１１クロックを下回る効果を示す。ページ・ヒット
が存在する場合、ＨＰＰＣ ＤＲＡＭがバースト読出し
データを出力する間にアドレス・プリデコード・オペレ
ーション及びメモリ・アレイ・センス・オペレーション
が実行される。従って、ページ・ヒットが存在する場
合、ゼロ待ち状態の連続バースト転送が維持される。
【００２９】図３に示すように、連続する３つのサイク
ルが存在する。そして、各サイクルは１つの行タイミン
グ・チェーンによって表されている。第１のメモリ・バ
ースト書込み（First memory burst write）は最上位の
行に位置している。第２のメモリ・バースト書込みは中
間の行に位置しており、同第２のメモリ・バースト書込
みは第１のメモリ・バースト書込みと比較してページ・
ミスである。第３のメモリ・バースト書込みは最下位の
行に位置しており、同第３のメモリ・バースト書込みは
第２のメモリ・バースト書込みと比較してページ・ヒッ
トである。
ルが存在する。そして、各サイクルは１つの行タイミン
グ・チェーンによって表されている。第１のメモリ・バ
ースト書込み（First memory burst write）は最上位の
行に位置している。第２のメモリ・バースト書込みは中
間の行に位置しており、同第２のメモリ・バースト書込
みは第１のメモリ・バースト書込みと比較してページ・
ミスである。第３のメモリ・バースト書込みは最下位の
行に位置しており、同第３のメモリ・バースト書込みは
第２のメモリ・バースト書込みと比較してページ・ヒッ
トである。
【００３０】第１のサイクルにおいて、シーケンサ２５
はアドレス・プリデコード、メモリ・センス、メモリ書
込み及びストローブ・バースト書込み（Strobe burst w
rite）の各オペレーションを順次実行すべく制御信号を
ＲＡＳバッファ／デコーダ２１、ＣＡＳバッファ／デコ
ーダ２３、バースト・アドレス・カウンタ２７、ページ
・レジスタ／コンパレータ２４、データ・バッファ２
０、レジスタ２９及びメモリ・アレイ２２に対してそれ
ぞれ出力する。ストローブ・バースト書込みのオペレー
ションはメモリ・センスのオペレーションに平行して実
行された後、メモリ書込みのオペレーションに平行して
実行される。シーケンサ２５が第２のバースト書込みサ
イクルを検出し、さらにはページ・レジスタ／コンパレ
ータ２４からの出力を介してページ・ミス・コンディシ
ョンを検出した場合、同シーケンサ２５は第２のサイク
ルにおいてメモリ・センスの前に行われるプリチャージ
・サイクルをストローブ・バースト書込みの前に行われ
るアドレス・プリデコードと同時に実行すべくＨＰＰＣ
ＤＲＡＭに命令する。図３に示すように、ストローブ
・バースト書込みをプリチャージ・サイクルと平行して
実行する僅かな時間が存在し得る。しかし、図３の第２
のサイクル（ページミス）では、プリチャージ・サイク
ル・オペレーションはアドレス・プリデコードとほぼ同
時に実行され、メモリ・センス・オペレーションはスト
ローブ・バースト書込みとほぼ同時に実行される。第２
のサイクルの最後のパーティションはメモリ書込みであ
る。シーケンサ２５が第２のサイクルのメモリ書込み中
に第３のバースト書込みサイクル（ペンディング）を検
出し、さらにはページ・レジスタ／コンパレータ２４か
らの出力を介してページ・ヒット・コンディションを検
出している限り、同シーケンサ２５はプリチャージ・サ
イクルをスキップするとともに、アドレス・プリデコー
ド・オペレーションを直接実行すべくＨＰＰＣ ＤＲＡ
Ｍに命令する。その後、第３のサイクルのメモリ・セン
ス及びメモリ書込みが順次実行される。ストローブ・バ
ースト書込みオペレーションの前半はメモリ・センスと
同時に実行される。更に、同ストローブ・バースト書込
みオペレーションの後半はメモリ書込みと同時に実行さ
れる。
はアドレス・プリデコード、メモリ・センス、メモリ書
込み及びストローブ・バースト書込み（Strobe burst w
rite）の各オペレーションを順次実行すべく制御信号を
ＲＡＳバッファ／デコーダ２１、ＣＡＳバッファ／デコ
ーダ２３、バースト・アドレス・カウンタ２７、ページ
・レジスタ／コンパレータ２４、データ・バッファ２
０、レジスタ２９及びメモリ・アレイ２２に対してそれ
ぞれ出力する。ストローブ・バースト書込みのオペレー
ションはメモリ・センスのオペレーションに平行して実
行された後、メモリ書込みのオペレーションに平行して
実行される。シーケンサ２５が第２のバースト書込みサ
イクルを検出し、さらにはページ・レジスタ／コンパレ
ータ２４からの出力を介してページ・ミス・コンディシ
ョンを検出した場合、同シーケンサ２５は第２のサイク
ルにおいてメモリ・センスの前に行われるプリチャージ
・サイクルをストローブ・バースト書込みの前に行われ
るアドレス・プリデコードと同時に実行すべくＨＰＰＣ
ＤＲＡＭに命令する。図３に示すように、ストローブ
・バースト書込みをプリチャージ・サイクルと平行して
実行する僅かな時間が存在し得る。しかし、図３の第２
のサイクル（ページミス）では、プリチャージ・サイク
ル・オペレーションはアドレス・プリデコードとほぼ同
時に実行され、メモリ・センス・オペレーションはスト
ローブ・バースト書込みとほぼ同時に実行される。第２
のサイクルの最後のパーティションはメモリ書込みであ
る。シーケンサ２５が第２のサイクルのメモリ書込み中
に第３のバースト書込みサイクル（ペンディング）を検
出し、さらにはページ・レジスタ／コンパレータ２４か
らの出力を介してページ・ヒット・コンディションを検
出している限り、同シーケンサ２５はプリチャージ・サ
イクルをスキップするとともに、アドレス・プリデコー
ド・オペレーションを直接実行すべくＨＰＰＣ ＤＲＡ
Ｍに命令する。その後、第３のサイクルのメモリ・セン
ス及びメモリ書込みが順次実行される。ストローブ・バ
ースト書込みオペレーションの前半はメモリ・センスと
同時に実行される。更に、同ストローブ・バースト書込
みオペレーションの後半はメモリ書込みと同時に実行さ
れる。
【００３１】バースト書込みサイクルにおけるパイプラ
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合に、ＨＰＰＣ ＤＲＡＭが外部バースト・データ
・ストリームへのストローブをプリチャージ・サイクル
及びメモリ・センス・オペレーション中に行うことを示
す。ストローブされたデータ（Strobed-in data）はレ
ジスタ２９へ一時的に格納される。シーケンサ２５はス
トローブされた最後のデータにおいて、レジスタ２９の
内容をメモリ・アレイ２２へシフトする。これにより、
メモリ・セル書込みが開始される。このタイミング・チ
ェーンにおいて、最低限の待ち状態はアドレス・プリデ
コードであり、同アドレス・プリデコードは一般的に１
クロックを要する。ページ・ヒットが存在する場合、ア
ドレス・プリデコードは最後の書込みサイクルのメモリ
書込みと同時に実行されるため、アドレス・プリデコー
ド時間は実質的に排除される。このため、ゼロ待ち状態
（Zero wait state）が形成される。
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合に、ＨＰＰＣ ＤＲＡＭが外部バースト・データ
・ストリームへのストローブをプリチャージ・サイクル
及びメモリ・センス・オペレーション中に行うことを示
す。ストローブされたデータ（Strobed-in data）はレ
ジスタ２９へ一時的に格納される。シーケンサ２５はス
トローブされた最後のデータにおいて、レジスタ２９の
内容をメモリ・アレイ２２へシフトする。これにより、
メモリ・セル書込みが開始される。このタイミング・チ
ェーンにおいて、最低限の待ち状態はアドレス・プリデ
コードであり、同アドレス・プリデコードは一般的に１
クロックを要する。ページ・ヒットが存在する場合、ア
ドレス・プリデコードは最後の書込みサイクルのメモリ
書込みと同時に実行されるため、アドレス・プリデコー
ド時間は実質的に排除される。このため、ゼロ待ち状態
（Zero wait state）が形成される。
【００３２】ＨＰＰＣ ＤＲＡＭはページ・ヒットまた
はページ・ミスが発生した際に、広い帯域幅を実現すべ
く前記のパイプライン・タイミング・チェーンを使用す
る。必要に応じて挿入される待ち状態は一般的なパイプ
ライン・バースト・キャッシュＳＲＡＭに匹敵する。Ｈ
ＰＰＣ ＤＲＡＭは真のキャッシュＳＲＡＭと比較し
て、（１）キャッシュＴＧＡ ＳＲＡＭを必要としない
ことと、（２）キャッシュ・ミスによる長い待ち状態が
存在しないことと、（３）更に少ない記憶階層を有する
ことと、（４）ＳＲＡＭ技術と比較して低価格であるこ
とを含む効果を有する。
はページ・ミスが発生した際に、広い帯域幅を実現すべ
く前記のパイプライン・タイミング・チェーンを使用す
る。必要に応じて挿入される待ち状態は一般的なパイプ
ライン・バースト・キャッシュＳＲＡＭに匹敵する。Ｈ
ＰＰＣ ＤＲＡＭは真のキャッシュＳＲＡＭと比較し
て、（１）キャッシュＴＧＡ ＳＲＡＭを必要としない
ことと、（２）キャッシュ・ミスによる長い待ち状態が
存在しないことと、（３）更に少ない記憶階層を有する
ことと、（４）ＳＲＡＭ技術と比較して低価格であるこ
とを含む効果を有する。
【００３３】図４は本発明のＨＰＰＣ ＤＲＡＭと、同
ＤＲＡＭを搭載するＳＩＭＭとにおける外部ピン・レイ
アウトを示す。本発明のＤＲＡＭを搭載するＳＩＭＭは
７２ピンである。このうちの５５ピンは電気的接続ピン
であり、他は電源ピン及びノーコネクション（ＮＣ）ピ
ンである。このピン・レイアウトは市販のカレント高速
ページ・モード付きＤＲＡＭを搭載したＳＩＭＭに対す
る後方互換性を有する。
ＤＲＡＭを搭載するＳＩＭＭとにおける外部ピン・レイ
アウトを示す。本発明のＤＲＡＭを搭載するＳＩＭＭは
７２ピンである。このうちの５５ピンは電気的接続ピン
であり、他は電源ピン及びノーコネクション（ＮＣ）ピ
ンである。このピン・レイアウトは市販のカレント高速
ページ・モード付きＤＲＡＭを搭載したＳＩＭＭに対す
る後方互換性を有する。
【００３４】ＨＰＰＣ ＤＲＡＭの外部ピン定義を以下
に詳述する。 （１）ＣＡＳ＃ピン（インプット） ＣＡＳ＃はハイにおいて停止可能な疑似クロックであ
る。ＨＰＰＣ ＤＲＡＭはＣＡＳ＃の降下エッジ（Fall
ing edge）においてＲＡＳ＃、ＷＥ＃及びＢＹＴＥ＃を
サンプリングする。メモリ・コントローラによってドラ
イブされた全てのデータ及びアドレスもＣＡＳ＃の降下
エッジにおいてサンプリングされる。ＨＰＰＣ ＤＲＡ
Ｍから出力されたデータは、実質的にＣＡＳ＃の降下エ
ッジに位置する。メモリ・コントローラはＣＡＳ＃の降
下エッジにおいてデータを読込む必要がある。ＣＡＳ＃
はプロセッサ・クロックに同期する必要がある。 （２）ＲＡＳ＃ピン（インプット） ＨＰＰＣ ＤＲＡＭは内部シーケンサ２５へ出力する命
令として２クロック・コマンド・パケット（Two-clock
period command packet）を使用する。ＲＡＳ＃はＳＩ
ＭＭ内のＤＲＡＭページを選択し、さらにはコマンド・
パケットを開始させるべく使用される。ＣＡＳ＃の降下
エッジにおいてローのＲＡＳ＃がサンプリングされた場
合、ＨＰＰＣ ＤＲＡＭの内部シーケンサ２５はメモリ
・アクセス・シーケンスを開始する。ＲＡＳ＃はメモリ
・コントローラによるパイプライン化が可能である。メ
モリ・コントローラはハイのＢＵＳＹ＃（High BUSY#）
をサンプリングした後にのみＲＡＳ＃をアサートし得
る。メモリ・コントローラは書込みサイクルを読出しサ
イクル後にパイプライン化することはできない。この場
合、メモリ・コントローラは最後のＤ＿ＲＤＹ＃がスト
ローブされた後にのみ書込みサイクルを開始し得る。こ
れは１クロックのデータ・バス・ターンアラウンド・サ
イクルの実現を可能にする。ＨＰＰＣ ＤＲＡＭは書込
みサイクル後に読出しサイクルのパイプライン化を可能
にする。ＲＡＳ＃パイプラインを使用することにより、
マルチウェイ・インタリーブ・メモリ・アーキテクチャ
（Multiway interleave memory architecture）を容易
に実現し得る。 （３）ＷＥ＃ピン（インプット） ２クロック・コマンド・パケットはＲＡＳ＃信号及びＷ
Ｅ＃信号からなる。この２クロックの間、ＲＡＳ＃及び
ＷＥ＃のコンビネーションは以下の７つのアクティブ・
サイクルを実行すべくＨＰＰＣ ＤＲＡＭに命令する。
に詳述する。 （１）ＣＡＳ＃ピン（インプット） ＣＡＳ＃はハイにおいて停止可能な疑似クロックであ
る。ＨＰＰＣ ＤＲＡＭはＣＡＳ＃の降下エッジ（Fall
ing edge）においてＲＡＳ＃、ＷＥ＃及びＢＹＴＥ＃を
サンプリングする。メモリ・コントローラによってドラ
イブされた全てのデータ及びアドレスもＣＡＳ＃の降下
エッジにおいてサンプリングされる。ＨＰＰＣ ＤＲＡ
Ｍから出力されたデータは、実質的にＣＡＳ＃の降下エ
ッジに位置する。メモリ・コントローラはＣＡＳ＃の降
下エッジにおいてデータを読込む必要がある。ＣＡＳ＃
はプロセッサ・クロックに同期する必要がある。 （２）ＲＡＳ＃ピン（インプット） ＨＰＰＣ ＤＲＡＭは内部シーケンサ２５へ出力する命
令として２クロック・コマンド・パケット（Two-clock
period command packet）を使用する。ＲＡＳ＃はＳＩ
ＭＭ内のＤＲＡＭページを選択し、さらにはコマンド・
パケットを開始させるべく使用される。ＣＡＳ＃の降下
エッジにおいてローのＲＡＳ＃がサンプリングされた場
合、ＨＰＰＣ ＤＲＡＭの内部シーケンサ２５はメモリ
・アクセス・シーケンスを開始する。ＲＡＳ＃はメモリ
・コントローラによるパイプライン化が可能である。メ
モリ・コントローラはハイのＢＵＳＹ＃（High BUSY#）
をサンプリングした後にのみＲＡＳ＃をアサートし得
る。メモリ・コントローラは書込みサイクルを読出しサ
イクル後にパイプライン化することはできない。この場
合、メモリ・コントローラは最後のＤ＿ＲＤＹ＃がスト
ローブされた後にのみ書込みサイクルを開始し得る。こ
れは１クロックのデータ・バス・ターンアラウンド・サ
イクルの実現を可能にする。ＨＰＰＣ ＤＲＡＭは書込
みサイクル後に読出しサイクルのパイプライン化を可能
にする。ＲＡＳ＃パイプラインを使用することにより、
マルチウェイ・インタリーブ・メモリ・アーキテクチャ
（Multiway interleave memory architecture）を容易
に実現し得る。 （３）ＷＥ＃ピン（インプット） ２クロック・コマンド・パケットはＲＡＳ＃信号及びＷ
Ｅ＃信号からなる。この２クロックの間、ＲＡＳ＃及び
ＷＥ＃のコンビネーションは以下の７つのアクティブ・
サイクルを実行すべくＨＰＰＣ ＤＲＡＭに命令する。
【００３５】
【表１】 （４）ＢＹＴＥ＃ピン（インプット） ＢＹＴＥ＃はＳＩＭＭの各ＤＲＡＭチップにおけるバイ
ト転送オペレーションをイネーブルすべく使用される。
読出しサイクル中、ＢＹＴＥ＃は無視され、ＨＰＰＣ
ＤＲＡＭは全てのバイト・データをバスへ常に出力す
る。メモリ・コントローラは所望のデータをストロービ
ングする能力を有する。ＨＰＰＣ ＤＲＡＭは部分的な
メモリ・ライン・フラッシュ（Partial memory line fl
ush）をサポートし得る。メモリ・コントローラはバー
スト書込みサイクルの発行が可能であり、各バースト・
サイクルは異なる状態のＢＹＴＥ＃信号を有し得る。Ｂ
ＹＴＥ＃はデータとともにストローブされる。従って、
書込みサイクルでは、ＢＹＴＥ＃はデータとともにクロ
ック・ピリオド毎に有効であることを要する。 （５）ＢＵＳＹ＃ピン（アウトプット） ＢＵＳＹ＃はＨＰＰＣ ＤＲＡＭによるパイプライン・
アクセスを可能にするプロトコルである。ＳＩＭＭ内の
選択されたメモリＤＲＡＭはコマンド・パケットのデコ
ード後にＢＵＳＹ＃をローへアサートするとともに、内
部シーケンサ２５がメモリ・アクセス命令を完了した後
でＢＵＳＹ＃をハイへデアサート（de-assert）する。
しかし、ＤＲＡＭを搭載したＳＩＭＭ内の全てのメモリ
・チップが同一状態を有するようにメモリ・コントロー
ラを設計する方法は周知である。このため、ＨＰＰＣ
ＤＲＡＭチップのうちの任意の１つから出力された１つ
のＢＵＳＹ＃出力をＳＩＭＭ出力信号ＰＤ＿０を形成す
べく使用できる。ＢＵＳＹ＃がデアサートされた際、次
のコマンド・パケットを内部シーケンサ２５へ入力し得
る。ＨＰＰＣ ＤＲＡＭメモリ・コントローラはＢＵＳ
Ｙ＃を監視するとともに、ハイのＢＵＳＹ＃（High BUS
Y#）をサンプリングした直後のクロックにおいてペンデ
ィング中のＲＡＳ＃をアサートする必要がある。ＢＵＳ
Ｙ＃はワイヤードオア接続を可能にするオープン・ドレ
イン・ドライバ（Open drain driver）である。 （６）Ｄ＿ＲＤＹ＃ピン（アウトプット） Ｄ＿ＲＤＹ＃はＳＩＭＭ内の選択されたＤＲＡＭチップ
によってアサートされる。しかし、ＤＲＡＭを搭載した
ＳＩＭＭ内の全てのメモリ・チップが同一状態を有する
ようにメモリ・コントローラを設計する方法は周知であ
る。このため、ＨＰＰＣ ＤＲＡＭチップのうちの任意
の１つから出力されたＤ＿ＲＤＹ＃をＳＩＭＭ出力信号
ＰＤ＿１を形成すべく使用できる。書込みサイクルで
は、ＨＰＰＣ ＤＲＡＭはＤ＿ＲＤＹ＃をアサートしな
い。第２のクロック（Ｔ２）後におけるバースト・デー
タのトグルはメモリ・コントローラが実施する。ＨＰＰ
ＣＤＲＡＭがカレント・サイクルをバースト書込みサイ
クルとしてデコードした際、同ＨＰＰＣ ＤＲＡＭは第
１のクロック（Ｔ１）直後の４つのサイクルにおいて４
つの連続するバイト・データをストローブする。読出し
サイクルでは、メモリ・コントローラに対するデータが
準備されている場合、ＨＰＰＣ ＤＲＡＭはＤ＿ＲＤＹ
＃をアサートする。ＤＲＡＭコントローラはＤ＿ＲＤＹ
＃がローである場合、ＣＡＳ＃の降下エッジにおいてデ
ータをストローブする必要がある。Ｄ＿ＲＤＹ＃はワイ
ヤードオア接続を可能にするオープン・ドレイン・ドラ
イバである。メモリ・コントローラはメモリ・コントロ
ーラ・チップ内においてＢＵＳＹ＃及びＤ＿ＲＤＹ＃の
論理和の形成が可能である。 （７）Ａ９〜Ａ０ピン（インプット） Ａ９〜Ａ０はアドレス・インプットである。全てのアド
レス・インプットは行アドレス及び列アドレスの間で多
重化される。各ＤＲＡＭサイクルにおいて、第１のコマ
ンド・クロック・ピリオドは行アドレスであり、第２の
コマンド・クロック・ピリオドは列アドレスである。ア
ドレスはＣＡＳ＃の降下エッジにおいてストローブされ
る。メモリ・コントローラは新たなアドレスをＣＡＳ＃
クロック・ピリオドに対して同期させる必要がある。 （８）Ｄ７〜Ｄ０ピン（インプット／アウトプット） Ｄ７〜Ｄ０はデータ・インプット／アウトプットであ
る。ＨＰＰＣ ＤＲＡＭは読出しサイクル後に書込みサ
イクルに対してターンアラウンド・サイクルを加える。
これはデータ・バス・コンテンションを解決する。メモ
リ・コントローラがＣＡＳ＃の降下エッジにおいてロー
のＤ＿ＲＤＹ＃をサンプリングした場合、同メモリ・コ
ントローラはＤ７〜Ｄ０を読込む必要がある。書込みサ
イクルは最後のＤ＿ＲＤＹ＃がサンプリングされた後に
おいてのみ開始可能である。これはターンアラウンド・
クロックをデータ・バスに対して挿入する。ＨＰＰＣ
ＤＲＡＭは読出し及び書込みサイクル中にゼロ待ち状態
を常に形成する。メモリ・コントローラはゼロ待ち状態
オペレーションを可能にする。
ト転送オペレーションをイネーブルすべく使用される。
読出しサイクル中、ＢＹＴＥ＃は無視され、ＨＰＰＣ
ＤＲＡＭは全てのバイト・データをバスへ常に出力す
る。メモリ・コントローラは所望のデータをストロービ
ングする能力を有する。ＨＰＰＣ ＤＲＡＭは部分的な
メモリ・ライン・フラッシュ（Partial memory line fl
ush）をサポートし得る。メモリ・コントローラはバー
スト書込みサイクルの発行が可能であり、各バースト・
サイクルは異なる状態のＢＹＴＥ＃信号を有し得る。Ｂ
ＹＴＥ＃はデータとともにストローブされる。従って、
書込みサイクルでは、ＢＹＴＥ＃はデータとともにクロ
ック・ピリオド毎に有効であることを要する。 （５）ＢＵＳＹ＃ピン（アウトプット） ＢＵＳＹ＃はＨＰＰＣ ＤＲＡＭによるパイプライン・
アクセスを可能にするプロトコルである。ＳＩＭＭ内の
選択されたメモリＤＲＡＭはコマンド・パケットのデコ
ード後にＢＵＳＹ＃をローへアサートするとともに、内
部シーケンサ２５がメモリ・アクセス命令を完了した後
でＢＵＳＹ＃をハイへデアサート（de-assert）する。
しかし、ＤＲＡＭを搭載したＳＩＭＭ内の全てのメモリ
・チップが同一状態を有するようにメモリ・コントロー
ラを設計する方法は周知である。このため、ＨＰＰＣ
ＤＲＡＭチップのうちの任意の１つから出力された１つ
のＢＵＳＹ＃出力をＳＩＭＭ出力信号ＰＤ＿０を形成す
べく使用できる。ＢＵＳＹ＃がデアサートされた際、次
のコマンド・パケットを内部シーケンサ２５へ入力し得
る。ＨＰＰＣ ＤＲＡＭメモリ・コントローラはＢＵＳ
Ｙ＃を監視するとともに、ハイのＢＵＳＹ＃（High BUS
Y#）をサンプリングした直後のクロックにおいてペンデ
ィング中のＲＡＳ＃をアサートする必要がある。ＢＵＳ
Ｙ＃はワイヤードオア接続を可能にするオープン・ドレ
イン・ドライバ（Open drain driver）である。 （６）Ｄ＿ＲＤＹ＃ピン（アウトプット） Ｄ＿ＲＤＹ＃はＳＩＭＭ内の選択されたＤＲＡＭチップ
によってアサートされる。しかし、ＤＲＡＭを搭載した
ＳＩＭＭ内の全てのメモリ・チップが同一状態を有する
ようにメモリ・コントローラを設計する方法は周知であ
る。このため、ＨＰＰＣ ＤＲＡＭチップのうちの任意
の１つから出力されたＤ＿ＲＤＹ＃をＳＩＭＭ出力信号
ＰＤ＿１を形成すべく使用できる。書込みサイクルで
は、ＨＰＰＣ ＤＲＡＭはＤ＿ＲＤＹ＃をアサートしな
い。第２のクロック（Ｔ２）後におけるバースト・デー
タのトグルはメモリ・コントローラが実施する。ＨＰＰ
ＣＤＲＡＭがカレント・サイクルをバースト書込みサイ
クルとしてデコードした際、同ＨＰＰＣ ＤＲＡＭは第
１のクロック（Ｔ１）直後の４つのサイクルにおいて４
つの連続するバイト・データをストローブする。読出し
サイクルでは、メモリ・コントローラに対するデータが
準備されている場合、ＨＰＰＣ ＤＲＡＭはＤ＿ＲＤＹ
＃をアサートする。ＤＲＡＭコントローラはＤ＿ＲＤＹ
＃がローである場合、ＣＡＳ＃の降下エッジにおいてデ
ータをストローブする必要がある。Ｄ＿ＲＤＹ＃はワイ
ヤードオア接続を可能にするオープン・ドレイン・ドラ
イバである。メモリ・コントローラはメモリ・コントロ
ーラ・チップ内においてＢＵＳＹ＃及びＤ＿ＲＤＹ＃の
論理和の形成が可能である。 （７）Ａ９〜Ａ０ピン（インプット） Ａ９〜Ａ０はアドレス・インプットである。全てのアド
レス・インプットは行アドレス及び列アドレスの間で多
重化される。各ＤＲＡＭサイクルにおいて、第１のコマ
ンド・クロック・ピリオドは行アドレスであり、第２の
コマンド・クロック・ピリオドは列アドレスである。ア
ドレスはＣＡＳ＃の降下エッジにおいてストローブされ
る。メモリ・コントローラは新たなアドレスをＣＡＳ＃
クロック・ピリオドに対して同期させる必要がある。 （８）Ｄ７〜Ｄ０ピン（インプット／アウトプット） Ｄ７〜Ｄ０はデータ・インプット／アウトプットであ
る。ＨＰＰＣ ＤＲＡＭは読出しサイクル後に書込みサ
イクルに対してターンアラウンド・サイクルを加える。
これはデータ・バス・コンテンションを解決する。メモ
リ・コントローラがＣＡＳ＃の降下エッジにおいてロー
のＤ＿ＲＤＹ＃をサンプリングした場合、同メモリ・コ
ントローラはＤ７〜Ｄ０を読込む必要がある。書込みサ
イクルは最後のＤ＿ＲＤＹ＃がサンプリングされた後に
おいてのみ開始可能である。これはターンアラウンド・
クロックをデータ・バスに対して挿入する。ＨＰＰＣ
ＤＲＡＭは読出し及び書込みサイクル中にゼロ待ち状態
を常に形成する。メモリ・コントローラはゼロ待ち状態
オペレーションを可能にする。
【００３６】当業者にとって自明であるように、前記の
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
【００３７】図４及び前記の説明に示すように、ＨＰＰ
Ｃ ＤＲＡＭは高速ページ・モード付きＤＲＡＭと比較
して３つの余分なプロトコルを使用している。これら３
つのプロトコル、即ちｂｙｔｅ＿ｓｅｌｅｃｔ（ＢＹＴ
Ｅ＃）、ｍｅｍｏｒｙ＿ｂｕｓｙ（ＢＵＳＹ＃）及びｄ
ａｔａ＿ｒｅａｄｙ（Ｄ＿ＲＤＹ＃）はメモリ・コント
ローラからのパイプライン・リクエストをサポートすべ
く使用される。従来の高速ページ・モード付きＤＲＡＭ
を搭載したＳＩＭＭの識別ピン（Identity pins）、即
ちＰＲＤ１ピン、ＰＲＤ２ピン、ＰＲＤ３ピン及びＰＲ
Ｄ４ピンのうちの任意の３つは前記したＨＰＰＣ ＤＲ
ＡＭの余分なプロトコルをサポートすべく使用される。
ＨＰＰＣ ＤＲＡＭ及び外部ピンの定義に基づいて、本
発明のＨＰＰＣ ＤＲＡＭ及び従来の高速ページ・モー
ド付きＤＲＡＭの両方をサポートし得るメモリ・コント
ローラを容易に設計し得る。
Ｃ ＤＲＡＭは高速ページ・モード付きＤＲＡＭと比較
して３つの余分なプロトコルを使用している。これら３
つのプロトコル、即ちｂｙｔｅ＿ｓｅｌｅｃｔ（ＢＹＴ
Ｅ＃）、ｍｅｍｏｒｙ＿ｂｕｓｙ（ＢＵＳＹ＃）及びｄ
ａｔａ＿ｒｅａｄｙ（Ｄ＿ＲＤＹ＃）はメモリ・コント
ローラからのパイプライン・リクエストをサポートすべ
く使用される。従来の高速ページ・モード付きＤＲＡＭ
を搭載したＳＩＭＭの識別ピン（Identity pins）、即
ちＰＲＤ１ピン、ＰＲＤ２ピン、ＰＲＤ３ピン及びＰＲ
Ｄ４ピンのうちの任意の３つは前記したＨＰＰＣ ＤＲ
ＡＭの余分なプロトコルをサポートすべく使用される。
ＨＰＰＣ ＤＲＡＭ及び外部ピンの定義に基づいて、本
発明のＨＰＰＣ ＤＲＡＭ及び従来の高速ページ・モー
ド付きＤＲＡＭの両方をサポートし得るメモリ・コント
ローラを容易に設計し得る。
【００３８】以上詳述したように、本発明のＨＰＰＣ
ＤＲＡＭは（１）外部パイプライン・リクエスト・キュ
ーイング、（２）隠れたプリチャージ・サイクル・スチ
ーリング、（３）内部サイクル制御、（４）パケット・
コマンド・デコーディング、（５）ページヒット比較、
（６）バースト・アクセス・アドレス形成及び（７）外
部ＤＲＡＭコントローラ・ハンドシェイクの機能を実行
するインテリジェント周辺回路を含む。
ＤＲＡＭは（１）外部パイプライン・リクエスト・キュ
ーイング、（２）隠れたプリチャージ・サイクル・スチ
ーリング、（３）内部サイクル制御、（４）パケット・
コマンド・デコーディング、（５）ページヒット比較、
（６）バースト・アクセス・アドレス形成及び（７）外
部ＤＲＡＭコントローラ・ハンドシェイクの機能を実行
するインテリジェント周辺回路を含む。
【００３９】本発明の詳細な説明は図５及び図６に示す
タイミング・チャートに要約し得る。図５は本発明の信
号のタイミング・チャートを以下の状態、即ちアイドル
→バースト書込み→キュー・バースト書込み（ページミ
ス）→キュー・バースト書込み（ページヒット）を通じ
て示す。図５において、ＲＡ＿ＩＮ信号は行アドレス・
バッファ／デコーダ２１内の数値である。ＭＵＸ＿ＡＤ
Ｒはバースト・アドレス・カウンタ２７からの信号出力
である。そして、ＭＡは外部アドレスであり、ＭＤはデ
ータ・インプット／アウトプット・ラインの信号であ
る。
タイミング・チャートに要約し得る。図５は本発明の信
号のタイミング・チャートを以下の状態、即ちアイドル
→バースト書込み→キュー・バースト書込み（ページミ
ス）→キュー・バースト書込み（ページヒット）を通じ
て示す。図５において、ＲＡ＿ＩＮ信号は行アドレス・
バッファ／デコーダ２１内の数値である。ＭＵＸ＿ＡＤ
Ｒはバースト・アドレス・カウンタ２７からの信号出力
である。そして、ＭＡは外部アドレスであり、ＭＤはデ
ータ・インプット／アウトプット・ラインの信号であ
る。
【００４０】図６は本発明の信号のタイミング・チャー
トを以下の状態、即ちアイドル→バースト読出し→キュ
ー・バースト読出し（ページミス）→キュー・バースト
読出し（ページヒット）を通じて示す。図６において、
ＣＡ＿ＩＮ信号は列アドレス・バッファ／デコーダ２３
内の数値である。ＭＵＸ＿ＡＤＲはバースト・アドレス
・カウンタ２７からの信号出力である。そして、ＭＡは
外部アドレスであり、ＭＤはデータ・インプット／アウ
トプット・ラインの信号である。
トを以下の状態、即ちアイドル→バースト読出し→キュ
ー・バースト読出し（ページミス）→キュー・バースト
読出し（ページヒット）を通じて示す。図６において、
ＣＡ＿ＩＮ信号は列アドレス・バッファ／デコーダ２３
内の数値である。ＭＵＸ＿ＡＤＲはバースト・アドレス
・カウンタ２７からの信号出力である。そして、ＭＡは
外部アドレスであり、ＭＤはデータ・インプット／アウ
トプット・ラインの信号である。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
低価格であり、かつキャッシュＳＲＡＭに匹敵する高い
性能を有する新たなＤＲＡＭアーキテクチャを実現し得
るという優れた効果を発揮する。
低価格であり、かつキャッシュＳＲＡＭに匹敵する高い
性能を有する新たなＤＲＡＭアーキテクチャを実現し得
るという優れた効果を発揮する。
【図１】本発明のＨＰＰＣ ＤＲＡＭアーキテクチャを
示すブロック図。
示すブロック図。
【図２】本発明のバースト読出しパイプライン・オペレ
ーションを示す図。
ーションを示す図。
【図３】本発明のバースト書込みパイプライン・オペレ
ーションを示す図。
ーションを示す図。
【図４】本発明のＨＰＰＣ ＤＲＡＭを搭載するＳＩＭ
Ｍのピン・レイアウトを示す図。
Ｍのピン・レイアウトを示す図。
【図５】本発明の信号のタイミングをアイドル→バース
ト書込み→キュー・バースト書込み（ページミス）→キ
ュー・バースト書込み（ページ・ヒット）を通じて示す
タイミング・チャート。
ト書込み→キュー・バースト書込み（ページミス）→キ
ュー・バースト書込み（ページ・ヒット）を通じて示す
タイミング・チャート。
【図６】本発明の信号のタイミングをアイドル→バース
ト読出し→キュー・バースト読出し（ページミス）→キ
ュー・バースト読出し（ページヒット）を通じて示すタ
イミング・チャート。
ト読出し→キュー・バースト読出し（ページミス）→キ
ュー・バースト読出し（ページヒット）を通じて示すタ
イミング・チャート。
２０…データ・バッファ、２１…ＲＡＳアドレス・バッ
ファ、２２…メモリ・アレイ、２３…ＣＡＳアドレス・
バッファ、２４…ページ・レジスタ／コンパレータ、２
５…シーケンサ、２７…バースト・アドレス・カウン
タ、２９…レジスタ。
ファ、２２…メモリ・アレイ、２３…ＣＡＳアドレス・
バッファ、２４…ページ・レジスタ／コンパレータ、２
５…シーケンサ、２７…バースト・アドレス・カウン
タ、２９…レジスタ。
Claims (16)
- 【請求項１】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するＤＲＡＭ装置であって、 メモリ・セル・アレイに対して接続された少なくとも１
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するた
めのレジスタと、 第１の制御信号をレジスタに対してアサートし、かつ第
２の制御信号をメモリ・セル・アレイに対してアサート
することにより、進行中のメモリ・サイクルのリード・
ドライブをペンディング中のメモリ・サイクルのプリチ
ャージ・オペレーションと同時に実行する手段とを含む
ＤＲＡＭ装置。 - 【請求項２】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するＤＲＡＭ装置であって、 メモリ・セル・アレイに対して接続された少なくとも１
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するた
めのレジスタと、読出しメモリ・サイクルのメモリ位置
をデコードすべく外部アドレス信号を受信するアドレス
・バッファ／デコーダと、 第１の制御信号をレジスタに対してアサートし、かつ第
２の制御信号をアドレス・バッファ／デコーダに対して
アサートすることにより、進行中のメモリ・サイクルの
リード・ドライブをペンディング中のメモリ・サイクル
のアドレス・プリデコード・オペレーションと同時に実
行する手段とを含むＤＲＡＭ装置。 - 【請求項３】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するＤＲＡＭ装置であって、 メモリ・セル・アレイに対して接続された少なくとも１
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するた
めのレジスタと、 第１の制御信号をレジスタに対してアサートし、かつ第
２の制御信号をセンス・アンプに対してアサートするこ
とにより、進行中のメモリ・サイクルのリード・ドライ
ブをペンディング中のメモリ・サイクルのメモリ・セン
ス・オペレーションと同時に実行する手段とを含むＤＲ
ＡＭ装置。 - 【請求項４】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及び書
込みストローブ・オペレーションを実行するＤＲＡＭ装
置であって、 書込みメモリ・サイクルのデータを入力され、かつ同デ
ータを格納するデータ・バッファと、 内部データ・バスを通じてデータ・バッファに対して接
続されたレジスタと、前記レジスタは活性化された際に
内部データ・バス上のデータを格納することと、 メモリ・セル・アレイ及びレジスタに対してそれぞれ接
続された少なくとも１つのセンス・アンプを有するメモ
リ・セル・アレイと、 第１の制御信号をセンス・アンプに対してアサートし、
かつレジスタを活性化すべく第２の制御信号をアサート
することにより、進行中のメモリ・サイクルのメモリ・
センス・オペレーションを進行中のメモリ・サイクルの
書込みストローブ・オペレーションと同時に実行する手
段とを含むＤＲＡＭ装置。 - 【請求項５】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及び書
込みストローブ・オペレーションを実行するＤＲＡＭ装
置であって、 書込みメモリ・サイクルのデータを入力され、かつ同デ
ータを格納するデータ・バッファと、 内部データ・バスを通じてデータ・バッファに対して接
続されたレジスタと、前記レジスタは活性化された際に
内部データ・バス上のデータを格納することと、 メモリ・セル・アレイ及びレジスタに対してそれぞれ接
続された少なくとも１つのセンス・アンプを有するメモ
リ・セル・アレイと、 センス・アンプを活性化すべく第１の制御信号をアサー
トし、かつレジスタを活性化すべく第２の制御信号をア
サートすることにより、進行中のメモリ・サイクルのメ
モリ書込みオペレーションを進行中のメモリ・サイクル
の書込みストローブ・オペレーションと同時に実行する
手段とを含むＤＲＡＭ装置。 - 【請求項６】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及び書
込みストローブ・オペレーションを実行するＤＲＡＭ装
置であって、 メモリ・セル・アレイと、 書込みメモリ・サイクルのメモリ位置をデコードすべく
外部アドレス信号を入力されるアドレス・バッファ／デ
コーダと、 第１の制御信号をメモリ・セル・アレイに対してアサー
トし、かつ第２の制御信号をアドレス・バッファ／デコ
ーダに対してアサートすることにより、進行中のメモリ
・サイクルのプリチャージ・オペレーションを進行中の
メモリ・サイクルのアドレス・プリデコード・オペレー
ションと同時に実行する手段とを含むＤＲＡＭ装置。 - 【請求項７】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及び書
込みストローブ・オペレーションを実行するＤＲＡＭ装
置であって、 書込みメモリ・サイクルのメモリ位置をデコードすべく
外部アドレス信号を受信するアドレス・バッファ／デコ
ーダと、 書込みメモリ・サイクルのデータを入力され、かつ同デ
ータを格納するデータ・バッファと、 内部データ・バス上のデータを格納するためのレジスタ
と、メモリ・セル・アレイ及びレジスタに対してそれぞ
れ接続された少なくとも１つのセンス・アンプを有する
メモリ・セル・アレイと、 センス・アンプを活性化すべく第１の制御信号をアサー
トし、かつ第２の制御信号をアドレス・バッファ／デコ
ーダに対してアサートすることにより、進行中のメモリ
・サイクルのメモリ書込みオペレーションをペンディン
グ中のメモリ・サイクルのアドレス・プリデコード・オ
ペレーションと同時に実行する手段とを含むＤＲＡＭ装
置。 - 【請求項８】 メモリ・サイクルに応答して一連のオペ
レーションを実行する単一集積回路ＤＲＡＭ装置であっ
て、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させるためのステート・マシン手
段とを含むＤＲＡＭ装置。 - 【請求項９】 前記一連のオペレーションは進行中のメ
モリ読出しサイクルのリード・ドライブをペンディング
中のメモリ・サイクルのプリチャージ・オペレーション
と同時に実行することを含む請求項８に記載のＤＲＡＭ
装置。 - 【請求項１０】 前記一連のオペレーションは進行中の
メモリ読出しサイクルのリード・ドライブをペンディン
グ中のメモリ読出しサイクルのアドレス・プリデコード
・オペレーションと同時に実行することを含む請求項８
に記載のＤＲＡＭ装置。 - 【請求項１１】 前記一連のオペレーションは進行中の
メモリ読出しサイクルのリード・ドライブをペンディン
グ中のメモリ読出しサイクルのメモリ・センス・オペレ
ーションと同時に実行することを含む請求項８に記載の
ＤＲＡＭ装置。 - 【請求項１２】 前記一連のオペレーションは進行中の
メモリ書込みサイクルのメモリ・センス・オペレーショ
ンを進行中のメモリ書込みサイクルの書込みストローブ
・オペレーションと同時に実行することを含む請求項８
に記載のＤＲＡＭ装置。 - 【請求項１３】 前記一連のオペレーションは進行中の
メモリ書込みサイクルのメモリ書込みオペレーションを
進行中のメモリ書込みサイクルの書込みストローブ・オ
ペレーションと同時に実行することを含む請求項８に記
載のＤＲＡＭ装置。 - 【請求項１４】 前記一連のオペレーションは進行中の
メモリ書込みサイクルのプリチャージ・オペレーション
を進行中のメモリ書込みサイクルのアドレス・プリデコ
ード・オペレーションと同時に実行することを含む請求
項８に記載のＤＲＡＭ装置。 - 【請求項１５】 前記一連のオペレーションは進行中の
メモリ書込みサイクルのメモリ書込みオペレーションを
ペンディング中のメモリ書込みサイクルのアドレス・プ
リデコード・オペレーションと同時に実行することを含
む請求項８に記載のＤＲＡＭ装置。 - 【請求項１６】 第１のメモリ・サイクル及び第２のメ
モリ・サイクルの間のページヒットまたはページミス・
コンディションを示すためのページ・レジスタ／コンパ
レータと、 ページミス・コンディションに応答してプリチャージさ
れるメモリ・セル・アレイとを含む単一集積回路ＤＲＡ
Ｍ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/599,075 US6061759A (en) | 1996-02-09 | 1996-02-09 | Hidden precharge pseudo cache DRAM |
| US08/599075 | 1996-02-09 |
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| JP2949162B2 JP2949162B2 (ja) | 1999-09-13 |
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Family Applications (1)
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