JP3729545B2 - キャッシュメモリへのアクセス - Google Patents
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Description
【発明の属する技術分野】
この発明はキャッシュメモリへのアクセスに関する。
【0002】
【従来の技術】
データ処理システムの中央処理装置(CPU)の性能を向上させるのにキャッシュメモリが用いられている。
キャッシュメモリは比較的小型で高速のランダムアクセスメモリ(RAM)で、CPUが頻繁に必要とするデータを記憶(格納)するのに用いる。一般にキャッシュメモリにはCPUから直接アクセスし(たとえば外部のメモリ管理装置(MMU)を経由せず)、物理的にCPUの近くに設けてCPUとキャッシュメモリの間の信号伝播時間を小さくする。したがって、キャッシュメモリとのデータの授受は非常に高速で行われる。
【0003】
キャッシュメモリが記憶できるデータはデータ処理装置が処理するデータのほんの一部なので、あるデータをキャッシュメモリから読むか、(より遅い)システムメモリから読むかをCPUは知る必要がある。したがって、従来のキャッシュメモリの設計には、タグメモリと、関連するデータメモリを備えるようにしたものがある。タグメモリは、キャッシュメモリに現在記憶しているデータの項目に関するシステムアドレスを記憶するのに用いる。あるデータ項目にCPUがアクセスするときは、そのデータ項目に関するシステムアドレスとタグメモリ内のアドレスとを比較する。現在のデータ項目のアドレスとタグメモリ内のアドレスとが一致した場合は、CPUはデータメモリ内のそのデータ項目にアクセスすることができる。
【0004】
従来の設計の中には、タグメモリとデータメモリをいくつかの部分に分割し、各データメモリ部分とタグメモリ部分を対応させる方式のものがある。各タグメモリ部分は、対応するデータメモリ部分内に現在保持されているデータ項目に関係するシステムアドレスを記憶する。このような設計では、あるデータ項目にCPUがアクセスする場合、そのデータ項目に関連するシステムアドレスと各タグアドレス部分内のアドレスとを比較する。一致するものがある場合は、一致したアドレスを持つタグメモリ部分は対応するデータメモリ部分を起動し(動作可能すなわちエネイブルにし)、そのデータ項目の内容を読み出す。他のデータメモリ部分は動作可能にしない。
【0005】
【発明が解決しようとする課題】
このような多重部分方式すなわち「アソシアティブ(associative )」キャッシュ方式を用いると、キャッシュ「不在(miss)」(すなわち、必要なデータ項目がキャッシュ内にない)の可能性が小さくなる。また読出し動作中は必要なデータメモリ部分だけに電力を供給するので、電力消費も少ない。しかしこの方式では、キャッシュにアクセスする度に、タグメモリの比較を完了してからデータメモリの読出し動作を始めるという2段階動作を行うので好ましくない。
この発明の目的は、電力消費もキャッシュメモリのアクセス時間も共に向上させることである。
【0006】
【課題を解決するための手段】
この発明が提供するキャッシュメモリは、
それぞれ1つ以上のデータ語を記憶し、記憶しているデータ語をエネイブル信号に応答して出力する、複数のデータメモリ部分と、
それぞれ別個のデータメモリ部分に対応し、前記対応するデータメモリ部分内に記憶している各データ語のメモリアドレスを表すアドレス情報を記憶する、複数のタグメモリ部分と、
必要なデータ語のメモリアドレスとタグメモリ部分内に記憶しているアドレス情報とを比較する比較手段であって、前記必要なデータ語を前記データメモリ部分の中に記憶しているかどうかを表す信号で、記憶している場合は、必要なデータ語を記憶しているデータメモリ部分を識別する、一致信号を生成する比較手段、を備え、
前記キャッシュメモリは、少なくとも第1モードと第2モードで選択的に動作し、
(1) 第1モードでは、一致信号に応答して必要なデータ語を記憶しているデータメモリ部分の1つだけを動作可能にし、
(2) 第2モードでは、比較手段の動作と実質的に同時に2つ以上のデータメモリ部分を動作可能にし、一致信号を用いてデータメモリ部分の1つの出力を選択する。
【0007】
この発明は、タグメモリの比較動作とデータメモリの読出し動作を並行して行い、次にタグメモリ出力を用いてデータメモリ部分の中の該当するデータを選択して読み出すので、迅速なアクセスができる。このようにして動作を2段階から1段階に減らすことにより、アクセス時間はほぼ半分になる。
【0008】
しかしこの発明を用いてこのようにアクセス時間を向上させると、キャッシュメモリの電力消費が大幅に増加するという犠牲を払う。たとえば4部分から成るキャッシュメモリでは、読出し動作を行う度にデータメモリ部分をすべてに電力を供給すると電力消費は約3.5倍になる。
【0009】
この明らかに矛盾する要求に対処するため、この発明は直列(2段階)モードと並列(1段階)モードを選択して動作させるキャッシュメモリを提供する。
並列アクセスはアクセス時間が厳しいときに用い、ゆっくりした直列アクセスは、たとえばいくつかの必要なデータ項目が待機状態ですでにバッファされている(たとえば、プリフェッチ装置内にデータ処理命令がバッファされている)ような場合に用いる。
【0010】
当業者に周知のように、「語」という用語は、たとえば32ビット語というようないろいろの長さのビットのディジタルデータを指す。
各データメモリ部分はデータ語の配列を記憶する。配列内の各データ語の位置はそのデータ語のメモリアドレスの中の選択されたビットにより決定するとよい。
【0011】
一致信号を用いて必要なデータメモリ部分の出力を選択するために、キャッシュメモリは各データメモリ部分からのデータ出力を受けるマルチプレクサを備え、このマルチプレクサは一致信号に応答してデータメモリ部分の中の1つの出力を選択することが望ましい。
第1モードか第2モードかを選択するには、論理手段を用いて、第1モード動作では一致信号を別々のエネイブル信号としてデータメモリ部分に出し、第2モード動作ではすべてのデータメモリ部分を動作可能にする方式が望ましい。特に簡単な実施態様では、この論理手段は、アクティブ高の一致信号と「第2モード/非第1モード」制御信号とを組み合わせたORゲートの配列でよい。
【0012】
またこの発明は、上に説明したキャッシュメモリに記憶しているデータにアクセスする中央処理装置を提供する。中央処理装置は、
データ処理命令をキャッシュメモリから先取り(プリフェッチ)してバッファするプリフェッチ装置と、
プリフェッチ装置に記憶された命令に応答し、キャッシュメモリを制御して第1モード動作か第2モード動作で動作させる手段、
を備える。
【0013】
少なくとも所定数の命令がプリフェッチ装置内にバッファされている場合は、プリフェッチ装置は第1モードを選択することが望ましい。また、プリフェッチ装置内にバッファされている命令の中に分岐命令があることを検出した場合は、プリフェッチ装置は第1モードを選択することが望ましい。
またこの発明は、
上に定義したキャッシュメモリと、
上に定義した中央処理装置、
を備えるデータ処理装置を提供する。
【0014】
【発明の実施の形態】
【実施例】
図1において、データ処理装置は中央処理装置(CPU)100と、キャッシュメモリ(RAM)110を備える。CPU100とキャッシュメモリ110は、同じ集積回路上に別個の部品として製作してよい。
図1は、CPUとキャッシュRAMの非常に簡単化した動作を示す。CPU100はデータ処理命令を実行するプロセッサコア102と、キャッシュRAM110から命令を検索してバッファするプリフェッチ装置104を備える。
【0015】
動作を説明すると、プリフェッチ装置104はキャッシュRAM110にアドレスを送り、キャッシュRAMから読み出す次の命令を指定する。キャッシュRAMからこの命令を読み出してプリフェッチ装置104に戻し、先入れ先出し(FIFO)バッファ内に記憶する。プロセッサコアはFIFOバッファの出力から命令を取り出して実行する。
【0016】
またプリフェッチ装置は「並列/非直列」信号と呼ぶ別の信号をキャッシュRAMに送る。この信号は、キャッシュRAMの動作が直列アクセスモードか並列アクセスモードかを指定する。プリフェッチ装置104による並列/非直列信号の生成と、並列/非直列信号がキャッシュRAM110の動作に与える効果については、以下に詳しく説明する。
並列/非直列信号は制御論理(図示せず)にも送られる。制御論理は以下に説明するようにキャッシュRAM110の各部の動作を制御する。
【0017】
図2はキャッシュメモリ110で、タグRAM120とデータRAM130を備える。タグRAMは4個のタグユニット140を備え、各タグユニット140は64個のタグライン150を備える。同様にデータRAMは4個のデータRAMユニット160を備え、各データRAMユニット160は64個のキャッシュライン170を備える。各キャッシュラインは8データ語を記憶し、各データ語は32ビット(4バイト)のデータを持つ。
【0018】
あるアドレスのデータにCPU100がアクセスする場合は、32ビットのアドレス信号A[31:0]をキャッシュメモリ110に送る。ここでは主としてキャッシュRAM110からデータ処理命令をプリフェッチする動作を説明するので、図2から図4では、プリフェッチ装置へデータを伝送するデータバスを「データ出力」と示している。しかし実際は、CPUとキャッシュRAMとの間のデータ伝送は双方向である。
【0019】
アドレス信号の32ビットの中の第5ビットから第10ビット、すなわちA[10:5]は、タグRAM120の一部であるタグライン選択器200と、データRAM130の一部であるるキャッシュライン選択器210に送る。これらの6アドレスビットは、タグライン150とキャッシュライン170の中の特定のラインを指定する。図2では、現在選択されているタグライン150とキャッシュライン170を斜線部分で示している。
【0020】
タグライン150は、データアドレスの第11ビットから第31ビットに相当する21ビットのアドレスを記憶する。あるデータアドレスに対応するデータがデータRAM130内に記憶されているかどうかを検出するには、CPU100のプリフェッチ装置が生成したアドレスの第11ビットから第31ビットすなわちA[31:11]と4個の各タグユニット140内の現在選択されているタグライン150の内容とを比較する。
【0021】
各タグユニット140について、そのタグユニット140内の選択されたタグラインの内容が、CPU100が出力した現在のアドレスの高位の21ビットA[31:11]と等しい場合は、そのタグユニットの一致信号220をセットする。
【0022】
一致信号を各論理ORゲート222に送り、プリフェッチ装置104からの並列/非直列信号と組み合わせる。この組合わせの結果は次の通りである。
1. 並列/非直列信号が高(キャッシュRAM110が並列で動作することを示す)の場合は、各ORゲート222の出力も高である。これにより、一致信号の状態にかかわらず、データRAMユニット160はすべて動作可能になる(straight away )。この場合は、アドレスとタグRAMの内容との比較は、すべてのデータRAM ユニットから選択されたキャッシュライン170の読出しと並列に行う。タグRAMが生成した一致信号は、特定のデータRAMユニットを選択して動作させるために用いるのではなく、マルチプレクサ224
内のデータRAMユニットの中から1つの出力を選択するのに用いる。
【0023】
2. 並列/非直列信号が低(キャッシュRAM110が直列で動作することを示す)の場合は、どの一致信号も高でなければ各ORゲート222の出力は低である。一致信号の1つが高になると、その一致信号に関するORゲートの出力は高になり、タグが一致したそのデータRAMユニットだけが使用可能にな
る。
したがってこの場合は、タグユニットの1つが一致するまではデータRAMユニットは電力を供給されない。一致すると、必要なデータRAMユニットだけが電力を供給される。この直列すなわち2段階アクセス方式は上に説明した並列アクセス方式より遅いが、必要なデータRAMユニットだけが電力を供給さ
れるので消費電力は小さい。
【0024】
4個のデータRAMユニット160のデータ出力はマルチプレクサ224に送られ、マルチプレクサ224はタグRAM120が生成した一致信号にしたがって出力の1つを通す。
並列アクセスモードを用いる場合は、キャッシュのデータラインはすでに各データRAMユニットから読み出されており、マルチプレクサ224を用いてそれらのデータラインの中から必要な1つを選択する。
【0025】
対照的に、直列アクセス方式を用いる場合は、データRAMユニットの1つだけが一連のデータを読み出す。これが(定義により)必要なラインである。しかしこの実施態様の構成を簡単にするために、直列方式を用いる場合でもマルチプレクサを信号路内に置く。現在のデータRAMユニットはマルチプレクサ224に送る一致信号と同じ信号で動作可能になるので、マルチプレクサ224は必ず正しいデータRAMユニットが出力するデータラインを通す。
【0026】
次に、マルチプレクサ224が出力する一連のデータ(8データ語から成る)をマルチプレクサ230に送る。マルチプレクサ230は、CPU100が出力したアドレス信号の第2ビットから第4ビット(すなわち、A[4:2])にしたがってアクセス用のデータ語の1つを選択する。
各出力データ語は32ビットデータ語で、4バイトのデータを含む。一般には32ビット語全体にアクセスする(たとえば32ビット命令の取出し中)。しかし特定のバイトにアクセスする必要がある場合は、アクセスするバイトをデータアドレスの第0ビットと第1ビットA[1:0]で示す。
【0027】
アドレス信号A[31:0]の各部のアドレス機能を次の表に示す。
【0028】
図3は、直列アクセスモード(すなわち、並列/非直列信号が低)にあるキャッシュRAM110の動作を示す略図である。ここではORゲート222の実際の動作を、タグユニット140の一致出力220とデータRAMユニット160の動作可能(エネイブル)入力とを接続したものとして図示する。言い換えると、必要な1つのデータRAMユニットだけに一致信号を直接通して動作可能にし、またそれはタグRAMアドレスの比較を完了した後にだけ行う。
【0029】
図4は、並列アクセスモード(すなわち、並列/非直列信号が高)にあるキャッシュRAM110の動作を示す略図である。ここではORゲート222の実際の動作を、どのタグユニットが一致信号を出力するかにかかわらず、またタグRAM比較を行うのと同時に、すべてのデータRAMユニットにエネイブル信号を送るものとして図示する。
【0030】
図5はプリフェッチ装置104の略図で、直列アクセスと並列アクセスのどちらを用いるかを決定するのに用いる1組の規則の例を、この図で説明する。
プリフェッチ装置はFIFOバッファ250を備え、キャッシュRAMから読み出した命令を入力252に受けて記憶する。命令はFIFOバッファ出力254から出すので、記憶された命令はバッファ内を進む。
【0031】
図5に示すバッファは4命令を記憶する。しかし実際には、この実施態様のバッファは8命令を記憶する。この図でバッファを小さく示したのは、動作原理の説明を簡単にするためである。
バッファの内容は、バッファ占有度検出器260と分岐命令予測器270で監視する。
【0032】
バッファ占有度検出器は、バッファ250内に記憶している命令数を検出する。これは既知のものであって、バッファがすでに十分な数の命令を取り出して保持している場合に、さらに命令を取り出さないようにするのに用いる。しかしここでは、バッファが所定の数以上の命令を保持しているかどうかを検出するのにもバッファ占有度検出器を用いる。たとえば、バッファ占有度検出器は、バッファが半分満たされている(8命令バッファの場合は4命令を保持)かどうかを検出する。半分満たされている場合は、その後の取り出し動作は遅い直列アクセスモードで行ってよい。このため、バッファがn命令以上を保持している場合はバッファ占有度検出器は高出力を出し、NORゲート280を通し、並列/非直列信号を形成する(上に説明したように、直列アクセスが必要な場合は並列/非直列信号は低である)。
【0033】
分岐命令予測器270も既知のものであり、バッファ内の命令を検査して、実行しそうな分岐命令(たとえば無条件分岐か、または分岐命令予測器が分岐条件と知ったまたは見なした条件付き分岐)が命令の中にあるかどうかを検出する。この場合は、分岐はFIFOバッファ250の出力254からの命令の中の少なくとも所定数(たとえば、FIFOバッファ250の出力の中の少なくとも第2命令)であると仮定して、分岐先の命令すなわち目標アドレスは、直列アクセスモードを用いてゆっくり取り出してよい(FIFOバッファ内の分岐命令の位置は、従来の分岐命令予測器により容易に検出することができる)。したがってこのような場合は、分岐命令予測器270は高信号をNORゲート280に送り、NORゲート280は並列/非直列信号として低値を出力する。
【0034】
この発明の例示の実施態様を添付の図面を参照して詳細に説明したが、この発明はこれらの実施態様だけに限定されるものではなく、特許請求の範囲に規定されているこの発明の範囲と精神から逸れずに、当業者はいろいろの変更や修正を行うことができる。
【図面の簡単な説明】
この発明の目的と特徴と利点は、以下の図面を参照して例示の実施態様の詳細な説明を読めば明らかになる。
【図1】中央処理装置とキャッシュメモリを備えるデータ処理装置の略図。
【図2】この発明の一実施態様のキャッシュメモリの略図。
【図3】直列アクセスモードで動作する、図2のキャッシュメモリを示す略図。
【図4】並列アクセスモードで動作する、図2のキャッシュメモリを示す略図。
【図5】プリフェッチ装置の略図。
【符号の説明】
100 中央処理装置(CPU)
102 プロセッサコア
104 プリフェッチ装置
110 キャッシュメモリ(RAM)
120 タグRAM
130 データRAM
140 タグユニット
150 タグライン
160 データRAMユニット
170 キャッシュライン
200 タグRAMのライン選択器
210 データRAMのライン選択器
222 論理ORゲート
224 マルチプレクサ
230 マルチプレクサ
Claims (9)
- キャッシュメモリであって、
それぞれ1つ以上のデータ語を記憶し、記憶しているデータ語をエネイブル信号に応答して出力する、複数のデータメモリ部分と、
それぞれ別個のデータメモリ部分に対応し、前記対応するデータメモリ部分内に記憶している各データ語のメモリアドレスを表すアドレス情報を記憶する、複数のタグメモリ部分と、
必要なデータ語のメモリアドレスと前記タグメモリ部分内に記憶している前記アドレス情報とを比較する比較手段であって、前記必要なデータ語を前記データメモリ部分の中に記憶しているかどうかを表す信号で、記憶している場合は、前記必要なデータ語を記憶している前記データメモリ部分の1つを識別する、一致信号を生成する比較手段、を備え、
少なくとも第1モードと第2モードで選択的に動作し、
(1) 前記第1モードでは、前記一致信号に応答して前記必要なデータ語を記憶している前記データメモリ部分の1つだけを読み出し動作可能にし、
(2) 前記第2モードでは、前記比較手段の動作と実質的に同時に2つ以上の前記データメモリ部分を動作可能にし、前記一致信号を用いて前記データメモリ部分の1つの出力を選択する、
キャッシュメモリ。 - 請求項1記載のキャッシュメモリであって、各データメモリ部分はデータ語の配列を記憶し、前記配列内の各データ語の位置は前記データ語のメモリアドレスの選択されたビットで決定する、キャッシュメモリ。
- 請求項1記載のキャッシュメモリであって、前記各データメモリ部分からのデータ出力を受けるよう接続されたマルチプレクサを備え、前記マルチプレクサは前記一致信号に応答して前記データメモリ部分の1つの出力を選択する、キャッシュメモリ。
- 請求項1記載のキャッシュメモリであって、前記第1モード動作では前記一致信号を別個のエネイブル信号として前記データメモリ部分に送り、前記第2モード動作ではすべての前記データメモリ部分を使用可能にする、キャッシュメモリ。
- 請求項1記載のキャッシュメモリ内に記憶されたデータにアクセスする中央処理装置であって、
前記キャッシュメモリからのデータ処理命令をプリフェッチしバッファするプリフェッチ装置と、
前記プリフェッチ装置内に記憶している前記命令に応答して、前記第1モード動作か前記第2モード動作で前記キャッシュメモリを動作させる手段、を備える中央処理装置。 - 請求項5記載の中央処理装置であって、前記プリフェッチ装置内に少なくとも所定数の命令がバッファされている場合は、前記プリフェッチ装置は前記第1モードを選択する、中央処理装置。
- 請求項5記載の中央処理装置であって、前記プリフェッチ装置内にバッファされている前記命令内に分岐命令が検出された場合は、前記プリフェッチ装置は前記第1モードを選択する、中央処理装置。
- 請求項6記載の中央処理装置であって、前記プリフェッチ装置内にバッファされている前記命令内に分岐命令が検出された場合は、前記プリフェッチ装置は前記第1モードを選択する、中央処理装置。
- データ処理装置であって、
請求項1記載のキャッシュメモリと、
請求項5記載の中央処理装置、
を備えるデータ処理装置。
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