JPH1055303A - メモリシステム - Google Patents
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- JPH1055303A JPH1055303A JP8227759A JP22775996A JPH1055303A JP H1055303 A JPH1055303 A JP H1055303A JP 8227759 A JP8227759 A JP 8227759A JP 22775996 A JP22775996 A JP 22775996A JP H1055303 A JPH1055303 A JP H1055303A
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- 239000000872 buffer Substances 0.000 claims abstract description 121
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 239000012536 storage buffer Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵと主記憶装置との命令フェッチアクセス
時間の短縮し、面積を縮小し、システム全体のスピード
の向上を図るメモリシステムの提供。 【解決手段】命令バスとデータバスを分離しＣＰＵと主
記憶装置との間に並列に組み込まれるアドレス比較器を
持たない４つのライトバッファと、１つのリード／ライ
トバッファと、メモリアクセスの状態を制御する制御回
路を備え、データライトはライトバッファを介してから
メモリにデータをライトし、データリードはライトバッ
ファの内容をメモリにライトしてからリードし、命令フ
ェッチはライトバッファの内容をメモリにライトせずに
メモリからリードする。
時間の短縮し、面積を縮小し、システム全体のスピード
の向上を図るメモリシステムの提供。 【解決手段】命令バスとデータバスを分離しＣＰＵと主
記憶装置との間に並列に組み込まれるアドレス比較器を
持たない４つのライトバッファと、１つのリード／ライ
トバッファと、メモリアクセスの状態を制御する制御回
路を備え、データライトはライトバッファを介してから
メモリにデータをライトし、データリードはライトバッ
ファの内容をメモリにライトしてからリードし、命令フ
ェッチはライトバッファの内容をメモリにライトせずに
メモリからリードする。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリシステムに
関し、特にライトバッファを具備したメモリシステムに
関する。
関し、特にライトバッファを具備したメモリシステムに
関する。
【０００２】
【従来の技術】図４に、ライトバッファを用いない方式
の従来のシステムの構成をブロック図にて示す。図４を
参照して、このシステムにおいては、ＣＰＵ１から主記
憶装置８０へライト要求が発生すると、すぐに、主記憶
装置８０へのライトを開始する。また、連続してライト
要求が発生すると、前回のライトが終了するまでＣＰＵ
１は待たされることになる。さらに、ＣＰＵ１から主記
憶装置８０へ命令フェッチが発生すると、ライト動作が
終了してから、命令フェッチが開始される。
の従来のシステムの構成をブロック図にて示す。図４を
参照して、このシステムにおいては、ＣＰＵ１から主記
憶装置８０へライト要求が発生すると、すぐに、主記憶
装置８０へのライトを開始する。また、連続してライト
要求が発生すると、前回のライトが終了するまでＣＰＵ
１は待たされることになる。さらに、ＣＰＵ１から主記
憶装置８０へ命令フェッチが発生すると、ライト動作が
終了してから、命令フェッチが開始される。
【０００３】図４に示した従来のシステムの問題点は、
ＣＰＵ１は主記憶装置８０へのライトが終了するまで、
次のライト／命令フェッチが開始できずに、アクセス時
間の低速化する、という点である。
ＣＰＵ１は主記憶装置８０へのライトが終了するまで、
次のライト／命令フェッチが開始できずに、アクセス時
間の低速化する、という点である。
【０００４】図５は、図４に示した従来方式の問題点を
解消するために、ライトバッファを用いたときの構成を
示す従来例２（特開昭５５−１０５８８１号公報参照）
の構成を示すブロック図である。なお、上記特開昭５５
−１０５８８１号公報には、処理装置、バッファメモ
リ、主メモリ間のデータ転送及び制御に関するインテフ
ェースを同一とし、処理装置及び主メモリのハードウェ
アの変更することなくバッファメモリの付加削又は削除
を可能としたバッファメモリ方式が提案されている。
解消するために、ライトバッファを用いたときの構成を
示す従来例２（特開昭５５−１０５８８１号公報参照）
の構成を示すブロック図である。なお、上記特開昭５５
−１０５８８１号公報には、処理装置、バッファメモ
リ、主メモリ間のデータ転送及び制御に関するインテフ
ェースを同一とし、処理装置及び主メモリのハードウェ
アの変更することなくバッファメモリの付加削又は削除
を可能としたバッファメモリ方式が提案されている。
【０００５】図５において、１００はライトバッファ、
２００はリードバッファ、１１はライトバッファ１００
の制御信号、２２はリードバッファ２００の制御信号、
７２はＣＰＵ１からライトバッファへのライト要求を示
す信号、７３はライトバッファがＣＰＵ１から書き込み
アドレス／データの受け取りが完了したことを示す信
号、７４はＣＰＵ１からのリード要求（リードバッファ
への読み込みアドレスのライト要求）信号、７５はライ
トバッファから主記憶装置８０へのライト要求を示す信
号、７６は主記憶装置８０がライトバッファからの書き
込みアドレス／データの受け取りが完了したことを示す
信号、７７は主記憶装置８０へのリード要求信号、７は
制御回路をそれぞれ示している。
２００はリードバッファ、１１はライトバッファ１００
の制御信号、２２はリードバッファ２００の制御信号、
７２はＣＰＵ１からライトバッファへのライト要求を示
す信号、７３はライトバッファがＣＰＵ１から書き込み
アドレス／データの受け取りが完了したことを示す信
号、７４はＣＰＵ１からのリード要求（リードバッファ
への読み込みアドレスのライト要求）信号、７５はライ
トバッファから主記憶装置８０へのライト要求を示す信
号、７６は主記憶装置８０がライトバッファからの書き
込みアドレス／データの受け取りが完了したことを示す
信号、７７は主記憶装置８０へのリード要求信号、７は
制御回路をそれぞれ示している。
【０００６】次に、図５に示したシステムの動作につい
て説明する。ＣＰＵ１から主記憶装置８０へライト要求
が発生すると、制御回路７がライト要求信号７２を受け
取り、書き込みアドレス／データをライトバッファ１０
０のアドレスレジスタ１１４、データレジスタ１１５に
ライトし、同時に主記憶装置８０へライトを開始する。
連続してライト要求が発生すると、ライトバッファ１０
０が主記憶装置８０へライトしているため、ＣＰＵ１は
前回のライトの終了を待たずに、ライトアクセスを開始
する。連続する場合は、この動作を繰り返す。このた
め、ライト要求が連続する場合、ＣＰＵ１が待たされる
ことなく、次のライトを実行できることによりシステム
全体の実行速度が向上する。
て説明する。ＣＰＵ１から主記憶装置８０へライト要求
が発生すると、制御回路７がライト要求信号７２を受け
取り、書き込みアドレス／データをライトバッファ１０
０のアドレスレジスタ１１４、データレジスタ１１５に
ライトし、同時に主記憶装置８０へライトを開始する。
連続してライト要求が発生すると、ライトバッファ１０
０が主記憶装置８０へライトしているため、ＣＰＵ１は
前回のライトの終了を待たずに、ライトアクセスを開始
する。連続する場合は、この動作を繰り返す。このた
め、ライト要求が連続する場合、ＣＰＵ１が待たされる
ことなく、次のライトを実行できることによりシステム
全体の実行速度が向上する。
【０００７】一方、ＣＰＵ１から主記憶装置８０へ命令
フェッチが発生すると、制御回路７がリード要求信号７
４を受け取り、読み込みアドレスをリードバッファ２０
０のアドレスレジスタ１２４に格納し、ライトバッファ
１００の書き込みアドレス／データの主記憶装置８０へ
のライトが完了し、主記憶装置８０から受け取り完了信
号７６を制御回路７が受け問ったら、命令フェッチを開
始する。主記憶装置８０から読み込みデータをリードバ
ッファのデータレジスタ１２５に格納し、ＣＰＵ１にリ
ードする。主記憶装置８０にライトが終了するまで命令
フェッチが開始できないため、ＣＰＵ１が待たされるこ
とになる。
フェッチが発生すると、制御回路７がリード要求信号７
４を受け取り、読み込みアドレスをリードバッファ２０
０のアドレスレジスタ１２４に格納し、ライトバッファ
１００の書き込みアドレス／データの主記憶装置８０へ
のライトが完了し、主記憶装置８０から受け取り完了信
号７６を制御回路７が受け問ったら、命令フェッチを開
始する。主記憶装置８０から読み込みデータをリードバ
ッファのデータレジスタ１２５に格納し、ＣＰＵ１にリ
ードする。主記憶装置８０にライトが終了するまで命令
フェッチが開始できないため、ＣＰＵ１が待たされるこ
とになる。
【０００８】図５に示したシステムの問題点は、命令フ
ェッチ要求が発生した場合、ライトバッファ１００の内
容を主記憶装置８０にライトするまで命令フェッチがで
きないため、ＣＰＵ１は待たされるので、命令フェッチ
時間がより多くかかるという点である。
ェッチ要求が発生した場合、ライトバッファ１００の内
容を主記憶装置８０にライトするまで命令フェッチがで
きないため、ＣＰＵ１は待たされるので、命令フェッチ
時間がより多くかかるという点である。
【０００９】図６は、図５に示したシステムの上記問題
点を解消するもので、アドレス比較器を用いたときの構
成を示す従来例３（特開昭６１−２３７１４５号公報参
照）の構成を示すブロック図である。上記特開昭６１−
２３７１４５号公報には、ストアバッファ内に主メモリ
と同一アドレスに対する書込データが複数存在する場合
に、古いデータの書き込みを省くことにより、主メモリ
に対する、書き込みの起動を減らし、実質的にストアバ
ッファ内のデータの、主メモリに対する、書き込み速度
を向上したストアバッファの制御方式が提案されてい
る。
点を解消するもので、アドレス比較器を用いたときの構
成を示す従来例３（特開昭６１−２３７１４５号公報参
照）の構成を示すブロック図である。上記特開昭６１−
２３７１４５号公報には、ストアバッファ内に主メモリ
と同一アドレスに対する書込データが複数存在する場合
に、古いデータの書き込みを省くことにより、主メモリ
に対する、書き込みの起動を減らし、実質的にストアバ
ッファ内のデータの、主メモリに対する、書き込み速度
を向上したストアバッファの制御方式が提案されてい
る。
【００１０】図６において、１００はライトバッファ、
２００はリードバッファ、１１はライトバッファ１０の
制御信号、２２はリードバッファ２００の制御信号、７
２はＣＰＵ１からライトバッファへのライト要求信号、
７３はライトバッファ１０がＣＰＵ１からの書き込みア
ドレス／データを受け取り完了信号、７４はＣＰＵ１か
らのリード要求（リードバッファへの読み込みアドレス
のライト要求）信号、７５はライトバッファ３０から主
記憶装置８０へのライト要求信号、７６は主記憶装置８
０がライトバッファから書き込みアドレス／データの受
け取り完了信号、７７は主記憶装置８０へのリード要求
信号、７は制御回路である。
２００はリードバッファ、１１はライトバッファ１０の
制御信号、２２はリードバッファ２００の制御信号、７
２はＣＰＵ１からライトバッファへのライト要求信号、
７３はライトバッファ１０がＣＰＵ１からの書き込みア
ドレス／データを受け取り完了信号、７４はＣＰＵ１か
らのリード要求（リードバッファへの読み込みアドレス
のライト要求）信号、７５はライトバッファ３０から主
記憶装置８０へのライト要求信号、７６は主記憶装置８
０がライトバッファから書き込みアドレス／データの受
け取り完了信号、７７は主記憶装置８０へのリード要求
信号、７は制御回路である。
【００１１】次に、図６に示したシステムの動作につい
て説明する。ＣＰＵ１から主記憶装置８０へライト要求
が発生すると、ライトバッファ１００が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１１４、デー
タレジスタ１１５にライトし、同時に主記憶装置８０へ
ライトを開始する。連続してライト要求が発生すると、
ライトバッファ１００が主記憶装置８０へライトしてい
るため、ＣＰＵ１は前回のライトの終了を待たずに、ラ
イトアクセスを開始する。連続する場合は、この動作を
繰り返す。このため、ライト要求が連続する場合、ＣＰ
Ｕ１が待たされることなく、次のライトを実行できるこ
とによりシステム全体の実行速度が向上する。
て説明する。ＣＰＵ１から主記憶装置８０へライト要求
が発生すると、ライトバッファ１００が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１１４、デー
タレジスタ１１５にライトし、同時に主記憶装置８０へ
ライトを開始する。連続してライト要求が発生すると、
ライトバッファ１００が主記憶装置８０へライトしてい
るため、ＣＰＵ１は前回のライトの終了を待たずに、ラ
イトアクセスを開始する。連続する場合は、この動作を
繰り返す。このため、ライト要求が連続する場合、ＣＰ
Ｕ１が待たされることなく、次のライトを実行できるこ
とによりシステム全体の実行速度が向上する。
【００１２】一方、ＣＰＵ１から主記憶装置８０へ命令
フェッチが発生すると、制御回路７がリード要求信号を
受け取り、読み込みアドレスをリードバッファ２００の
アドレスレジスタ１２４に格納する。ライトバッファ１
００のアドレスレジスタ１１４とリードバッファ２００
のアドレスレジスタ１２４の内容と、比較器４でを比較
して、アドレスが一致した場合（「ヒット」という）
は、ヒットしたライトバッファ１００のデータレジスタ
１１５の内容をリードバッファ２００のデータレジスタ
１２５に格納し、ＣＰＵ１にリードデータを書き込む。
このため、ヒットした場合には、ライトを終了するまで
命令フェッチは待たされず、システム全体の実行速度が
向上する。
フェッチが発生すると、制御回路７がリード要求信号を
受け取り、読み込みアドレスをリードバッファ２００の
アドレスレジスタ１２４に格納する。ライトバッファ１
００のアドレスレジスタ１１４とリードバッファ２００
のアドレスレジスタ１２４の内容と、比較器４でを比較
して、アドレスが一致した場合（「ヒット」という）
は、ヒットしたライトバッファ１００のデータレジスタ
１１５の内容をリードバッファ２００のデータレジスタ
１２５に格納し、ＣＰＵ１にリードデータを書き込む。
このため、ヒットした場合には、ライトを終了するまで
命令フェッチは待たされず、システム全体の実行速度が
向上する。
【００１３】一方、アドレスが一致しなかった場合
（「ミス」という）は、ライトバッファの書き込みアド
レス／データを主記憶装置８０にライトが完了し、主記
憶装置８０から受け取り完了信号７６を制御回路７が受
け取ったら、読み込み動作を開始する。主記憶装置８０
から読み込みデータをリードバッファ２００のデータレ
ジスタ１２５に格納し、ＣＰＵ１に書き込む。主記憶装
置８０にライトするまで命令フェッチが開始できないた
め、ＣＰＵ１は待たされることになる。
（「ミス」という）は、ライトバッファの書き込みアド
レス／データを主記憶装置８０にライトが完了し、主記
憶装置８０から受け取り完了信号７６を制御回路７が受
け取ったら、読み込み動作を開始する。主記憶装置８０
から読み込みデータをリードバッファ２００のデータレ
ジスタ１２５に格納し、ＣＰＵ１に書き込む。主記憶装
置８０にライトするまで命令フェッチが開始できないた
め、ＣＰＵ１は待たされることになる。
【００１４】
【発明が解決しようとする課題】しかしながら、図６に
示した従来のシステムにおいては、各ライトバッファに
対して、アドレス比較器４が必要とされるため、論理が
複雑になるという、問題点を有している。更に、アドレ
ス比較器４の分だけ、回路面積が大きくなると共に、動
作スピードが低下する。３２ビットアドレス比較器は、
例えば図７に示すような回路構成とされ、論理段数を５
段通過するため、制御が複雑で、且つ回路規模が大きく
なり、スピード低下の原因となっている。
示した従来のシステムにおいては、各ライトバッファに
対して、アドレス比較器４が必要とされるため、論理が
複雑になるという、問題点を有している。更に、アドレ
ス比較器４の分だけ、回路面積が大きくなると共に、動
作スピードが低下する。３２ビットアドレス比較器は、
例えば図７に示すような回路構成とされ、論理段数を５
段通過するため、制御が複雑で、且つ回路規模が大きく
なり、スピード低下の原因となっている。
【００１５】以上説明したように、上記各従来技術の問
題点を要約すると、下記記載の通りである。
題点を要約すると、下記記載の通りである。
【００１６】（１）第１の問題点は、命令フェッチ時間
がより多くかかる、ということである。
がより多くかかる、ということである。
【００１７】その理由は、命令フェッチよりもデータラ
イトアクセスを優先していたためである。
イトアクセスを優先していたためである。
【００１８】（２）第２の問題点は、論理が複雑で高速
化しにくく、かつ回路規模が増大する、ということであ
る。
化しにくく、かつ回路規模が増大する、ということであ
る。
【００１９】その理由は、従来のメモリアクセスにおい
て、読み出し時にライトバッファにリードアドレスが格
納されているか判定するアドレス比較器を持ち、アドレ
スがヒットした場合はライトバッファのデータレジスタ
の内容をリードバッファのデータレジスタに格納すると
いう制御を行うように構成されている、ことによる。
て、読み出し時にライトバッファにリードアドレスが格
納されているか判定するアドレス比較器を持ち、アドレ
スがヒットした場合はライトバッファのデータレジスタ
の内容をリードバッファのデータレジスタに格納すると
いう制御を行うように構成されている、ことによる。
【００２０】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、命令フェッチ時間
を短縮すると共に、上記従来技術とは相違して、アドレ
ス比較器を用いず、制御論理の簡素化、面積の縮小、ス
ピード向上をする、メモリシステムを提供することにあ
る。
なされたものであって、その目的は、命令フェッチ時間
を短縮すると共に、上記従来技術とは相違して、アドレ
ス比較器を用いず、制御論理の簡素化、面積の縮小、ス
ピード向上をする、メモリシステムを提供することにあ
る。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリシステムは、ＣＰＵの命令バスとデ
ータバスを分離し、データライト時にはライトバッファ
を介してからメモリにデータを書き込み、データリード
時には前記ライトバッファの内容を前記メモリに書き込
んでから前記メモリから読み出し、命令フェッチの際に
は前記ライトバッファの内容を前記メモリに書き込みせ
ずに、前記メモリから読み出す、ことを特徴とする。
め、本発明のメモリシステムは、ＣＰＵの命令バスとデ
ータバスを分離し、データライト時にはライトバッファ
を介してからメモリにデータを書き込み、データリード
時には前記ライトバッファの内容を前記メモリに書き込
んでから前記メモリから読み出し、命令フェッチの際に
は前記ライトバッファの内容を前記メモリに書き込みせ
ずに、前記メモリから読み出す、ことを特徴とする。
【００２２】また、本発明においては、ＣＰＵとメモリ
との間に配設されるライトバッファを備え、前記ＣＰＵ
からのリード（読出）要求に対してリード内容がデータ
リードではなく命令フェッチである場合には、前記ライ
トバッファから前記メモリへの書き込みに優先して前記
メモリからの命令フェッチを開始するように制御する手
段を備えたことを特徴とする。
との間に配設されるライトバッファを備え、前記ＣＰＵ
からのリード（読出）要求に対してリード内容がデータ
リードではなく命令フェッチである場合には、前記ライ
トバッファから前記メモリへの書き込みに優先して前記
メモリからの命令フェッチを開始するように制御する手
段を備えたことを特徴とする。
【００２３】本発明の概要を説明する。本発明において
は、ＣＰＵと主記憶装置の間に並列に組み込まれるアド
レス比較器を用いないライトバッファとリードバッファ
とメモリアクセスの状態を制御する制御回路を有してお
り、ＣＰＵから主記憶装置へ命令フェッチ要求が発生す
ると、制御回路がリード要求信号とリード内容を表す信
号を受け取り、読み込みアドレスをリードバッファのレ
ジスタに格納する。
は、ＣＰＵと主記憶装置の間に並列に組み込まれるアド
レス比較器を用いないライトバッファとリードバッファ
とメモリアクセスの状態を制御する制御回路を有してお
り、ＣＰＵから主記憶装置へ命令フェッチ要求が発生す
ると、制御回路がリード要求信号とリード内容を表す信
号を受け取り、読み込みアドレスをリードバッファのレ
ジスタに格納する。
【００２４】そして、リード内容を表す信号が命令フェ
ッチを表している場合（リード優先）、ライトバッファ
の状態に関係無く、命令フェッチを開始する。主記憶装
置から読み込みデータを、リードバッファのレジスタに
格納しＣＰＵに書き込む。このため、リード優先の場
合、リードは待たされず、システム全体の実行速度が向
上させる。
ッチを表している場合（リード優先）、ライトバッファ
の状態に関係無く、命令フェッチを開始する。主記憶装
置から読み込みデータを、リードバッファのレジスタに
格納しＣＰＵに書き込む。このため、リード優先の場
合、リードは待たされず、システム全体の実行速度が向
上させる。
【００２５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態の構成をブロック図にて示したものである。図１を参
照すると、本発明の実施の形態は、アドレス比較器を用
いないライトバッファ１００と、リードバッファ３００
と、を、ＣＰＵ１と主記憶装置８０と、の間に並設し、
読み込み要求の状態を制御することにより、より有効な
メモリアクセスシステムを提供したものである。
を参照して以下に説明する。図１は、本発明の実施の形
態の構成をブロック図にて示したものである。図１を参
照すると、本発明の実施の形態は、アドレス比較器を用
いないライトバッファ１００と、リードバッファ３００
と、を、ＣＰＵ１と主記憶装置８０と、の間に並設し、
読み込み要求の状態を制御することにより、より有効な
メモリアクセスシステムを提供したものである。
【００２６】図１においては、１００はライトバッフ
ァ、３００はリードバッファ、１１、２２はそれぞれラ
イトバッファ１００、リードバッファ３００に対する制
御信号、７２はＣＰＵ１からライトバッファへの書き込
み要求を示す信号、７３はライトバッファがＣＰＵ１か
らの書き込みアドレスとデータの受け取りを完了したこ
とを示す信号、７４はＣＰＵ１からの読み込み要求（リ
ードバッファへの読み込みアドレスの書き込み要求）信
号、７１はリード内容を表す信号、７５はライトバッフ
ァから主記憶装置８０への書き込み要求を示す信号、７
６は主記憶装置８０がライトバッファからの書き込みア
ドレスとデータの受け取りを完了したことを示す信号、
７７は主記憶装置８０への読み込み要求信号、７は制御
回路をそれぞれ示している。
ァ、３００はリードバッファ、１１、２２はそれぞれラ
イトバッファ１００、リードバッファ３００に対する制
御信号、７２はＣＰＵ１からライトバッファへの書き込
み要求を示す信号、７３はライトバッファがＣＰＵ１か
らの書き込みアドレスとデータの受け取りを完了したこ
とを示す信号、７４はＣＰＵ１からの読み込み要求（リ
ードバッファへの読み込みアドレスの書き込み要求）信
号、７１はリード内容を表す信号、７５はライトバッフ
ァから主記憶装置８０への書き込み要求を示す信号、７
６は主記憶装置８０がライトバッファからの書き込みア
ドレスとデータの受け取りを完了したことを示す信号、
７７は主記憶装置８０への読み込み要求信号、７は制御
回路をそれぞれ示している。
【００２７】図１を参照して、本発明の実施の形態の動
作を以下に説明する。
作を以下に説明する。
【００２８】ＣＰＵ１から主記憶装置８０へライト要求
が発生すると、ライトバッファ１００が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１４、データ
レジスタ１５に書き込み、同時に主記憶装置８０へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファ１００が主記憶装置８０へライトしてい
るため、ＣＰＵ１は前回の書き込みの終了を待たずに、
ライトアクセスを開始する。連続する場合には、この動
作を繰り返す。
が発生すると、ライトバッファ１００が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１４、データ
レジスタ１５に書き込み、同時に主記憶装置８０へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファ１００が主記憶装置８０へライトしてい
るため、ＣＰＵ１は前回の書き込みの終了を待たずに、
ライトアクセスを開始する。連続する場合には、この動
作を繰り返す。
【００２９】このため、書き込み要求が連続する場合、
ＣＰＵ１が待ちされることなく、次の書き込みを実行で
きることにより、システム全体の実行速度が向上する。
ＣＰＵ１が待ちされることなく、次の書き込みを実行で
きることにより、システム全体の実行速度が向上する。
【００３０】一方、ＣＰＵ１から主記憶装置８０へ命令
フェッチ要求が発生すると、制御回路７が、読み込み要
求信号７３とリード内容を表す信号７１を受け取り、読
み込みアドレスをリードバッファ３００のアドレスレジ
スタ２４に格納する。
フェッチ要求が発生すると、制御回路７が、読み込み要
求信号７３とリード内容を表す信号７１を受け取り、読
み込みアドレスをリードバッファ３００のアドレスレジ
スタ２４に格納する。
【００３１】そして、リード内容を表す信号７１が、命
令フェッチを示している場合（リード優先）、ライトバ
ッファ１００の状態に関係無く、読み込みを開始する。
令フェッチを示している場合（リード優先）、ライトバ
ッファ１００の状態に関係無く、読み込みを開始する。
【００３２】主記憶装置８０から読み込みデータをリー
ドバッファ３００のデータレジスタ２５に格納し、ＣＰ
Ｕ１に書き込む。
ドバッファ３００のデータレジスタ２５に格納し、ＣＰ
Ｕ１に書き込む。
【００３３】このため、命令フェッチ（リード優先）の
場合は読み込みは待たされることがなく、システム全体
の実行速度が向上する。
場合は読み込みは待たされることがなく、システム全体
の実行速度が向上する。
【００３４】
【実施例】上記した本発明の実施の形態をさらに具体的
に例示する実施例を以下に図面を参照して説明する。
に例示する実施例を以下に図面を参照して説明する。
【００３５】［実施例１］図２は、本発明の一実施例の
構成をブロック図にて示したものである。
構成をブロック図にて示したものである。
【００３６】図２を参照すると、本実施例においては、
ＣＰＵ１の命令バスとデータバスを分離し、アドレス比
較器を用いない４つのライトバッファ１０、２０、３
０、４０と、一つのリードバッファ５０と、を、ＣＰＵ
１と主記憶装置８０との間に並設し、ライトバッファ１
０〜４０のデータレジスタの出力は第１のセレクタ６１
を介して選択され、ライトバッファ１０〜４０のアドレ
スレジスタ、及びリードバッファ５０のアドレスレジス
タの出力は第２のセレクタ６３を介して選択され、主記
憶装置８０に供給される。本実施例においては、リード
要求７４の状態を制御することにより、より有効なメモ
リアクセスシステムを提供している。
ＣＰＵ１の命令バスとデータバスを分離し、アドレス比
較器を用いない４つのライトバッファ１０、２０、３
０、４０と、一つのリードバッファ５０と、を、ＣＰＵ
１と主記憶装置８０との間に並設し、ライトバッファ１
０〜４０のデータレジスタの出力は第１のセレクタ６１
を介して選択され、ライトバッファ１０〜４０のアドレ
スレジスタ、及びリードバッファ５０のアドレスレジス
タの出力は第２のセレクタ６３を介して選択され、主記
憶装置８０に供給される。本実施例においては、リード
要求７４の状態を制御することにより、より有効なメモ
リアクセスシステムを提供している。
【００３７】図２において、１１、２１、３１、４１、
５１はそれぞれライトバッファ１０、２０、３０、４
０、リードバッファ５０への制御信号、１０１、１０２
は命令バス、２０１、２０２はデータバス、７２はＣＰ
Ｕ１からライトバッファへの書き込み要求を示す信号、
７３はライトバッファがＣＰＵ１からの書き込みアドレ
スとデータの受け取りを完了したことを示す信号、７４
はＣＰＵ１からの読み込み要求（リードバッファへの読
み込みアドレスの書き込み要求）信号、７１はリード内
容を表す信号、７５はライトバッファから主記憶装置８
０への書き込み要求を示す信号、７６は主記憶装置８０
がライトバッファからの書き込みアドレスとデータの受
け取りを完了したことを示す信号、７７は主記憶装置８
０への読み込み要求信号、７は制御回路をそれぞれ示し
ている。
５１はそれぞれライトバッファ１０、２０、３０、４
０、リードバッファ５０への制御信号、１０１、１０２
は命令バス、２０１、２０２はデータバス、７２はＣＰ
Ｕ１からライトバッファへの書き込み要求を示す信号、
７３はライトバッファがＣＰＵ１からの書き込みアドレ
スとデータの受け取りを完了したことを示す信号、７４
はＣＰＵ１からの読み込み要求（リードバッファへの読
み込みアドレスの書き込み要求）信号、７１はリード内
容を表す信号、７５はライトバッファから主記憶装置８
０への書き込み要求を示す信号、７６は主記憶装置８０
がライトバッファからの書き込みアドレスとデータの受
け取りを完了したことを示す信号、７７は主記憶装置８
０への読み込み要求信号、７は制御回路をそれぞれ示し
ている。
【００３８】図２を参照して、本実施例の動作について
以下に説明する。
以下に説明する。
【００３９】ＣＰＵ１から主記憶装置８０へ書き込み要
求が発生すると、ライトバッファ１０が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１４、データ
レジスタ１５に書き込み、同時に主記憶装置８０へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファを並列に持っているため、ＣＰＵ１は前
回の書き込みの終了を待たずに、書き込みアドレス／デ
ータをライトバッファ２０のレジスタ２４、２５に書き
込む。連続する場合はこの動作を繰り返す。ゆえに書き
込み要求が連続する場合、ＣＰＵ１が待たされることな
く、次の書き込みを実行できることによりシステム全体
の実行速度が向上する。
求が発生すると、ライトバッファ１０が書き込みアドレ
ス／データを受け取り、アドレスレジスタ１４、データ
レジスタ１５に書き込み、同時に主記憶装置８０へ書き
込みを開始する。連続して書き込み要求が発生すると、
ライトバッファを並列に持っているため、ＣＰＵ１は前
回の書き込みの終了を待たずに、書き込みアドレス／デ
ータをライトバッファ２０のレジスタ２４、２５に書き
込む。連続する場合はこの動作を繰り返す。ゆえに書き
込み要求が連続する場合、ＣＰＵ１が待たされることな
く、次の書き込みを実行できることによりシステム全体
の実行速度が向上する。
【００４０】一方、ＣＰＵ１から主記憶装置８０へリー
ド要求が発生すると制御回路７が読み込み要求信号７４
とリード内容を表す信号７１を受け取り、読み込みアド
レスをリードバッファ５０のレジスタ５４に格納する。
ド要求が発生すると制御回路７が読み込み要求信号７４
とリード内容を表す信号７１を受け取り、読み込みアド
レスをリードバッファ５０のレジスタ５４に格納する。
【００４１】そして、リード内容を表す信号７１が、デ
ータリードを表している場合（ライト優先）には、全て
のライトバッファの内容を主記憶装置８０に書き込みし
た後、読み込みを開始する。このとき、主記憶装置８０
から読み込みデータをリードバッファ５０のレジスタ５
５に格納し、ＣＰＵ１に書き込む。この場合、主記憶装
置８０にライトバッファから書き込むまで、読み込みが
できないため、ＣＰＵ１は待たされることになる。
ータリードを表している場合（ライト優先）には、全て
のライトバッファの内容を主記憶装置８０に書き込みし
た後、読み込みを開始する。このとき、主記憶装置８０
から読み込みデータをリードバッファ５０のレジスタ５
５に格納し、ＣＰＵ１に書き込む。この場合、主記憶装
置８０にライトバッファから書き込むまで、読み込みが
できないため、ＣＰＵ１は待たされることになる。
【００４２】これに対して、リード内容を表す信号７１
が、命令フェッチを表している場合（リード優先）、ラ
イトバッファの状態に関係無く、読み込みを開始する。
すなわち、主記憶装置８０から読み込みデータをリード
バッファ５０のレジスタ５５に格納し、ＣＰＵ１に書き
込む。
が、命令フェッチを表している場合（リード優先）、ラ
イトバッファの状態に関係無く、読み込みを開始する。
すなわち、主記憶装置８０から読み込みデータをリード
バッファ５０のレジスタ５５に格納し、ＣＰＵ１に書き
込む。
【００４３】このため、リード優先の場合は読み込みは
待たされないため、システム全体の実行速度が向上す
る。
待たされないため、システム全体の実行速度が向上す
る。
【００４４】［実施例２］本発明の第２の実施例とし
て、図３に示すように、ＣＰＵ１の命令バスとデータバ
スを分離し、アドレス比較器を用いない４つのライトバ
ッファ１０〜４０と、一つのリードバッファ５０と、命
令フェッチバッファ６０と、を、ＣＰＵ１と主記憶装置
８０との間に並設し、リードバッファと命令フェッチバ
ッファを分離することにより、上記実施例１よりも、命
令フェッチバッファ６０の分だけ面積が大きくなるが、
制御が簡単になる。
て、図３に示すように、ＣＰＵ１の命令バスとデータバ
スを分離し、アドレス比較器を用いない４つのライトバ
ッファ１０〜４０と、一つのリードバッファ５０と、命
令フェッチバッファ６０と、を、ＣＰＵ１と主記憶装置
８０との間に並設し、リードバッファと命令フェッチバ
ッファを分離することにより、上記実施例１よりも、命
令フェッチバッファ６０の分だけ面積が大きくなるが、
制御が簡単になる。
【００４５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４６】（１）第１の効果は、命令フェッチ時間を
従来方式に比べ短縮し、システム性能を向上させるとい
うことである。
従来方式に比べ短縮し、システム性能を向上させるとい
うことである。
【００４７】その理由は、従来方式では、命令フェッチ
よりもライトアクセスを優先していたため、命令フェッ
チ時間がより多く要していたが、本発明においては、ラ
イトアクセスよりも命令フェッチを優先するような構成
とし、これにより、命令フェッチ時間を従来方式に比べ
短縮している。
よりもライトアクセスを優先していたため、命令フェッ
チ時間がより多く要していたが、本発明においては、ラ
イトアクセスよりも命令フェッチを優先するような構成
とし、これにより、命令フェッチ時間を従来方式に比べ
短縮している。
【００４８】（２）第２の効果は、回路規模が縮小し、
制御論理が簡素化し、高速化する、ということである。
制御論理が簡素化し、高速化する、ということである。
【００４９】その理由は、従来方式においては、リード
アクセス向上のために、アドレス比較器を持たせている
が、アドレス比較器は制御が複雑で回路規模が大きくな
り、スピード低下の原因とされていた。これに対し、本
発明においては、アドレス比較器を備えず、従来方式に
比べ制御論理の簡素化し、回路規模の縮小し、高速化を
達成している。
アクセス向上のために、アドレス比較器を持たせている
が、アドレス比較器は制御が複雑で回路規模が大きくな
り、スピード低下の原因とされていた。これに対し、本
発明においては、アドレス比較器を備えず、従来方式に
比べ制御論理の簡素化し、回路規模の縮小し、高速化を
達成している。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図３】本発明の別の実施例の構成を示すブロック図で
ある。
ある。
【図４】ライトバッファを用いない従来方式の構成を示
すブロック図である。
すブロック図である。
【図５】ライトバッファを用いた従来方式の構成を示す
ブロック図である。
ブロック図である。
【図６】ライトバッファと共にアドレス比較器を用いた
従来方式の構成を示すブロック図である。
従来方式の構成を示すブロック図である。
【図７】３２ビット比較器の回路構成の一例を示す回路
図である。
図である。
１ ＣＰＵ ４ アドレス比較器 ７ 制御回路 １０、２０、３０、４０、１００ ライトバッファ １１、２１、３１、４１ ライトバッファ内のデータ／
アドレスレジスタ制御信号 １４、２４、３４、４４、５４、６４、１１４、１２４
アドレスレジスタ １５、２５、３５、４５、５５、６５、１１５、１２５
データレジスタ ２２ ライトバッファ内のデータ／アドレスレジスタ制
御信号 ５１ リードバッファ内のデータ／アドレスレジスタ制
御信号 ５０、２００、３００ リードバッファ ６１ 命令フェッチバッファ内のデータ／アドレスレジ
スタ制御信号 ７１ ＣＰＵからのリード内容を示す信号 ７２ ＣＰＵからのライトバッファへのライト要求信号 ７３ ＣＰＵからの受け取り完了を示す信号 ７４ ＣＰＵからのリードバッファへのリード要求信号 ７５ 主記憶装置へのライト要求信号 ７６ ライトバッファからの受け取り完了を示す信号 ７７ 主記憶装置へのリード要求信号 ８０ 主記憶装置 １０１ 命令アドレスバス １０２ 命令データバス ２０１ データアドレスバス ２０２ データデータバス
アドレスレジスタ制御信号 １４、２４、３４、４４、５４、６４、１１４、１２４
アドレスレジスタ １５、２５、３５、４５、５５、６５、１１５、１２５
データレジスタ ２２ ライトバッファ内のデータ／アドレスレジスタ制
御信号 ５１ リードバッファ内のデータ／アドレスレジスタ制
御信号 ５０、２００、３００ リードバッファ ６１ 命令フェッチバッファ内のデータ／アドレスレジ
スタ制御信号 ７１ ＣＰＵからのリード内容を示す信号 ７２ ＣＰＵからのライトバッファへのライト要求信号 ７３ ＣＰＵからの受け取り完了を示す信号 ７４ ＣＰＵからのリードバッファへのリード要求信号 ７５ 主記憶装置へのライト要求信号 ７６ ライトバッファからの受け取り完了を示す信号 ７７ 主記憶装置へのリード要求信号 ８０ 主記憶装置 １０１ 命令アドレスバス １０２ 命令データバス ２０１ データアドレスバス ２０２ データデータバス
Claims (3)
- 【請求項１】ＣＰＵの命令バスとデータバスを分離し、 データライト時にはライトバッファを介してからメモリ
にデータを書き込み、 データリード時には前記ライトバッファの内容を前記メ
モリに書き込んでから前記メモリから読み出し、命令フ
ェッチの際には前記ライトバッファの内容を前記メモリ
に書き込みせずに、前記メモリから読み出す、ことを特
徴とするメモリシステム。 - 【請求項２】ＣＰＵとメモリとの間に配設されるライト
バッファを備え、 前記ＣＰＵからのリード（読出）要求に対してリード内
容がデータリードではなく命令フェッチである場合に
は、前記ライトバッファから前記メモリへの書き込みに
優先して前記メモリからの命令フェッチを開始するよう
に制御する手段を備えたことを特徴とするメモリシステ
ム。 - 【請求項３】前記ＣＰＵと前記メモリとの間に、少なく
とも一の前記ライトバッファと、前記メモリからの読み
出しデータが格納されるリードバッファの他に、前記メ
モリからの命令をフェッチする際に用いられるバッファ
である命令フェッチバッファを備えた、ことを特徴とす
る請求項２記載のメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227759A JP3039391B2 (ja) | 1996-08-09 | 1996-08-09 | メモリシステム |
| US08/905,730 US6085297A (en) | 1996-08-09 | 1997-08-04 | Single-chip memory system including buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227759A JP3039391B2 (ja) | 1996-08-09 | 1996-08-09 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055303A true JPH1055303A (ja) | 1998-02-24 |
| JP3039391B2 JP3039391B2 (ja) | 2000-05-08 |
Family
ID=16865939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227759A Expired - Fee Related JP3039391B2 (ja) | 1996-08-09 | 1996-08-09 | メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6085297A (ja) |
| JP (1) | JP3039391B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281091B2 (en) | 2002-06-28 | 2007-10-09 | Fujitsu Limited | Storage controlling apparatus and data storing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170043B1 (en) * | 1999-01-22 | 2001-01-02 | Media Tek Inc. | Method for controlling an optic disk |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105881A (en) * | 1979-01-31 | 1980-08-13 | Toshiba Corp | Buffer memory system |
| US4729093A (en) * | 1984-09-26 | 1988-03-01 | Motorola, Inc. | Microcomputer which prioritizes instruction prefetch requests and data operand requests |
| JPS61237145A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | ストアバツフアの制御方式 |
| US5553268A (en) * | 1991-06-14 | 1996-09-03 | Integrated Device Technology, Inc. | Memory operations priority scheme for microprocessors |
| US5666494A (en) * | 1995-03-31 | 1997-09-09 | Samsung Electronics Co., Ltd. | Queue management mechanism which allows entries to be processed in any order |
-
1996
- 1996-08-09 JP JP8227759A patent/JP3039391B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-04 US US08/905,730 patent/US6085297A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281091B2 (en) | 2002-06-28 | 2007-10-09 | Fujitsu Limited | Storage controlling apparatus and data storing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6085297A (en) | 2000-07-04 |
| JP3039391B2 (ja) | 2000-05-08 |
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