RU2137186C1 - Запоминающее устройство данных и шина процессора - Google Patents
Запоминающее устройство данных и шина процессора Download PDFInfo
- Publication number
- RU2137186C1 RU2137186C1 RU96118232A RU96118232A RU2137186C1 RU 2137186 C1 RU2137186 C1 RU 2137186C1 RU 96118232 A RU96118232 A RU 96118232A RU 96118232 A RU96118232 A RU 96118232A RU 2137186 C1 RU2137186 C1 RU 2137186C1
- Authority
- RU
- Russia
- Prior art keywords
- data
- address
- words
- bus
- specified
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 238000005070 sampling Methods 0.000 description 9
- 230000007246 mechanism Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Система обработки данных имеет центральный процессор (ЦП), соединенный однонаправленной шиной считывания и однонаправленной шиной записи и адреса с памятью данных (например, кэш, ЗУПВ или диск) в виде кэш-памяти. Шина считывания и шина записи и адреса формируются только в одном направлении. При этом технический результат заключается в устранении потерь времени из-за изменения направления на обратное прохождение сигнала по шине. Слова считывания данных (СД) и командно-информационные слова (К) передаются из кэш-памяти в сердечник ЦП по шине считывания. Командно-адресные (СК) слова, слова считывания адреса (СА), записи адреса (ЗА) и записи данных (ЗД) мультиплексируются с временным разделением на шине записи и адреса для поступления из сердечника в кэш-память. Система обеспечивает передачу в пакетном режиме, тем самым уменьшая число адресов, которые нужно передавать на шину записи и адреса, освобождая пропускную способность на этой шине для использования слов записи данных. 2 с. и 6 з.п.ф-лы, 8 ил.
Description
Данное изобретение относится к области обработки данных. Конкретно, данное изобретение относится к системам обработки данных, имеющим процессор и запоминающее устройство данных, между которыми передаются командно-информационные слова, слова считывания данных и слова записи данных.
Известны системы обработки данных, которые содержат процессор, соединенный с памятью данных, такой как кэш-память, которая хранит командно-информационные слова, слова считывания данных и слова записи данных. Специалистам в данной области будет понятно, что различение разных информационных слов зависит от доступа, которое в данное время выполняют с помощью данного информационного слова, например, информационного слова, которое в данное время записывают в память данных, может считаться словом записи данных в это время, и в то же самое информационное слово, считываемое затем из памяти данных, может рассматриваться как слово считывания данных.
Передача информационных слов между памятью данных и соответствующим процессором подчас является критическим фактором рабочих характеристик работы такой системы обработки данных. Для улучшения общих рабочих показателей системы значительные усилия прилагают для проектирования механизма передачи этих информационных слов.
Фиг. 1-4 прилагаемых чертежей иллюстрируют типичную известную компоновку (аналогичную интегральной схеме ARM600 компании Эдванст РИСК Машина Лимитид (для передачи данных между центральным процессором 2 (ЦП) и кэш-ЗУ 4. Эта система содержит шину данных 6 и адресную шину 8, проходящую между ЦП 2 и памятью-ЗУ 4. ЦП 2 включает в себя сердечник 10, который реагирует на командно-информационные слова, поступающие к нему по шине командно-информационных слов 12. Сердечник 10 выводит слова записи данных (ЗД) по формирователю 30 на шину данных 6, а адреса записи (A3) - на адресную шину 14 считывания и записи. Адрес записи (ЗА) по получении его памятью-кэш 4 управляет местоположением, на котором слово записи данных (ЗД) хранится в памяти-кэш 4. Подобным же образом шина данных 6 и адресная шина 14 считывания и записи могут использоваться для считывания слов считывания данных (СД) из памяти-кэш 4 в сердечник 10 из местоположений в памяти-кэш 4, определенных адресом считывания (АС) на адресной шине 14 считывания и записи.
Командно-информационные слова, выбираемые из кэш-памяти 4, поступают через шину данных 6 в блок упреждающей выборки 16 (ARM600 не имеет блока упреждающей выборки). Блок упреждающей выборки 16 предназначен для того, чтобы способствовать ровной своевременной подаче командно-информационных слов в сердечник 10, и выполняет такие функции, как распознавание команды ветвления. Адреса в кэш-памяти 4, из которой выбираются командно-информационные слова, определяются адресом счетчика команд (СК), формируемым сердечником 10 и поступающим по шине 18 счетчика команд, блоку 16 упреждающей выборки и мультиплексору 20 в адресную шину 8. Мультиплексор 20 служит для выборочного соединения либо шины 18 счетчика команд, либо адресной шины 14 считывания и записи с адресной шиной 8 в зависимости от команды, а не сигнала флага данных (К/Д), генерируемого сердечником 10.
В качестве варианта блок упреждающей выборки 16 содержит регистр СК счетчика команд и подает величину счетчика команд назад в сердечник 10 вместе с соответствующей командой. В этом случае блок 16 упреждающей выборки осуществляет основной объем упреждающей выборки и нужен для формирования флага адреса ФА. Сердечник 10 обеспечивает возможности корректировки величины блока программы блока упреждающей выборки для эффективного управления своей собственной упреждающей выборкой.
В кэш-памяти 4 предусматривается матрица запоминающих ячеек 22, в которых хранятся командно-информационные слова, слова считывания данных и слова записи данных. Адресная шина B подается к дешифратору 24 адреса, который служит для отбора отдельной запоминающей ячейки или ряда запоминающих ячеек из матрицы запоминающих ячеек 22 в зависимости от адресного слова, считанного с адресной шины 8. Слова считывания данных, выбираемые из памяти-кэш 4, подаются по шине 26 считывания данных в шину данных 6. Слова записи данных, которые должны храниться в кэш 4, связываются из шины данных 6 по шине 28 записи данных в матрицу 22 запоминающих ячеек.
Для загрузки данных в кэш не через сердечник 10 требуется иной механизм. Для этого механизма потребуются его собственные формирователи для придания флаговым линиям надлежащих значений. Такой механизм мог бы работать, например, на безрезультатном обращении в кэш. Этот механизм будет работать, как правило, с гораздо меньшей скоростью, чем сердечник 10, но это не имеет решающего значения для рабочих характеристик системы.
Важным соображением в конфигурации такой системы, как показано на фиг. 1, является то, что шина данных 6 и адресная шина 8 имеют тенденцию к большей длине дорожки, и поэтому к относительно большой соответствующей емкости. Чтобы преодолеть эту сложность, помещаемые на этих шинах слова нужно активно формировать на шинах, чтобы тем самым ускорить период достижения величин правильного уровня сигнала отдельными линиями шины. Для этого схема 30 формирователя в ЦП 2 формирует слова записи данных на шине данных 6. Подобным же образом схема 32 формирователя в кэш 4 формирует слова считывания данных на шине данных 6. Преимущество здесь в том, что в каждый данный момент будет действовать только один из этих двух формирователей для шины данных 6. Сигнал флага считывания (С) и сигнал флага записи (3), генерируемые сердечником 10, служат для приведения в действие и выведения из действия этих двух формирователей 30, 32. Формирователь 34 в ЦП 2 служит для формирования адресных слов на адресной шине 8.
Фиг. 2 изображает работу системы фиг. 1 при выборке командно-информационных слов. В этом режиме мультиплексор 20 переключает величину СК на адресную шину 8 для отбора местоположения адреса команды из кэш-памяти 4. Командно-информационное слово К, доступ к которому осуществлен таким образом, подается в сердечник 10 по шине считывания 26, формирователю 32, шине данных 6, блоку 16 упреждающей выборки и шине 12 команд.
Фиг. 3 изображает работу системы по фиг. 1 в передаче слов считывания данных. В этом случае мультиплексор 20 отбирает адрес считывания АС из сердечника 10 для подачи по адресной шине 8 к дешифратору 24 адреса. Слово считывания данных, доступ к которому осуществлен таким образом, поступает назад к сердечнику 10 по шине 26 считывания, формирователю 32 и шине данных 6.
Наконец, фиг. 4 изображает работу системы по фиг. 1 в передаче слова записи данных. В этом случае адрес записи A3 поступает от сердечника 10 по мультиплексору 20 к адресной шине 8. Спустя один цикл сердечник 10 генерирует слово записи данных ЗД и подает его по формирователю 30, шине данных 6 и шине записи 28 в матрицу 22 запоминающих ячеек.
Можно заметить, что при передаче слова считывания данных формирователь 32 в кэш-памяти 4 формирует шину данных 6. Наоборот, во время передачи слова записи данных формирователь 30 в ЦП 2 формирует шину данных 6. Во избежание противоречий между двумя формирователями 30, 32 важно, чтобы они никогда не приступали к формированию шины данных 6 одновременно. Это противоречие может привести к повреждению схемы и будет потреблять неоправданно значительное количество энергии. Чтобы застраховаться от этих противоречий, должен быть выдержан период задержки между выключением одного из формирователей 30, 32 и включением другого формирователя 30 или 32. Для этого требуются два отдельных сигнала управления или точное хронирование в буферах (т.е. медленное включение и быстрое выключение).
Для общего улучшения рабочих характеристик систем, изображенных на фиг. 1-4, можно следовать различным решениям. Одно из них заключается в увеличении скорости генератора тактовых импульсов, с которой передаются данные, например, если для сердечника 10 используется частота "f" этого генератора, то для передачи можно использовать скорость генератора, равную "2f". Однако при этом решении возникают проблемы с выдерживанием и соответствующей синхронизацией достаточной задержки между формированием шины данных 6 формирователем 30 и формированием шины данных 6 формирователем 32. Помимо этого имеется потеря пропускной способности в связи с (повышенными) требованиями к синхронизации.
Еще одно решение проблемы улучшения рабочих характеристик могло бы заключаться просто в увеличении ширины шины. Более широкие шины позволяют передавать большее количество данных за данный период с данной скоростью тактовых сигналов. Недостаток этого решения в том, что нужно увеличивать физические размеры шины. Во многих случаях увеличение физического размера является недостатком с точки зрения изготовления, поскольку требуются более крупные интегральные схемы с соответствующей пониженной отдачей.
Первым объектом данного изобретения является интегральная схема, содержащая:
кэш-память данных;
процессор, реагирующий на считанные с адресов команды в упомянутой памяти данных командно-информационные слова для считывания слов считывания данных из адресов считывания в упомянутой памяти данных и для записи слов записи данных в адреса записи в упомянутой памяти данных;
однонаправленную шину считывания, непосредственно соединяющую упомянутую память данных и указанный процессор для передачи упомянутых командно-информационных слов и упомянутых слов считывания данных с указанной памяти данных в упомянутый процессор; и
однонаправленную шину записи и адреса, непосредственно соединяющую упомянутый процессор и упомянутую память данных для передачи слов записи данных, командно-адресных слов, слов считывания адреса и слов записи адреса с упомянутого процессора в упомянутую память данных;
в которой упомянутая память данных действует в режиме пакетного доступа, при котором адресное слово, передаваемое в упомянутую память данных, определяет начальный адрес для последовательности действий доступа для последующих адресов в упомянутой памяти данных.
кэш-память данных;
процессор, реагирующий на считанные с адресов команды в упомянутой памяти данных командно-информационные слова для считывания слов считывания данных из адресов считывания в упомянутой памяти данных и для записи слов записи данных в адреса записи в упомянутой памяти данных;
однонаправленную шину считывания, непосредственно соединяющую упомянутую память данных и указанный процессор для передачи упомянутых командно-информационных слов и упомянутых слов считывания данных с указанной памяти данных в упомянутый процессор; и
однонаправленную шину записи и адреса, непосредственно соединяющую упомянутый процессор и упомянутую память данных для передачи слов записи данных, командно-адресных слов, слов считывания адреса и слов записи адреса с упомянутого процессора в упомянутую память данных;
в которой упомянутая память данных действует в режиме пакетного доступа, при котором адресное слово, передаваемое в упомянутую память данных, определяет начальный адрес для последовательности действий доступа для последующих адресов в упомянутой памяти данных.
Однонаправленные шины для потока данных в том или ином направлении имеют то преимущество, что не нужно предусматривать промежуток времени, необходимый для безопасного изменения направления шины на обратное. Тем самым скорость шины можно увеличить, не создавая при этом проблем синхронизации. Помимо этого данное изобретение воспользовалось тем обстоятельством, что данные адреса, подаваемые по шине адреса, изменяются относительно нечасто по сравнению с данными на шине данных. Таким образом, мультиплексирование данных записи на эту шину при помощи данных адреса для формирования шины записи и адреса более полно использует имеющуюся пропускную способность.
В соответствии с данным изобретением упомянутая память данных действует в режиме пакетного доступа, в котором адресное слово, передаваемое в упомянутую память данных, определяет начальный адрес для последовательности действий доступа для последующих адресов в упомянутой памяти данных.
Такой режим пакетного доступа особенно пригоден для используемой в данном изобретении структуры шины, поскольку слово данных адреса должно иметься только при пуске последовательности подлежащих выборке командно-информационных слов или слов считывания данных, либо подлежащих записи слов записи данных. Одно слово данных адреса запускает процесс выборки, который затем идет последовательно по следующим друг за другом адресам до окончания. Таким образом шина записи и данных адреса нужна для несения меньшего количества слов данных адреса, в результате чего освобождается пропускная способность для прохождения слов записи данных.
Как указывалось выше, можно предусмотреть схемы формирователей для шин данных, чтобы увеличить скорость, с которой надежно получают величины сигналов, несмотря на то, что данное изобретение имеет преимущество более интенсивного использования пропускной способности шины, подавая адресные данные даже без этих формирователей, эти формирователи хорошо подходят для использования в данном изобретении, так как они остаются постоянно активными для данной шины.
В предпочтительных осуществлениях данного изобретения указанный процессор содержит блок упреждающей выборки команд для получения упомянутых командно-информационных слов и схему получения слов считывания данных для получения указанных слов считывания данных, причем указанный блок упреждающей выборки команд и указанная схема получения слов считывания данных подключена параллельно к указанной шине считывания данных.
Наличие блока упреждающей выборки ускоряет обработку команды. Параллельное подключение схемы получения слов считывания данных и блока упреждающей выборки позволяет шине считывания подавать либо командно-информационные слова, либо слова считывания данных, не направляя их по мультиплексору; причем процессор избирательно приводит в действие либо блок упреждающей выборки, либо схему получения слов считывания данных сообразно с надобностью.
В предпочтительных осуществлениях данного изобретения упомянутая память данных содержит приемник адреса и декодер для получения и декодирования указанных командно-адресных слов, указанных слов считывания адреса и указанных слов записи адреса, и схему записи для записи указанных слов записи данных, и в ней линия сигнала флага адреса проходит между указанным процессором и указанными приемником адреса и декодером для приведения в действие указанных приемника адреса и декодера.
Мультиплексирование слов данных адреса и слов записи данных на адресной шине ставит проблему способа соответствующего распознавания и обработки этих различных данных памятью данных. Для этого удобная гибкость достигается сигналом флага адреса для управления соответствующей обработкой в памяти данных.
В качестве дополнения предпочтительно, чтобы упомянутый процессор содержал мультиплексор для отбора либо командно-адресных слов, либо слов считывания адреса и слов записи адреса, либо слов записи данных для подключения к упомянутой шине записи и адреса.
Таким образом обеспечивается механизм для размещения соответствующих данных на шине данных записи и адреса.
Предпочтительный способ управления работой памяти данных заключается в обеспечении линии сигнала флага считывания, проходящей между упомянутым процессором и упомянутой кэш-памятью данных для передачи сигнала флага считывания; причем линия сигнала флага записи проходит между указанным процессором и указанной кэш-памятью данных для передачи сигнала флага записи, а линия сигнала флага команды проходит между указанным процессором и указанной памятью-кэш данных для передачи сигнала флага команды; в этом способе упомянутые сигнал флага считывания, сигнал флага записи и сигнал команды выбирают режим доступа к упомянутой памяти данных, а указанный флаг считывания служит для того, чтобы пренебречь указанным сигналом флага команды, в результате чего передача слов считывания данных по указанной шине считывания имеет более высокий приоритет, чем передача командно- информационного слова.
Тем самым память данных можно ввести в надлежащий режим для выборки слов считывания данных или командно-информационных слов, либо для хранения слов записи данных. Помимо этого средняя скорость обработки повышается тем, что передаче слова считывания данных предоставляется более высокий приоритет, чем приоритет командно-информационного слова, поскольку командно- информационные слова обычно выбираются упреждающе и буферизируются в системе, в то время как выборка слов считывания данных имеет тенденцию происходить хаотично - как потребуют отдельные декодированные команды.
Другим объектом данного изобретения является способ обработки данных в интегральной схеме, который содержит следующие этапы:
хранение командно-информационных слов, слов считывания данных и слов записи данных в памяти данных;
передачу упомянутых командно-информационных слов и слов считывания данных из указанной памяти данных в процессор по однонаправленной шине считывания, непосредственно соединяющей указанную память данных и указанный процессор; и
передачу указанных слов считывания данных, командно-адресных слов, слов считывания адреса и слов записи адреса из указанного процессора в указанную память данных по однонаправленной шине записи и адреса, непосредственно соединяющей упомянутый процессор и упомянутую память данных;
и в котором указанная память данных работает в режиме пакетного доступа, при котором адресное слово, передаваемое в указанную память данных, определяет начальный адрес для последовательности действий доступа для последующих адресов в указанной памяти данных.
хранение командно-информационных слов, слов считывания данных и слов записи данных в памяти данных;
передачу упомянутых командно-информационных слов и слов считывания данных из указанной памяти данных в процессор по однонаправленной шине считывания, непосредственно соединяющей указанную память данных и указанный процессор; и
передачу указанных слов считывания данных, командно-адресных слов, слов считывания адреса и слов записи адреса из указанного процессора в указанную память данных по однонаправленной шине записи и адреса, непосредственно соединяющей упомянутый процессор и упомянутую память данных;
и в котором указанная память данных работает в режиме пакетного доступа, при котором адресное слово, передаваемое в указанную память данных, определяет начальный адрес для последовательности действий доступа для последующих адресов в указанной памяти данных.
Сущность изобретения иллюстрируется в качестве примера ссылкой на сопроводительные чертежи, в которых
фиг. 1 - 4 изображают типичную известную систему процессора и памяти данных;
фиг. 5 изображает устройство системы процессора и памяти данных, содержащей однонаправленные шины в соответствии с одним осуществлением данного изобретения; и
фиг. 6-8 изображают работу варианта по фиг. 5 в различных режимах.
фиг. 1 - 4 изображают типичную известную систему процессора и памяти данных;
фиг. 5 изображает устройство системы процессора и памяти данных, содержащей однонаправленные шины в соответствии с одним осуществлением данного изобретения; и
фиг. 6-8 изображают работу варианта по фиг. 5 в различных режимах.
Фиг. 5 изображает ЦП 36 с сердечником 38, который получает слова считывания данных СД и командно-информационные слова К и формируют слова записи данных ЗД. Эти слова передаются между ЦП 36 и кэшем 40 по однонаправленной шине считывания 42 и однонаправленной шине считывания и адреса 44. Шина считывания 42 соединена параллельно с блоком 46 упреждающей выборки и схемой получения данных считывания в сердечнике 38.
Командно-информационные слова с блока упреждающей выборки 46 поступают в сердечник 38 по шине команд 48.
Шина 44 записи и адреса формируется формирователем 50 в ЦП 36, причем формирователь 50 получает свой вход из трехстороннего мультиплексора 52. Трехсторонний мультиплексор 52 производит отбор среди величин СК счетчика команд из блока 46 упреждающей выборки, адрес считывания АС или адрес записи A3 с сердечника 38, или данных записи ЗД с сердечника 38. Отбираемый трехсторонним мультиплексором 52 сигнал отбирается в зависимости от сигнала адреса флага АФ, генерируемого сердечником 38, и сигнала флага команды ФК, генерируемого блоком упреждающей выборки 46.
В кэш-памяти 40 формирователь 54 формирует величины сигнала на шине 42 считывания данных. Сигналы с шины 44 записи и адреса направляются и на схему 58 дешифратора адреса (по защелке 56 адреса, управляемой сигналом флага адреса ФА), и на схему получения данных записи.
Примечательно, что хотя описанный выше вариант воплощения изобретения использует схему 58 дешифратора адреса, возможны также и другие варианты воплощения на основе сочетательного кэша (т.е. поиск признака декодирования).
Выборка либо слов считывания данных, либо командно-информационных слов кэш-памятью 40 управляется через сигнал флага считывания ФС, генерируемый сердечником 38, и сигнал флага команды ФК. Кроме этого сигнал флага записи ФЗ, генерируемый сердечником 38, показывает, что слова записи данных должны быть получены и храниться памятью-кэш 40 из шины 44 записи и адреса.
В схеме по фиг. 5 - в противоположность схемам по фиг. 1-4 - шина 42 считывания является однонаправленной с формирователем 54 только на одном конце, и на этой шине не нужно изменять свое направление передачи. Соответственно, не тратится время на изменение направления, благодаря чему можно избежать возможного повреждения и лишнего расхода энергии из-за противоречий схем формирователей. Данные адреса и данные записи мультиплексируются с временным разделением на шине 44 записи и адреса трехсторонним мультиплексором 52.
Фиг. 6 изображает систему, работающую в режиме упреждающей выборки команд. В этом режиме величина СК адреса счетчика команд подается к дешифратору 58 адреса по блоку 46 упреждающей выборки, трехстороннему мультиплексору 52, формирователю 50, шине 44 записи и адреса, и защелке 56 адреса. Сигнал флага адреса ФА ВКЛЮЧЕН и сигнал флага команды ФК ВКЛЮЧЕН. Это сочетание сигналов управляет трехсторонним мультиплексором 52 для отбора величины СК адреса счетчика команд из блока 46 упреждающей выборки для ее приложения через формирователь 50 к шине 44 записи и адреса. Флаг команды ФК, проходящий к памяти-кэш 40, также показывает, что командно-информационное слово должно быть выбрано из адреса, определенного на шине 44 записи и адреса. Это командно-информационное слово возвращается в ЦП 36 через формирователь 54, шину 42 считывания, блок 46 упреждающей выборки и шину команд 48.
Эта система действует в пакетном режиме, в котором одна величина СК начального адреса счетчика команд определяет адрес, из которого предшествуют последовательные выборки команд до тех пор, пока не будет подан следующий адрес. Защелка 56 адреса обеспечивает ввод в схему 58 дешифратора адреса; причем схема 58 дешифратора адреса включает в себя счетчик для приращения адреса во время работы в пакетном режиме.
Фиг. 7 изображает действие считывания данных для системы по фиг. 5. В этом случае слова считывания данных направляют из памяти-кэш 40 к сердечнику 38 по формирователю 54 и шине 42 считывания данных. Адрес считывания АС отбирается трехсторонним мультиплексором 52 в ответ на сигнал флага адреса ФА, утверждающим ВКЛ, и флагом команды ФК, утверждающим ВЫКЛ. Соответственно, адрес считывания прилагается к кэшу 40 по формирователю 50, шине 44 записи и адреса, защелке 56 адреса и дешифратору 58 адреса. С ВКЛЮЧЕННЫМ флагом адреса, ВКЛЮЧЕННЫМ флагом считывания и ВЫКЛЮЧЕННЫМ флагом записи обусловливается обработка сигналов на шине 44 адреса и считывания кэшем 40 как адреса считывания.
Считывание данных приобретает приоритет над упреждающей выборкой команды. Поэтому, если блок упреждающей выборки 46 утверждает, что сигнал флага команды ФК ВКЛЮЧЕН, указывая на то, что он готов принять последующие командно-информационные слова, и если сердечник 38 утверждает, что сигнал флага считывания ФС ВКЛЮЧЕН, то логическая схема в кэш-памяти 40 воспринимает считывание как имеющее более высокий приоритет и возвращает по шине 42 считывания запрошенные слова считывания данных, а не командно-информационные слова.
Фиг. 8 изображает систему по фиг. 5 в режиме запоминания слов записи данных в кэш-памяти 40. В этом режиме флаг сигнала адреса СА чередуется между утверждением ВКЛ и ВЫКЛ в зависимости от вывода в данное время сердечником 38 адреса записи A3 или слова записи данных. Сигнал флага команды ФК утверждается как ВЫКЛ, а сигнал флага адреса ФА управляет трехсторонним мультиплексором 52 для отбора надлежащего адреса записи (A3) или слова записи данных, и прилагает их к шине 44 записи и адреса по формирователю 50. Слова записи данных и слова записи адреса таким образом эффективно мультипрексируются с временным разделением на шине 44 записи и адреса. Благодаря передаче записи в пакетном режиме адрес записи нужен только в нечастых интервалах, например на границах страницы. Если бы была необходимость обеспечить адрес записи каждому слову записи данных, то это фактически привело бы к уменьшению пропускной способности для записи наполовину.
В кэш-памяти 40 приемник 56 адреса (защелка адреса) реагирует на величину сигнала флага адреса ФА для сбора адресных слов на шине 44 записи и адреса. Сигнал флага записи ФЗ утверждается как ВЫКЛ и ВКЛ (в противофазе флагу адреса ФА), указывая кэшу 40, что нужно запомнить слова записи данных из шины 44 записи и адреса.
Claims (8)
1. Интегральная схема, содержащая кэш-память данных, процессор, реагирующий на командно-информационные слова, считываемые с адресов команды в указанной памяти, для считывания слова считывания данных из адресов считывания в указанной памяти данных и для записи слов записи данных в адреса записи в указанной памяти данных, однонаправленную шину считывания, непосредственно соединяющую указанную память данных с указанным процессором для передачи указанных командно-информационных слов и указанных слов считывания данных из указанной памяти данных в указанный процессор, и однонаправленную шину записи и адреса, непосредственно соединяющую указанный процессор и указанную память данных для передачи слов записи данных, слов адреса команды, слов адреса считывания и слов адреса записи из указанного процессора в указанную память данных; в которой указанная память данных действует в режиме пакетного доступа, при котором адресное слово, переданное в указанную память данных, определяет начальный адрес для последовательности операций доступа для последующих адресов в указанной памяти данных.
2. Интегральная схема по п.1, в которой указанная память данных содержит схему формирователя шины считывания для величин формирующего сигнала, передаваемых на указанную шину считывания данных.
3. Интегральная схема по п.1 или 2, в которой указанный процессор содержит схему формирователя шины записи и адреса для величин формирующего сигнала, передаваемых на указанную шину записи и адреса данных.
4. Интегральная схема по любому из предыдущих пунктов, в которой указанный процессор содержит блок упреждающей выборки команд для получения указанных командно-информационных слов, и схему получения слов считывания данных для получения указанных слов считывания данных, причем указанный блок упреждающей выборки команд и указанная схема получения слов считывания данных подключены параллельно к указанной шине считывания данных.
5. Интегральная схема по любому из предыдущих пунктов, в которой указанная память данных содержит приемник адреса и декодер для получения и декодирования указанных командно-информационных слов, указанных слов считывания адреса и указанных слов записи адреса, и схему записи для записи указанных слов записи данных, и в которой линия сигнала флага адреса проходит между указанным процессором и указанным приемником адреса и декодером для приведения в действие указанных приемника адреса и декодера.
6. Интегральная схема по любому из предыдущих пунктов, в которой указанный процессор содержит мультиплексор процессора для отбора либо командно-адресных слов, либо слов считывания адреса и слов записи адреса, либо слов записи данных для подключения к указанной шине записи и адреса.
7. Интегральная схема по любому из предыдущих пунктов, содержащая линию сигнала флага считывания, проходящую между указанным процессором и указанной кэш-памятью данных для передачи сигнала флага считывания, линию сигнала флага записи, проходящую между указанным процессором и указанной кэш-памятью данных для передачи сигнала флага записи, и линию сигнала флага команды, проходящую между указанным процессором и указанной кэш-памятью данных для передачи сигнала флага команды, в которой указанный сигнал флага считывания, указанный сигнал флага записи и указанный сигнал команды выбирают режим доступа к указанной кэш-памяти данных, а указанный флаг считывания служит игнорированию указанного сигнала флага команды, чтобы передача слова считывания данных по указанной шине считывания имела бы более высокий приоритет, чем передача командно-информационного слова.
8. Способ обработки данных в интегральной схеме, содержащий этапы: запоминают командно-информационные слова, слова считывания данных и слова записи данных в памяти данных; передают указанные командно-информационные слова и слова считывания данных из указанной памяти данных в процессор по однонаправленной шине считывания, непосредственно соединяющей указанную память данных и указанный процессор, и передают указанные слова записи данных, командно-адресные слова, слова считывания адреса и слова записи адреса с указанного процессора в указанную память данных по однонаправленной шине записи и адреса, непосредственно соединяющей указанный процессор и указанную память данных, в которой указанная память данных действует в режиме пакетного доступа, при котором адресное слово, передаваемое в указанную память данных, определяет начальный адрес для последовательности операций доступа для последующих адресов в указанной памяти данных.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9400381A GB2285524B (en) | 1994-01-11 | 1994-01-11 | Data memory and processor bus |
| GB9400381.1 | 1994-01-11 | ||
| PCT/GB1994/002254 WO1995019004A1 (en) | 1994-01-11 | 1994-10-14 | Data memory and processor bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU96118232A RU96118232A (ru) | 1998-11-10 |
| RU2137186C1 true RU2137186C1 (ru) | 1999-09-10 |
Family
ID=10748605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU96118232A RU2137186C1 (ru) | 1994-01-11 | 1994-10-14 | Запоминающее устройство данных и шина процессора |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US5732278A (ru) |
| EP (1) | EP0739515B1 (ru) |
| JP (1) | JP3623232B2 (ru) |
| KR (1) | KR100342597B1 (ru) |
| CN (1) | CN1105975C (ru) |
| DE (1) | DE69407434T2 (ru) |
| GB (1) | GB2285524B (ru) |
| IL (1) | IL111952A (ru) |
| MY (1) | MY115432A (ru) |
| RU (1) | RU2137186C1 (ru) |
| TW (1) | TW242185B (ru) |
| WO (1) | WO1995019004A1 (ru) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8644643B2 (en) | 2006-06-14 | 2014-02-04 | Qualcomm Incorporated | Convolution filtering in a graphics processor |
| US8766995B2 (en) | 2006-04-26 | 2014-07-01 | Qualcomm Incorporated | Graphics system with configurable caches |
| US8766996B2 (en) | 2006-06-21 | 2014-07-01 | Qualcomm Incorporated | Unified virtual addressed register file |
| US8869147B2 (en) | 2006-05-31 | 2014-10-21 | Qualcomm Incorporated | Multi-threaded processor with deferred thread output control |
| US8884972B2 (en) | 2006-05-25 | 2014-11-11 | Qualcomm Incorporated | Graphics processor with arithmetic and elementary function units |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990049284A (ko) * | 1997-12-12 | 1999-07-05 | 구본준 | 데이터 프로그램 장치 |
| US6150724A (en) * | 1998-03-02 | 2000-11-21 | Motorola, Inc. | Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces |
| GB2341766A (en) * | 1998-09-18 | 2000-03-22 | Pixelfusion Ltd | Bus architecture |
| GB2341767B (en) * | 1998-09-18 | 2003-10-22 | Pixelfusion Ltd | Bus arbitration |
| JP2000223657A (ja) * | 1999-02-03 | 2000-08-11 | Rohm Co Ltd | 半導体装置およびそれに用いる半導体チップ |
| KR100438736B1 (ko) * | 2002-10-04 | 2004-07-05 | 삼성전자주식회사 | 어드레스 라인을 이용해 데이터 쓰기를 수행하는 메모리제어 장치 |
| JP4233373B2 (ja) * | 2003-04-14 | 2009-03-04 | 株式会社ルネサステクノロジ | データ転送制御装置 |
| US20040221021A1 (en) * | 2003-04-30 | 2004-11-04 | Domer Jason A. | High performance managed runtime environment application manager equipped to manage natively targeted applications |
| US20050182884A1 (en) * | 2004-01-22 | 2005-08-18 | Hofmann Richard G. | Multiple address two channel bus structure |
| KR100546403B1 (ko) * | 2004-02-19 | 2006-01-26 | 삼성전자주식회사 | 감소된 메모리 버스 점유 시간을 가지는 시리얼 플레쉬메모리 컨트롤러 |
| CN1329031C (zh) * | 2005-01-24 | 2007-08-01 | 杭州鑫富药业有限公司 | 一种调血脂药物组合物及其用途 |
| US7328313B2 (en) * | 2005-03-30 | 2008-02-05 | Intel Corporation | Methods to perform cache coherency in multiprocessor system using reserve signals and control bits |
| FR2884629B1 (fr) * | 2005-04-15 | 2007-06-22 | Atmel Corp | Dispositif d'amelioration de la bande passante pour des circuits munis de controleurs memoires multiples |
| CN1855783B (zh) * | 2005-04-21 | 2011-05-04 | 华为技术有限公司 | 大容量时分多路复用交换芯片的数据处理方法 |
| US20070005868A1 (en) * | 2005-06-30 | 2007-01-04 | Osborne Randy B | Method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface |
| US8107492B2 (en) * | 2006-02-24 | 2012-01-31 | Qualcomm Incorporated | Cooperative writes over the address channel of a bus |
| US8108563B2 (en) | 2006-02-24 | 2012-01-31 | Qualcomm Incorporated | Auxiliary writes over address channel |
| JPWO2007116487A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| KR101005816B1 (ko) | 2006-03-31 | 2011-01-05 | 후지쯔 가부시끼가이샤 | 메모리 장치, 그 제어 방법, 그 제어 프로그램을 저장한 컴퓨터로 판독 가능한 기록매체, 메모리 카드, 회로 기판 및 전자 기기 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| US9762536B2 (en) * | 2006-06-27 | 2017-09-12 | Waterfall Security Solutions Ltd. | One way secure link |
| JP5002201B2 (ja) | 2006-06-30 | 2012-08-15 | 株式会社東芝 | メモリシステム |
| IL177756A (en) * | 2006-08-29 | 2014-11-30 | Lior Frenkel | Encryption-based protection against attacks |
| IL180020A (en) * | 2006-12-12 | 2013-03-24 | Waterfall Security Solutions Ltd | Encryption -and decryption-enabled interfaces |
| IL180748A (en) * | 2007-01-16 | 2013-03-24 | Waterfall Security Solutions Ltd | Secure archive |
| CN100524267C (zh) * | 2007-02-15 | 2009-08-05 | 威盛电子股份有限公司 | 数据处理***及数据处理方法 |
| US8223205B2 (en) | 2007-10-24 | 2012-07-17 | Waterfall Solutions Ltd. | Secure implementation of network-based sensors |
| US9635037B2 (en) | 2012-09-06 | 2017-04-25 | Waterfall Security Solutions Ltd. | Remote control of secure installations |
| US9419975B2 (en) | 2013-04-22 | 2016-08-16 | Waterfall Security Solutions Ltd. | Bi-directional communication over a one-way link |
| IL235175A (en) | 2014-10-19 | 2017-08-31 | Frenkel Lior | Secure desktop remote control |
| US9772899B2 (en) * | 2015-05-04 | 2017-09-26 | Texas Instruments Incorporated | Error correction code management of write-once memory codes |
| IL250010B (en) | 2016-02-14 | 2020-04-30 | Waterfall Security Solutions Ltd | Secure connection with protected facilities |
| CN112559397A (zh) * | 2019-09-26 | 2021-03-26 | 阿里巴巴集团控股有限公司 | 一种装置和方法 |
| CN112269747B (zh) * | 2020-10-19 | 2022-04-15 | 天津光电通信技术有限公司 | 一种时分复用缓存实现时隙数据包重组的方法 |
| CN114840886B (zh) * | 2022-04-21 | 2024-03-19 | 深圳鲲云信息科技有限公司 | 一种基于数据流架构的可安全读写存储装置、方法及设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
| EP0257061A1 (en) * | 1986-02-10 | 1988-03-02 | EASTMAN KODAK COMPANY (a New Jersey corporation) | Multi-processor apparatus |
| US5086407A (en) * | 1989-06-05 | 1992-02-04 | Mcgarity Ralph C | Data processor integrated circuit with selectable multiplexed/non-multiplexed address and data modes of operation |
| AU636739B2 (en) * | 1990-06-29 | 1993-05-06 | Digital Equipment Corporation | High speed bus system |
| US5325499A (en) * | 1990-09-28 | 1994-06-28 | Tandon Corporation | Computer system including a write protection circuit for preventing illegal write operations and a write poster with improved memory |
-
1994
- 1994-01-11 GB GB9400381A patent/GB2285524B/en not_active Expired - Fee Related
- 1994-09-03 TW TW083108134A patent/TW242185B/zh not_active IP Right Cessation
- 1994-10-14 WO PCT/GB1994/002254 patent/WO1995019004A1/en active IP Right Grant
- 1994-10-14 RU RU96118232A patent/RU2137186C1/ru not_active IP Right Cessation
- 1994-10-14 KR KR1019960703681A patent/KR100342597B1/ko active IP Right Grant
- 1994-10-14 EP EP94929601A patent/EP0739515B1/en not_active Expired - Lifetime
- 1994-10-14 CN CN94194776A patent/CN1105975C/zh not_active Expired - Lifetime
- 1994-10-14 DE DE69407434T patent/DE69407434T2/de not_active Expired - Lifetime
- 1994-10-14 JP JP51835395A patent/JP3623232B2/ja not_active Expired - Fee Related
- 1994-12-11 IL IL11195294A patent/IL111952A/en not_active IP Right Cessation
-
1995
- 1995-01-10 MY MYPI95000047A patent/MY115432A/en unknown
-
1996
- 1996-01-19 US US08/589,180 patent/US5732278A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Паулсен Э. Повышение быстродействия главных абонентов шины SCSI благодаря локальной памяти. Электроника. - М.: Мир, 1993, N 17, с.44 - 52. * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766995B2 (en) | 2006-04-26 | 2014-07-01 | Qualcomm Incorporated | Graphics system with configurable caches |
| US8884972B2 (en) | 2006-05-25 | 2014-11-11 | Qualcomm Incorporated | Graphics processor with arithmetic and elementary function units |
| US8869147B2 (en) | 2006-05-31 | 2014-10-21 | Qualcomm Incorporated | Multi-threaded processor with deferred thread output control |
| US8644643B2 (en) | 2006-06-14 | 2014-02-04 | Qualcomm Incorporated | Convolution filtering in a graphics processor |
| US8766996B2 (en) | 2006-06-21 | 2014-07-01 | Qualcomm Incorporated | Unified virtual addressed register file |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970700337A (ko) | 1997-01-08 |
| IL111952A0 (en) | 1995-03-15 |
| CN1141092A (zh) | 1997-01-22 |
| JP3623232B2 (ja) | 2005-02-23 |
| IL111952A (en) | 1998-08-16 |
| JPH09507325A (ja) | 1997-07-22 |
| WO1995019004A1 (en) | 1995-07-13 |
| EP0739515B1 (en) | 1997-12-17 |
| GB2285524B (en) | 1998-02-04 |
| GB9400381D0 (en) | 1994-03-09 |
| DE69407434T2 (de) | 1998-04-09 |
| EP0739515A1 (en) | 1996-10-30 |
| DE69407434D1 (de) | 1998-01-29 |
| GB2285524A (en) | 1995-07-12 |
| KR100342597B1 (ko) | 2002-11-23 |
| US5732278A (en) | 1998-03-24 |
| CN1105975C (zh) | 2003-04-16 |
| TW242185B (en) | 1995-03-01 |
| MY115432A (en) | 2003-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2137186C1 (ru) | Запоминающее устройство данных и шина процессора | |
| US6175893B1 (en) | High bandwidth code/data access using slow memory | |
| KR100246868B1 (ko) | 디램 시스템, 디램 시스템의 동작 방법 | |
| EP1997111B1 (en) | Memory device with mode-selectable prefetch and clock-to-core timing | |
| US7421548B2 (en) | Memory system and method for two step memory write operations | |
| US5526508A (en) | Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer | |
| US20050033875A1 (en) | System and method for selectively affecting data flow to or from a memory device | |
| EP1668646B1 (en) | Method and apparatus for implicit dram precharge | |
| US7519762B2 (en) | Method and apparatus for selective DRAM precharge | |
| JP2001035158A (ja) | メモリアクセス方法及びメモリアクセス方式 | |
| JPS5832417B2 (ja) | デ−タ転送制御方式 | |
| US6760273B2 (en) | Buffer using two-port memory | |
| US9087603B2 (en) | Method and apparatus for selective DRAM precharge | |
| KR100438736B1 (ko) | 어드레스 라인을 이용해 데이터 쓰기를 수행하는 메모리제어 장치 | |
| JP3942074B2 (ja) | データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法 | |
| CN102385555A (zh) | 一种缓存***和数据缓存的方法 | |
| RU2189698C2 (ru) | Способ и устройство для уменьшения времени ожидания на интерфейсе посредством наложения передаваемых пакетов | |
| JP4707351B2 (ja) | マルチバンクメモリのスケジューリング方法 | |
| CN116185310B (zh) | 一种存储器数据读写调度方法及装置 | |
| US11854602B2 (en) | Read clock start and stop for synchronous memories | |
| JPH10106253A (ja) | 入出力バッファメモリ回路 | |
| US7143257B2 (en) | Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system | |
| JPS6269347A (ja) | ダイレクトメモリアクセスコントロ−ラ | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JPH0877096A (ja) | 入出力装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20071015 |