JPH08130464A - Ｄｌｌ回路 - Google Patents
Ｄｌｌ回路Info
- Publication number
- JPH08130464A JPH08130464A JP6267741A JP26774194A JPH08130464A JP H08130464 A JPH08130464 A JP H08130464A JP 6267741 A JP6267741 A JP 6267741A JP 26774194 A JP26774194 A JP 26774194A JP H08130464 A JPH08130464 A JP H08130464A
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- JP
- Japan
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- voltage
- clock
- power
- turned
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 電源立ち上げ時に内部クロックが外部クロッ
クに対して１クロックの遅れで必ずロックする DLL回路
の提供を目的とする。 【構成】 外部から入力される入力クロック(ECLK)とそ
れに同期すべき内部クロック(RCLK)との位相差を検出す
る位相検出器12と、検出された位相差に相当する電圧(V
COIN) を発生するループフィルタ14と、発生した電圧(V
COIN) に応じて内部クロック(RCLK)の位相を遅延させる
ことにより入力クロック(ECLK)の位相に同期させる電圧
制御ディレイ素子15と、電源投入時に電圧制御ディレイ
素子15が発生する電圧(VCOIN) を、それが位相差が比較
的短い状態を表すレベルに強制的にするPMOSトランジス
タ17及びパワーオンリセット回路18とを備えている。
クに対して１クロックの遅れで必ずロックする DLL回路
の提供を目的とする。 【構成】 外部から入力される入力クロック(ECLK)とそ
れに同期すべき内部クロック(RCLK)との位相差を検出す
る位相検出器12と、検出された位相差に相当する電圧(V
COIN) を発生するループフィルタ14と、発生した電圧(V
COIN) に応じて内部クロック(RCLK)の位相を遅延させる
ことにより入力クロック(ECLK)の位相に同期させる電圧
制御ディレイ素子15と、電源投入時に電圧制御ディレイ
素子15が発生する電圧(VCOIN) を、それが位相差が比較
的短い状態を表すレベルに強制的にするPMOSトランジス
タ17及びパワーオンリセット回路18とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は DLL回路、即ち外部から
与えられる周期的なクロック信号に同期して外部信号の
取り込みを行う種々の回路装置のための内部クロックを
発生するディレイ・ロックド・ループ(Delay-Locked Lo
op) 回路に関する。
与えられる周期的なクロック信号に同期して外部信号の
取り込みを行う種々の回路装置のための内部クロックを
発生するディレイ・ロックド・ループ(Delay-Locked Lo
op) 回路に関する。
【０００２】
【従来の技術】ある回路装置が外部の他の回路装置との
間でディジタル信号を送受する場合、双方の回路装置が
共通のクロックに同期して動作する必要がある。そのよ
うな共通のクロック、即ち外部クロックに同期して動作
する種々の回路装置においては、外部クロックに基づい
て内部クロックを発生し、この内部クロックに同期して
動作するような構成が一般的である。そのような回路装
置の一例としてはSDRAM(Synchronous Dynamic RAM:同期
型ダイナミックRAM)が挙げられる。
間でディジタル信号を送受する場合、双方の回路装置が
共通のクロックに同期して動作する必要がある。そのよ
うな共通のクロック、即ち外部クロックに同期して動作
する種々の回路装置においては、外部クロックに基づい
て内部クロックを発生し、この内部クロックに同期して
動作するような構成が一般的である。そのような回路装
置の一例としてはSDRAM(Synchronous Dynamic RAM:同期
型ダイナミックRAM)が挙げられる。
【０００３】図４のブロック図に、従来の一般的な DLL
回路の構成例を示す。図４において、参照符号11は外部
クロック用のクロックバッファを、12は位相検出手段と
して機能する位相検出器を、13はチャージポンプを、14
はチャージポンプ13と共に電圧発生手段として機能する
ループフィルタを、15は遅延手段として機能する電圧制
御ディレイ素子を、16は内部クロック用のクロックバッ
ファをそれぞれ示している。これらの構成要素は全体と
してフィードバックループを構成し、一種の自動制御回
路として機能する。
回路の構成例を示す。図４において、参照符号11は外部
クロック用のクロックバッファを、12は位相検出手段と
して機能する位相検出器を、13はチャージポンプを、14
はチャージポンプ13と共に電圧発生手段として機能する
ループフィルタを、15は遅延手段として機能する電圧制
御ディレイ素子を、16は内部クロック用のクロックバッ
ファをそれぞれ示している。これらの構成要素は全体と
してフィードバックループを構成し、一種の自動制御回
路として機能する。
【０００４】外部クロックECLKは一旦クロックバッファ
11に入力されてバッファリングされた後に位相検出器12
及び電圧制御ディレイ素子15に与えられる。
11に入力されてバッファリングされた後に位相検出器12
及び電圧制御ディレイ素子15に与えられる。
【０００５】図５は位相検出器12の構成例を示す回路図
である。この位相検出器12へは、上述のクロックバッフ
ァ11から出力される外部クロックECLKと後述するクロッ
クバッファ16から出力される内部クロックRCLKとが入力
される。位相検出器12はこれらの両入力信号ECLK, RCLK
の位相を比較し、両者の位相差に相当する信号/UP 及び
DOWNを出力する。これらの信号は共にチャージポンプ13
に与えられる。
である。この位相検出器12へは、上述のクロックバッフ
ァ11から出力される外部クロックECLKと後述するクロッ
クバッファ16から出力される内部クロックRCLKとが入力
される。位相検出器12はこれらの両入力信号ECLK, RCLK
の位相を比較し、両者の位相差に相当する信号/UP 及び
DOWNを出力する。これらの信号は共にチャージポンプ13
に与えられる。
【０００６】図６はチャージポンプ13及びループフィル
タ14の構成例を示す回路図である。上述のように、チャ
ージポンプ13は、上述の位相検出器12から入力される信
号/UP 及びDOWNで表されるディジタル量をアナログ量に
変換する。換言すれば、チャージポンプ13は、信号/UP
とDOWNの位相差に相当する時間分だけ後述するループフ
ィルタ14から電流を流し出したり、あるいはループフィ
ルタ14に電流を流し込んだりすることにより、位相差に
相当する電圧の信号VCOIN を電圧制御ディレイ素子15へ
出力する。
タ14の構成例を示す回路図である。上述のように、チャ
ージポンプ13は、上述の位相検出器12から入力される信
号/UP 及びDOWNで表されるディジタル量をアナログ量に
変換する。換言すれば、チャージポンプ13は、信号/UP
とDOWNの位相差に相当する時間分だけ後述するループフ
ィルタ14から電流を流し出したり、あるいはループフィ
ルタ14に電流を流し込んだりすることにより、位相差に
相当する電圧の信号VCOIN を電圧制御ディレイ素子15へ
出力する。
【０００７】図７は電圧制御ディレイ素子15の構成例を
示す回路図である。この電圧制御ディレイ素子15は、カ
レントミラー回路151 と、リングオシレータとで構成さ
れている。リングオシレータは図７に示されているイン
バータ回路152 を複数段接続して構成されている。そし
て、リングオシレータからの出力信号が電圧制御ディレ
イ素子15の出力としてクロックバッファ16を介して内部
クロックRCLKとして出力されると共に、前述の如く位相
検出器12へフィードバックされている。
示す回路図である。この電圧制御ディレイ素子15は、カ
レントミラー回路151 と、リングオシレータとで構成さ
れている。リングオシレータは図７に示されているイン
バータ回路152 を複数段接続して構成されている。そし
て、リングオシレータからの出力信号が電圧制御ディレ
イ素子15の出力としてクロックバッファ16を介して内部
クロックRCLKとして出力されると共に、前述の如く位相
検出器12へフィードバックされている。
【０００８】このような DLL回路では、位相検出器12へ
の両入力信号ECLKとRCLKとの位相が一致すると同期が確
定し、 DLLがロックしたと一般的に表現される。しか
し、ループフィルタ14から電圧制御ディレイ素子15へ出
力される電圧信号VCOIN は、図６の回路図から明らかな
ように、電源立ち上げ時には接地電位から動作が開始す
る。このため、電圧制御ディレイ素子15は電源立ち上げ
時にはディレイ時間が長い状態から動作を開始する。
の両入力信号ECLKとRCLKとの位相が一致すると同期が確
定し、 DLLがロックしたと一般的に表現される。しか
し、ループフィルタ14から電圧制御ディレイ素子15へ出
力される電圧信号VCOIN は、図６の回路図から明らかな
ように、電源立ち上げ時には接地電位から動作が開始す
る。このため、電圧制御ディレイ素子15は電源立ち上げ
時にはディレイ時間が長い状態から動作を開始する。
【０００９】
【発明が解決しようとする課題】このため、図８のタイ
ミングチャートに示されているように、外部クロックEC
LKに対して２クロックあるいはそれ以上位相が遅れた内
部クロックRCLKが位相検出器12に入力された場合にもロ
ックする可能性がある。 DLL回路では通常は外部クロッ
クECLKに対して内部クロックRCLKが１クロック遅れてロ
ックするのであるが、このように２クロック以上遅れて
ロックした場合には、電源電圧の変動等による出力信号
の揺らぎ (ジッタ) が大きくなるという問題が生じる。
従ってたとえば、本来は５％のジッタを有する DLL回路
において２クロック遅れてロックした場合には10％のジ
ッタが発生することになる。
ミングチャートに示されているように、外部クロックEC
LKに対して２クロックあるいはそれ以上位相が遅れた内
部クロックRCLKが位相検出器12に入力された場合にもロ
ックする可能性がある。 DLL回路では通常は外部クロッ
クECLKに対して内部クロックRCLKが１クロック遅れてロ
ックするのであるが、このように２クロック以上遅れて
ロックした場合には、電源電圧の変動等による出力信号
の揺らぎ (ジッタ) が大きくなるという問題が生じる。
従ってたとえば、本来は５％のジッタを有する DLL回路
において２クロック遅れてロックした場合には10％のジ
ッタが発生することになる。
【００１０】本発明は以上のような事情に鑑みてなされ
たものであり、電源立ち上げ時に内部クロックが外部ク
ロックに対して２クロック以上遅れてロックすることが
ないように、換言すれば１クロックの遅れで必ずロック
する DLL回路の提供を目的とする。
たものであり、電源立ち上げ時に内部クロックが外部ク
ロックに対して２クロック以上遅れてロックすることが
ないように、換言すれば１クロックの遅れで必ずロック
する DLL回路の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明の DLL回路は、外
部から入力される入力クロックとそれに同期すべき内部
クロックとの位相差を検出する位相検出手段と、位相検
出手段により検出された位相差に相当する電荷を与えて
電圧を発生する電圧発生手段と、電圧発生手段により発
生された電圧に応じて内部クロックの位相を遅延させる
ことにより入力クロックの位相に同期させる遅延手段
と、電源投入時に前記電圧発生手段が発生する電圧を、
それが位相差が比較的短い状態を表すレベルに強制的に
する強制手段とを備えている。
部から入力される入力クロックとそれに同期すべき内部
クロックとの位相差を検出する位相検出手段と、位相検
出手段により検出された位相差に相当する電荷を与えて
電圧を発生する電圧発生手段と、電圧発生手段により発
生された電圧に応じて内部クロックの位相を遅延させる
ことにより入力クロックの位相に同期させる遅延手段
と、電源投入時に前記電圧発生手段が発生する電圧を、
それが位相差が比較的短い状態を表すレベルに強制的に
する強制手段とを備えている。
【００１２】なお、強制手段は、遅延手段に与えられた
場合に位相差が比較的短い状態を表すレベルの電圧を発
生する電源と、この電源と遅延手段との間に介装された
スイッチング素子と、電源投入時に電源が発生している
電圧が遅延手段に与えられるようにスイッチング素子を
制御する制御手段とを備えている。
場合に位相差が比較的短い状態を表すレベルの電圧を発
生する電源と、この電源と遅延手段との間に介装された
スイッチング素子と、電源投入時に電源が発生している
電圧が遅延手段に与えられるようにスイッチング素子を
制御する制御手段とを備えている。
【００１３】
【作用】本発明の DLL回路では、電源投入時に電圧発生
手段が発生する電圧が電源からスイッチング素子を介し
て与えられる電圧により強制的にあるレベルにされるこ
とにより遅延手段の遅延時間が比較的短い状態で動作を
開始するので、入力クロックに対して１クロック位相が
遅延した状態で内部クロックが同期する。
手段が発生する電圧が電源からスイッチング素子を介し
て与えられる電圧により強制的にあるレベルにされるこ
とにより遅延手段の遅延時間が比較的短い状態で動作を
開始するので、入力クロックに対して１クロック位相が
遅延した状態で内部クロックが同期する。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１５】図１は本発明に係る DLL回路の構成例を示
すブロック図である。図１において、参照符号11は外部
クロック用のクロックバッファを、12は位相検出手段と
して機能する位相検出器を、13はチャージポンプを、14
はチャージポンプ13と共に電圧発生手段として機能する
ループフィルタを、15は遅延手段として機能する電圧制
御ディレイ素子を、16は内部クロック用のクロックバッ
ファを、17はPMOSトランジスタを、18はパワーオンリセ
ット回路をそれぞれ示している。
すブロック図である。図１において、参照符号11は外部
クロック用のクロックバッファを、12は位相検出手段と
して機能する位相検出器を、13はチャージポンプを、14
はチャージポンプ13と共に電圧発生手段として機能する
ループフィルタを、15は遅延手段として機能する電圧制
御ディレイ素子を、16は内部クロック用のクロックバッ
ファを、17はPMOSトランジスタを、18はパワーオンリセ
ット回路をそれぞれ示している。
【００１６】これらの構成要素の内の本発明を特徴付け
る「電源投入時に前記電圧発生手段が発生する電圧を、
それが位相差が比較的短い状態を表すレベルに強制的に
する強制手段」として機能するPMOSトランジスタ17及び
パワーオンリセット回路18以外の各構成要素は図４に示
されている従来例の構成要素と全く同一の構成であり、
位相検出器12, チャージポンプ13, ループフィルタ14,
電圧制御ディレイ素子15は全体としてフィードバックル
ープを構成し、一種の自動制御回路として機能する。
る「電源投入時に前記電圧発生手段が発生する電圧を、
それが位相差が比較的短い状態を表すレベルに強制的に
する強制手段」として機能するPMOSトランジスタ17及び
パワーオンリセット回路18以外の各構成要素は図４に示
されている従来例の構成要素と全く同一の構成であり、
位相検出器12, チャージポンプ13, ループフィルタ14,
電圧制御ディレイ素子15は全体としてフィードバックル
ープを構成し、一種の自動制御回路として機能する。
【００１７】従って、本発明の DLL回路が従来の DLL回
路と異なる点は、ループフィルタ14から電圧制御ディレ
イ素子15へ出力される電圧信号VCOIN のラインがスイッ
チング素子として機能するPMOSトランジスタ17を介して
電源電位と接続されていることと、このPMOSトランジス
タ17のゲートに制御手段として機能するパワーオンリセ
ット回路18の出力信号であるパワーオンリセット信号/P
ORが与えられていることである。
路と異なる点は、ループフィルタ14から電圧制御ディレ
イ素子15へ出力される電圧信号VCOIN のラインがスイッ
チング素子として機能するPMOSトランジスタ17を介して
電源電位と接続されていることと、このPMOSトランジス
タ17のゲートに制御手段として機能するパワーオンリセ
ット回路18の出力信号であるパワーオンリセット信号/P
ORが与えられていることである。
【００１８】パワーオンリセット回路18は、それ自体は
一般的な構成であって特殊な構成ではなく、抵抗181 と
キャパシタ182 とで構成される積分回路と、その出力信
号を入力信号とするインバータ183 とを主要構成要素と
している。即ち、一端が電源電位に接続された抵抗181
と、抵抗181 の他端に入力端が接続されたインバータ18
3 と、両者間のノードＰに一端が、接地電位に他端がそ
れぞれ接続されたキャパシタ182 とで主として構成され
ている。なお、インバータ183 の出力信号が正論理のパ
ワーオンリセット信号POR であり、それをインバータ18
4 で反転した負論理のパワーオンリセット信号/PORが前
述のPMOSトランジスタ17のゲートに与えられている。
一般的な構成であって特殊な構成ではなく、抵抗181 と
キャパシタ182 とで構成される積分回路と、その出力信
号を入力信号とするインバータ183 とを主要構成要素と
している。即ち、一端が電源電位に接続された抵抗181
と、抵抗181 の他端に入力端が接続されたインバータ18
3 と、両者間のノードＰに一端が、接地電位に他端がそ
れぞれ接続されたキャパシタ182 とで主として構成され
ている。なお、インバータ183 の出力信号が正論理のパ
ワーオンリセット信号POR であり、それをインバータ18
4 で反転した負論理のパワーオンリセット信号/PORが前
述のPMOSトランジスタ17のゲートに与えられている。
【００１９】図２はパワーオンリセット回路18の動作状
態を示す波形図である。パワーオンリセット回路18で
は、電源立ち上げ時に抵抗181 を介してキャパシタ182
に電荷が蓄積され、それが図２に実線で示されているノ
ードＰの電位となる。このノードＰの電位がインバータ
183 のしきい値電位Vth に達するまでは正論理のパワー
オンリセット信号POR は図２に一点鎖線で示されている
ように電源電位Vdd 、即ち”Ｈ”レベルであり、その後
は”Ｌ”レベルに転じる。従って、正論理のパワーオン
リセット信号POR をインバータ184 で反転したパワーオ
ンリセット回路18の出力信号である負論理のパワーオン
リセット信号/PORは最初は”Ｌ”レベルであるが、ノー
ドＰの電位がインバータ183 のしきい値電位Vth に達し
た後は”Ｈ”レベルとなる。
態を示す波形図である。パワーオンリセット回路18で
は、電源立ち上げ時に抵抗181 を介してキャパシタ182
に電荷が蓄積され、それが図２に実線で示されているノ
ードＰの電位となる。このノードＰの電位がインバータ
183 のしきい値電位Vth に達するまでは正論理のパワー
オンリセット信号POR は図２に一点鎖線で示されている
ように電源電位Vdd 、即ち”Ｈ”レベルであり、その後
は”Ｌ”レベルに転じる。従って、正論理のパワーオン
リセット信号POR をインバータ184 で反転したパワーオ
ンリセット回路18の出力信号である負論理のパワーオン
リセット信号/PORは最初は”Ｌ”レベルであるが、ノー
ドＰの電位がインバータ183 のしきい値電位Vth に達し
た後は”Ｈ”レベルとなる。
【００２０】図３はパワーオンリセット回路18の出力信
号である負論理のパワーオンリセット信号/PORとループ
フィルタ14から電圧制御ディレイ素子15へ出力される電
圧信号VCOIN との関係を示す波形図である。
号である負論理のパワーオンリセット信号/PORとループ
フィルタ14から電圧制御ディレイ素子15へ出力される電
圧信号VCOIN との関係を示す波形図である。
【００２１】図３に二点鎖線で示されている負論理のパ
ワーオンリセット信号/PORがゲートに与えられているPM
OSトランジスタ17は、最初は、パワーオンリセット信号
/PORが”Ｌ”レベルであるので、オンする。このため、
ループフィルタ14から電圧制御ディレイ素子15へ出力さ
れている図３に実線で示されている電圧信号VCOIN には
PMOSトランジスタ17を介して電源電位が供給されて電源
電位Vdd にプリチャージされる状態となり、電圧制御デ
ィレイ素子15には”Ｈ”レベルの電圧信号VCOIN が与え
られる。
ワーオンリセット信号/PORがゲートに与えられているPM
OSトランジスタ17は、最初は、パワーオンリセット信号
/PORが”Ｌ”レベルであるので、オンする。このため、
ループフィルタ14から電圧制御ディレイ素子15へ出力さ
れている図３に実線で示されている電圧信号VCOIN には
PMOSトランジスタ17を介して電源電位が供給されて電源
電位Vdd にプリチャージされる状態となり、電圧制御デ
ィレイ素子15には”Ｈ”レベルの電圧信号VCOIN が与え
られる。
【００２２】その後、パワーオンリセット信号/PORが”
Ｈ”レベルに転じると (パワーオンリセット信号POR
が”Ｌ”レベルに転じると) 、PMOSトランジスタ17はオ
フ状態になるので、位相検出器12からの両出力信号/UP,
DOWN に従って電圧信号VCOINは”Ｈ”レベルから除々
に低下し始める。これに伴って電圧制御ディレイ素子15
の動作速度も低下し、その出力信号である内部クロック
RCLKが外部クロックECLKと同期して DLL回路がロックす
る。そしてその時点で電圧信号VCOIN が図３に破線にて
示されている一定値をとるようになる。従って、外部ク
ロックECLKに対して内部クロックRCLKが１クロック遅れ
た状態で DLLがロックする。
Ｈ”レベルに転じると (パワーオンリセット信号POR
が”Ｌ”レベルに転じると) 、PMOSトランジスタ17はオ
フ状態になるので、位相検出器12からの両出力信号/UP,
DOWN に従って電圧信号VCOINは”Ｈ”レベルから除々
に低下し始める。これに伴って電圧制御ディレイ素子15
の動作速度も低下し、その出力信号である内部クロック
RCLKが外部クロックECLKと同期して DLL回路がロックす
る。そしてその時点で電圧信号VCOIN が図３に破線にて
示されている一定値をとるようになる。従って、外部ク
ロックECLKに対して内部クロックRCLKが１クロック遅れ
た状態で DLLがロックする。
【００２３】
【発明の効果】以上に詳述したように、本発明の DDL回
路によれば、電源立ち上げ時に内部クロックが外部クロ
ックに対して２クロック以上遅れてロックすることがな
い、換言すれば１クロックの遅れで必ずロックする。
路によれば、電源立ち上げ時に内部クロックが外部クロ
ックに対して２クロック以上遅れてロックすることがな
い、換言すれば１クロックの遅れで必ずロックする。
【図１】 本発明に係る DLL回路の構成例を示すブロッ
ク図である。
ク図である。
【図２】 本発明に係る DLL回路のパワーオンリセット
回路の動作状態を示す波形図である。
回路の動作状態を示す波形図である。
【図３】 本発明に係る DLL回路のパワーオンリセット
回路の出力信号である負論理のパワーオンリセット信号
/PORとループフィルタから電圧制御ディレイ素子へ出力
される電圧信号VCOIN との関係を示す波形図である。
回路の出力信号である負論理のパワーオンリセット信号
/PORとループフィルタから電圧制御ディレイ素子へ出力
される電圧信号VCOIN との関係を示す波形図である。
【図４】 従来の一般的な DLL回路の構成例を示すブロ
ック図である。
ック図である。
【図５】 従来の一般的な DLL回路の位相検出器の構成
例を示す回路図である。
例を示す回路図である。
【図６】 従来の一般的な DLL回路のチャージポンプ及
びループフィルタの構成例を示す回路図である。
びループフィルタの構成例を示す回路図である。
【図７】 従来の一般的な DLL回路の電圧制御ディレイ
素子の構成例を示す回路図である。
素子の構成例を示す回路図である。
【図８】 従来の一般的な DLL回路の外部クロックECLK
に対する内部クロックRCLKの同期状態を示す波形図であ
る。
に対する内部クロックRCLKの同期状態を示す波形図であ
る。
12 位相検出器、13 チャージポンプ、14 ループフィ
ルタ、15 電圧制御ディレイ素子、17 PMOSトランジス
タ、18 パワーオンリセット回路。
ルタ、15 電圧制御ディレイ素子、17 PMOSトランジス
タ、18 パワーオンリセット回路。
Claims (2)
- 【請求項１】 外部から入力される入力クロックとそれ
に同期すべき内部クロックとの位相差を検出する位相検
出手段と、 前記位相検出手段により検出された位相差に相当する電
荷を与えて電圧を発生する電圧発生手段と、 前記電圧発生手段により発生された電圧に応じて前記内
部クロックの位相を遅延させることにより前記入力クロ
ックの位相に同期させる遅延手段と、 電源投入時に前記電圧発生手段が発生する電圧を、それ
が位相差が比較的短い状態を表すレベルに強制的にする
強制手段とを備えたことを特徴とするＤＬＬ回路。 - 【請求項２】 強制手段は、遅延手段に与えられた場合
に位相差が比較的短い状態を表すレベルの電圧を発生す
る電源と、 前記電源と前記遅延手段との間に介装されたスイッチン
グ素子と、 電源投入時に前記電源が発生している電圧が前記遅延手
段に与えられるように前記スイッチング素子を制御する
制御手段とを備えたことを特徴とする請求項１に記載の
ＤＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267741A JPH08130464A (ja) | 1994-10-31 | 1994-10-31 | Ｄｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267741A JPH08130464A (ja) | 1994-10-31 | 1994-10-31 | Ｄｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130464A true JPH08130464A (ja) | 1996-05-21 |
Family
ID=17448932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267741A Pending JPH08130464A (ja) | 1994-10-31 | 1994-10-31 | Ｄｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130464A (ja) |
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-
1994
- 1994-10-31 JP JP6267741A patent/JPH08130464A/ja active Pending
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