KR100353533B1 - 딜레이 락 루프 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 딜레이 락 루프 회로에 관한 것으로, NAND 게이트로 구성된 유니트 딜레이단과 NOR 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 제 1 펄스 신호와 제 2 펄스 신호가 입력되며 두번째의 유니트 딜레이단부터는 앞단의 유니트 딜레이단의 출력 신호가 입력되고 상기 제 2 펄스 신호와 상기 제 2 펄스 신호와 위상이 반대인 제 3 펄스 신호가 상호 교번하여 입력되며 마지막의 유니트 딜레이단으로부터 제 4 펄스 신호를 발생하는 딜레이 체인과, 상기 유니트 딜레이단의 출력 신호와 리세트 신호 및 제어 신호를 각각 수신하며 상기 제어 신호에 의해 상기 유니트 딜레이단에서 수신된 신호를 각각 시프트시켜 출력하는 다수개의 플립플롭으로 구성된 시프터 수단과, 상기 다수개의 플립플롭 중 인접한 2개의 플립플롭에서 출력된 출력 신호와 출력 바 신호를 상호 교번하여 수신하고 또한 클럭 신호를 각각 입력으로 하는 다수개의 논리 게이트로 구성되며, 상기 다수개의 논리 게이트 중 마지막번째 논리 게이트로는 상기 다수개의 플립플롭 중 마지막번째 플립플롭의 출력 신호와 상기 클럭 신호 및 록 제어신호가 수신되는 논리 수단과, NOR 게이트로 구성된 유니트 딜레이단과 NAND 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 상기 다수개의 논리 게이트 중 마지막 번째의 논리 게이트의 출력 신호와 클럭 신호를 수신하며 두번째의 유니트 딜레이단부터는 전 단의 유니트 딜레이단의 출력 신호와 상기 다수개의 논리 게이트 중 인접한 2개의 논리 게이트의 출력 신호 및 출력 바 신호를 상호 교번하여 수신하며 마지막번째의 유니트 딜레이단에는 상기 논리 게이트 중 첫번째의 논리 게이트의 출력 신호와 전 단의 유니트 딜레이단의 출력 신호를 수신하여 수신된 클럭 신호와 위상이 동일한 클럭 신호를 발생하는 복제 딜레이 수단을 구비한 것을 특징으로 한다.

Description

딜레이 락 루프 회로{Delay locked loop circuit}

본 발명은 반도체 메모리 장치의 딜레이 락 루프(Delay locked loop ; 이하 'DLL'이라고도 함) 회로에 관한 것으로, 보다 상세하게는 2 입력 낸드(NAND) 게이트와 인버터로 구성된 유니트(unit) 딜레이를 1개의 딜레이 게이트로 줄임으로써, DLL의 해상도를 2배로 증가시키고 클럭(clock)과 데이타(Data), 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 정확하게 보상할 수 있는 딜레이 락 루프 회로에 관한 것이다.

일반적으로, 딜레이 락 루프 회로(DLL)는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 이때 상기 시스템은 외부의 클럭 신호를 사용하는 논리 장치 또는 반도체 장치 등을 모두 포함한다. 예를들어, DLL 회로는 다양한 종류의 논리 장치는 물론이고 컴퓨터의 중앙처리 장치와 디램(DRAM) 간의 데이터 처리 속도를 높여주는 캐쉬 메모리 장치에 이용되거나 싱크로노스 디램, 램버스 디램 등에 적용될 수 있다.

그러면, 도 1에 나타낸 외부클럭신호(clk) 및 데이타출력신호(dout)를 참조하여 종래의 DLL 회로의 원리에 대해 설명하기로 한다.

도시한 바와 같이, 클럭(clk)에 동기시켜 데이타를 내보내면 td1 만큼의 스큐가 발생하게 된다. 이를 보상하기 위해서 클럭(clk) 신호보다 td1만큼 앞서는 내부 클럭(dll_clk) 신호를 사용한다. 이 내부 클럭(dll_clk) 신호에 맞쳐 데이타를 내보내면 도 1의 (d)에 도시한 것과 같이 외부 클럭(clk)(a)과 일치하는 출력 신호(dout')를 얻을 수 있다. 이처럼, 내부 클럭(dll_clk) 신호(c)는 외부 클럭(clk)에 td1만큼 앞서는 클럭이지만, 실제로는 외부 클럭(clk)을 td2만큼 지연시켜서 만든 신호이다. 즉, td2 = tck - td1이므로 뒤쪽에서는 td1만큼 앞선 클럭처럼 보이는 것이다.

도 2는 종래의 DLL 회로의 블럭도로서, 출력신호 매칭부(100), 제어신호 발생부(200), DLL 발생부(300)로 구성된다.

상기 출력신호 매칭부(100)는 외부 클럭(clk) 신호를 받아들여 출력 신호(dout)와 똑같은 타이밍을 갖는 클럭 신호(clk_dout)를 만들어 준다. 그리고, 상기 제어신호 발생부(200)는 상기 외부 클럭(clk)와 상기 출력신호 매칭부(100)의 출력 신호인 클럭 신호(clk_dout)를 입력으로 하여 제어 신호(measure, shift, shift_reset)를 만들어 낸다. 이들 제어 신호(measure, shift, shift_reset)들은 외부 클럭(clk) 신호와 함께 DLL 발생부(300)로 각각 입력된다. 이때, DLL 발생부(300)는 이들 신호들을 입력으로 하여 스큐를 보상하기 위한 도 1c와 같은 'dll_clk' 신호를 발생하게 된다.

도 3은 도 2에 도시한 DLL 발생부(300)의 회로도로서, 2입력 낸드(NAND) 게이트와 인버터로 구성된 다수개의 유니트 딜레이(12)로 구성된 딜레이 체인(10)과,상기 각 유니트 딜레이(12)의 출력 신호를 받아들여 저장시키는 다수개의 시프터부(20)와, 상기 인접한 2개의 시프터부(20)의 출력 신호와 클럭 신호(clk)를 각각 입력으로 하는 다수개의 NOR 게이트에 의해 입력 신호를 락(lock)시키는 락(lock)부와, 상기 각각의 NOR 게이트의 출력 신호를 입력으로하여 클럭과 데이타, 또는 외부 클럭과 내부 클럭 간의 스큐를 보상하기 위한 클럭 출력 신호(clk_out)를 출력하는 복제 딜레이 체인부(30)로 구성한다.

도 4는 도 3에 도시한 유니트 딜레이의 출력 신호('가')와 시프터 회로부의 출력 신호('나')를 각각 나타낸 것이다.

상기 각각의 유니트 딜레이의 출력 신호(도 4의 '가')는 각 유니트 딜레이에서 딜레이된 시간만큼 에지 구간이 줄어든 펄스 신호를 각각 출력한다. 따라서, 유니트 딜레이를 많이 통과하면 할수록 출력 펄스 폭은 줄어들게 된다.

한편, 상기 시프트 회로부(20)의 각 출력 신호(도 4의 '나')는 시프트(shift) 신호의 폴링 구간에 의해 로우로 폴링된 펄스 신호를 각각 출력한다.

디지탈 DLL 방식은 수십 개의 유니트 딜레이 소자를 직렬로 연결하여 그 중 적당한 출력을 뽑아 클럭과 데이타, 또는 외부 클럭과 내부 클럭을 동기시켜 사용하게 된다. 이때, DLL이 클럭 스큐를 얼마나 정확하게 제거하느냐는 유니트 소자의 딜레이에 의해 결정되어진다.

그런데, 이와 같이 구성된 종래의 딜레이 락 루프 회로에 있어서는, 딜레이체인의 유니트 딜레이가 2입력 NAND 게이트와 인버터로 2개의 게이트 딜레이를 갖게 되어 DLL의 해상도가 좋지 않은 문제점이 있었다. (여기서, DLL의 해상도는 유니트 딜레이가 적으면 적을 수록 좋게 나타나며 유니트 딜레이가 크면 DLL의 해상도가 좋지 않게 된다.)

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 2 입력 낸드(NAND) 게이트와 인버터로 구성된 유니트(unit) 딜레이를 1개의 딜레이 게이트로 줄임으로써, DLL의 해상도를 2배로 증가시키고 클럭(clock)과 데이타(Data), 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 정확하게 보상할 수 있는 딜레이 락 루프 회로를 제공하는데 그 목적이 있다.

도 1은 종래 DLL 회로의 동작 원리를 설명하기 위한 동작 타이밍도

도 2는 종래의 DLL 회로의 블럭도

도 3은 도 2에 도시한 DLL 발생부의 회로도

도 4는 도 3의 각 부분에 대한 동작 파형도

도 5는 본 발명의 DLL 회로의 동작 원리를 설명하기 위한 동작 타이밍도

도 6은 본 발명의 제 1 실시예에 의한 DLL 회로의 구성도

도 7a 및 도 7b는 본 발명의 시뮬레이션 결과를 나타낸 출력 파형도

도 8은 본 발명의 제 2 실시예에 의한 DLL 회로의 구성도

도 9는 본 발명의 제 3 실시예에 의한 DLL 회로의 구성도

도 10은 본 발명의 제 4 실시예에 의한 DLL 회로의 구성도

도 11은 본 발명의 제 5 실시예에 의한 DLL 회로의 구성도

* 도면의 주요부분에 대한 부호의 설명 *

100 : 출력신호 매칭 회로 200 : 제어신호 발생 회로

300 : DLL 발생회로 10 : 딜레이 체인부

12,14,16 : 유니트 딜레이단 20 : 쉬프트 및 락 회로부

22 : 시프터 회로단 30 : 복제 딜레이 체인부

32,34,36 : 복제 유니트 딜레이단 40 : 변환 회로부

상기 목적을 달성하기 위하여, 본 발명의 딜레이 락 루프 회로는, NAND 게이트로 구성된 유니트 딜레이단과 NOR 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 제 1 펄스 신호와 제 2 펄스 신호가 입력되며 두번째의 유니트 딜레이단부터는 앞단의 유니트 딜레이단의 출력 신호가 입력되고 상기 제 2 펄스 신호와 상기 제 2 펄스 신호와 위상이 반대인 제 3 펄스 신호가 상호 교번하여 입력되며 마지막의 유니트 딜레이단으로부터 제 4 펄스 신호를 발생하는 딜레이 체인과, 상기 유니트 딜레이단의 출력 신호와 리세트 신호 및 제어 신호를 각각 수신하며 상기 제어 신호에 의해 상기 유니트 딜레이단에서 수신된 신호를 각각 시프트시켜 출력하는 다수개의 플립플롭으로 구성된 시프터 수단과, 상기 다수개의 플립플롭 중 인접한 2개의 플립플롭에서 출력된 출력 신호와 출력 바 신호를 상호 교번하여 수신하고 또한 클럭 신호를 각각 입력으로 하는 다수개의 논리 게이트로 구성되며, 상기 다수개의 논리 게이트 중 마지막번째 논리 게이트로는 상기 다수개의 플립플롭 중 마지막번째 플립플롭의 출력 신호와 상기 클럭 신호 및 록 제어신호가 수신되는 논리 수단과, NOR 게이트로 구성된 유니트 딜레이단과 NAND 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 상기 다수개의 논리 게이트 중 마지막 번째의 논리 게이트의 출력 신호와 클럭 신호를 수신하며 두번째의 유니트 딜레이단부터는 전 단의 유니트 딜레이단의 출력 신호와 상기 다수개의 논리 게이트 중 인접한 2개의 논리 게이트의 출력 신호 및 출력 바 신호를 상호 교번하여 수신하며 마지막번째의 유니트 딜레이단에는 상기 논리 게이트 중 첫번째의 논리 게이트의 출력 신호와 전 단의 유니트 딜레이단의 출력 신호를 수신하여 수신된 클럭 신호와 위상이 동일한 클럭 신호를 발생하는 복제 딜레이 수단을 구비한 것을 특징으로 한다.

상기 논리 수단은 3입력 NAND 게이트나 3입력 NOR 게이트로 구성할 수 있으며, 또한 3입력 NOR 게이트와 NAND 게이트를 상호 교번하여 구성할 수 있다.

그리고, 상기 복제 딜레이 체인수단은 2입력 NOR 게이트와 NAND 게이트가 상호 교번하며 구성된 것이 바람직하다.

또한, 상기 복제 딜레이 체인수단의 출력단에 접속되며 짝수번째의 복제 딜레이 체인수단을 통과한 클럭 신호와 홀수번째의 복제 딜레이 체인수단을 통과한 클럭 신호의 위상을 동일하게 만들어 주는 변환 수단을 추가로 구비할 수 있다. 이때, 상기 변환 수단은 제 1 전달 게이트와, 이 제 1 전달 게이트와 병렬접속된 인버터 및 제 2 전달 게이트로 구성하는 것이 바람직하다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 5는 본 발명의 DLL 회로의 동작 원리를 설명하기 위한 동작 타이밍을 나타낸 것이다.

먼저, 클럭 신호(clk)(a)와 클럭 출력 신호(clk_dout)(b) 두 파형을 이용하여 td2의 펄스 폭을 갖는 기준 펄스(measure)(c) 파형을 만든다. 'clk_dout' 신호(b)는 출력 신호(dout)와 똑 같은 경로를 통해 클럭 신호(clk)를 지연시킨 것으로 'dout' 신호와 똑같은 타이밍을 가진다. 다음으로, 이 'measure' 파형(c)의 펄스 폭을 딜레이 체인의 딜레이로 바꿔서 'dll_clk' 신호(d)를 만든다. 즉, 보상하고자 하는 딜레이를 펄스로 만들고 이를 다시 딜레이로 바꾸는 딜레이-펄스-딜레이(delay-pulse-delay) 변환 방식을 사용하였다.

도 6은 본 발명의 제 1 실시예에 의한 DLL 회로의 구성도로서, 1개의 2입력 NAND 게이트로 구성된 유니트 딜레이(14)와 1개의 2입력 NOR 게이트로 구성된 유니트 딜레이(16)가 번갈아 가며 구성된 딜레이 체인(10)과, 상기 각 유니트 딜레이 체인의 출력 신호와 시프트 리셋 신호(shift_reset) 및 시프트 신호(shift)를 입력으로 하여 각 유니트 딜레이 체인의 출력을 저장하는 다수개의 시프터 회로부(20)와, 상기 인접한 2개의 시프터 회로부(20)의 출력 신호와 클럭 신호(clk)를 입력으로 하여 클럭 스큐를 보상하고자 하는 딜레이 만큼 클럭이 지연되어 통과하도록 하는 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 받아들여 상기 딜레이 체인과 똑 같은 딜레이를 갖는 펄스 신호를 출력하는 복제 딜레이 체인부(30)로 구성된다.

상기 구성에 의한 동작을 도 7에 도시한 시뮬레이션 결과 파형도를 참조하여 상세히 설명하기로 한다.

먼저, 2입력 NAND 게이트는 하나의 입력이 '로우'이면 무조건 '하이'를 출력하고, 하나의 입력이 '하이'이면 출력은 나머지 입력의 반대신호를 출력한다. 그리고, 2입력 NOR 게이트는 하나의 입력이 '하이'이면 무조건 '로우'를 출력하고 하나의 입력이 '로우'이면 나머지 입력의 반대 신호를 출력한다. 이러한 성질을 이용하여 본 발명은 1개의 게이트로 유니트 딜레이 체인을 형성하였다.

'measure' 신호가 '로우'(measureb='하이')일 때 NAND 게이트의 출력은 무조건 '하이'이고, NOR 게이트의 출력은 무조건 '로우'를 출력하게 된다. 즉 홀수 번째의 유니트 딜레이(NAND)의 출력은 무조건 '하이'를 갖게 되고, 짝수번째의 유니트 딜레이(NOR)의 출력은 무조건 '로우'를 출력하게 된다.

'measure' 신호가 '하이'(measureb='로우')가 되면 딜레이 체인이 인에이블되며, 동시에 '하이'인 신호가 '로우', '하이', '로우', 하이'로 번갈아 가면서 전달되게 된다. 이때, td2만큼의 클럭 스큐가 보상되기 전에 NAND 게이트 출력은 '로우'를 출력하고 NOR 게이트 출력은 '하이'를 출력하게 된다. 한편, td2만큼의 클럭 스큐가 보상된 후에는 위의 경우와는 반대의 출력 즉, NAND 게이트 출력은 '하이', NOR 게이트 출력은 '로우'를 출력하게 된다. 그리고, 유니트 딜레이의 출력은 시프트에 저장되게 된다. 시프트(shift) 신호가 '하이'일 때 시프터 회로부(20)는 저장된 값을 출력하게 된다.

복제 딜레이 체인의 3 입력 NOR 게이트(32)의 입력 중 첫 번째 입력은 클럭 스큐를 보상하기 위한 클럭(clk) 신호이고, 두, 세번째의 입력은 홀수 번째와 짝수 번째가 다르게 연결되어진다. 홀수 번째 3 입력 NOR 게이트의 두 번째, 세 번째 입력은 홀수 번째 시프터의 저장된 값이 다음 단의 시프터의 저장된 값이 각각 입력된다. 즉, 홀수 번째 3 입력 NOR 게이트의 두 개의 입력은 홀수 번째 시프터의 출력과 그 다음단의 시프터의 출력이 연결된다.

다음으로 짝수 번째 3 입력 NOR 게이트의 입력은 홀수 번째 3 입력 NOR 게이트의 입력과 반대로 입력되어 지는데, 두 번째, 세 번째 입력은 짝수 번째 시프터의 저장된 값의 반대가, 다음 단의 시프터의 저장된 값의 반대가 각각 입력된다. 즉 짝수 번째 3 입력 NOR 게이트의 두 개의 입력은 짝수 번째 시프터의 출력바 신호(outb)와, 그 다음 단 시프터의 출력바 신호(outb)가 연결된다. 3입력 NOR 게이트의 입력중 '하이'가 하나라도 존재하면 그 출력은 다른 입력 조건에 관계없이 무조건 '로우'를 출력하게 되므로 클럭 스큐를 보상하기 위한 딜레이가 전달된 3 입력 NOR 게이트만 제외한 나머지 3 입력 NOR 게이트의 출력은 다른 입력에 관계없이 무조건 '로우'를 출력하게 된다. 도시한 바와 같이, 원 표시한 3 입력 NOR 게이트만이 클럭 스큐를 보상하고자 하는 클럭이 통과하게 된다. 이 지점으로 들어간 클럭은 'measure' 신호의 펄스 폭에 의해 설정된 같은 수의 유니트 딜레이 체인을 통과하므로 'dll_clk' 신호는 'measure' 펄스 폭 만큼 즉, td2만큼 클럭(clk)이 지연되므로 클럭 스큐를 보상할 수 있다.

종래의 디지탈 DLL 회로의 유니트 딜레이 소자는 2 입력 NAND 게이트와 인버터로 구성되어 2개의 게이트 딜레이를 사용하였는데, 본 발명의 DLL 회로는 유니트 딜레이 소자가 2입력 NAND 게이트와 2 입력 NOR 게이트를 번갈아 가면서 사용하여 유니트 딜레이를 줄일 수 있다. 따라서 본 발명의 유니트 딜레이를 반으로 줄임으로써 DLL 해상도를 두배로 향상시킬 수 있다.

본 발명의 가장 핵심부분으로 1개의 게이트 딜레이를 갖는 유니트 딜레이를 이용하여 클럭 스큐를 보상하는 방법을 다양화 할 수 있다.

도 8은 본 발명의 제 2 실시예에 의한 DLL 회로의 구성도로서, 도 6과 다른 점은 딜레이 체인의 유니트 딜레이 소자로 2입력 NOR 게이트(16)와 2입력 NAND 게이트(14)를 번갈아 가면서 사용하여 유니트 딜레이를 줄이도록 구성한 것이다.

도 9는 본 발명의 제 3 실시예에 의한 DLL 회로의 구성도로서, 도 6과 다른 점은 인접한 2개의 시프터 회로부의 출력 신호와 클럭 신호를 입력으로 하여 보상하고자 하는 클럭 스큐 만큼 지연된 클럭 신호를 출력하는 논리 게이트를 NAND 게이트로 구성한 것이다.

도 10은 본 발명의 제 4 실시예에 의한 DLL 회로의 구성도로서, 짝수번째의 복제 딜레이 체인을 통과한 클럭 신호와 홀수번째의 복제 딜레이 체인을 통과한 클럭 신호의 위상을 동일하게 만들어 주는 변환 수단을 출력 단자에 추가로 구현하였다. 이는 3입력 NAND 게이트와 3입력 NOR 게이트를 통과한 클럭의 위상이 반대가 되므로 복제 딜레이 체인의 마지막단에 변환 수단(40)을 추가한 것이다. 즉, 3입력 NAND 게이트를 통과한 보상된 클럭은 그대로 내보내고 3입력 NOR 게이트를 통과한 보상된 클럭은 위상을 바꾸어서 내보냄으로써 3입력 NAND 게이트와 3입력 NOR 게이트를 통과한 보상된 클럭의 위상을 동일하게 하였다. 이를 제어하기 위해서는 여러 가지 방법이 있지만, 복제 딜레이 체인을 제어하는 신호를 이용하였다. 예를 들면, 보상되는 클럭이 3입력 NOR 게이트를 통과된다면 3입력 NAND 게이트의 출력은 모두 '하이'를 유지하고 있다. 또한 보상되는 클럭이 3입력 NAND 게이트를 통과하게 된다면 3입력 NOR 게이트의 출력은 모두 '로우'를 유지하고 있다. 따라서 이 두 특성을 이용하여 출력을 제어하면 된다.

도 11은 본 발명의 제 4 실시예에 의한 DLL 회로의 구성도로서, 복제 딜레이 체인의 2입력 NAND 게이트와 2입력 NOR 게이트의 순서를 바꾸어 구성한 점이 도 10과 다르게 구성한 것이다.

이상에서 설명한 바와 같이, 본 발명의 딜레이 락 루프 회로에 의하면, 2 입력 NAND 게이트와 인버터로 구성된 유니트(unit) 딜레이를 NAND 게이트와 NOR 게이트로 번갈아 사용함으로써, DLL의 해상도를 2배로 증가시키고 클럭(clock)과 데이타(Data), 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 정확하게 보상할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 반도체 메모리 장치의 딜레이 락 루프 회로에 있어서,

   NAND 게이트로 구성된 유니트 딜레이단과 NOR 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 제 1 펄스 신호와 제 2 펄스 신호가 입력되며 두번째의 유니트 딜레이단부터는 앞단의 유니트 딜레이단의 출력 신호가 입력되고 상기 제 2 펄스 신호와 상기 제 2 펄스 신호와 위상이 반대인 제 3 펄스 신호가 상호 교번하여 입력되며 마지막의 유니트 딜레이단으로부터 제 4 펄스 신호를 발생하는 딜레이 체인과,

   상기 유니트 딜레이단의 출력 신호와 리세트 신호 및 제어 신호를 각각 수신하며 상기 제어 신호에 의해 상기 유니트 딜레이단에서 수신된 신호를 각각 시프트시켜 출력하는 다수개의 플립플롭으로 구성된 시프터 수단과,

   상기 다수개의 플립플롭 중 인접한 2개의 플립플롭에서 출력된 출력 신호와 출력 바 신호를 상호 교번하여 수신하고 또한 클럭 신호를 각각 입력으로 하는 다수개의 논리 게이트로 구성되며, 상기 다수개의 논리 게이트 중 마지막번째 논리 게이트로는 상기 다수개의 플립플롭 중 마지막번째 플립플롭의 출력 신호와 상기 클럭 신호 및 록 제어신호가 수신되는 논리 수단과,

   NOR 게이트로 구성된 유니트 딜레이단과 NAND 게이트로 구성된 유니트 딜레이단이 상호 교번하여 다수개로 직렬로 연결되며 첫번째의 유니트 딜레이단으로 상기 다수개의 논리 게이트 중 마지막 번째의 논리 게이트의 출력 신호와 클럭 신호를 수신하며 두번째의 유니트 딜레이단부터는 전 단의 유니트 딜레이단의 출력 신호와 상기 다수개의 논리 게이트 중 인접한 2개의 논리 게이트의 출력 신호 및 출력 바 신호를 상호 교번하여 수신하며 마지막번째의 유니트 딜레이단에는 상기 논리 게이트 중 첫번째의 논리 게이트의 출력 신호와 전 단의 유니트 딜레이단의 출력 신호를 수신하여 수신된 클럭 신호와 위상이 동일한 클럭 신호를 발생하는 복제 딜레이 수단을 구비한 것을 특징으로 하는 딜레이 락 루프 회로.
2. 제 1 항에 있어서,

   상기 논리 게이트는 3입력 NAND 게이트로 구성된 것을 특징으로 하는 딜레이 락 루프 회로.
3. 제 1 항에 있어서,

   상기 논리 게이트는 3입력 NOR 게이트로 구성된 것을 특징으로 하는 딜레이 락 루프 회로.
4. 제 1 항에 있어서,

   상기 논리 게이트는 3입력 NOR 게이트와 NAND 게이트가 상호 교번하며 구성된 것을 특징으로 하는 딜레이 락 루프 회로.
5. 제 1 항에 있어서,

   상기 복제 딜레이 수단은 2입력 NOR 게이트와 NAND 게이트가 상호 교번하며 구성된 것을 특징으로 하는 딜레이 락 루프 회로.
6. 제 1 항에 있어서,

   상기 복제 딜레이 수단의 출력단에 접속되며 짝수번째의 복제 딜레이 체인수단을 통과한 클럭 신호와 홀수번째의 복제 딜레이 체인수단을 통과한 클럭 신호의 위상을 동일하게 만들어 주는 변환 수단을 추가로 구비한 것을 특징으로 하는 딜레이 락 루프 회로.
7. 제 6 항에 있어서,

   상기 변환 수단은, 제 1 전달 게이트와, 상기 제 1 전달 게이트와 병렬접속된 인버터 및 제 2 전달 게이트로 구성된 것을 특징으로 하는 딜레이 락 루프 회로.
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