KR970060709A - 디지탈 지연 동기 루프 회로 - Google Patents
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Abstract
외부로부터 공급되는 시스템 클럭에 의해 구동되는 동기 반도체 메모리 장치에 관한 것으로, 특히 동기 반도체 메모리 장치내에 사용되는 내부 클럭을 상기 외부 시스템 클럭에 동기 시키기 위한 디지탈 지연 동기 루프 회로에 관한 것이다. 상기의 디지탈 지연 동기 루프 회로는 외부 클럭을 입력하여 지연된 의사내부 클럭인 제1 클럭을 발생하는 지연버퍼와, 상기 지연된 제1 클럭을 입력하여 소정 지연하여 출력하는 메인 지연기와, 제1 지연을 갖는 단위 지연기의 직렬 결합으로 구성되어 상기 제2 클럭 및 제1클럭을 각각 단위 지연하여 출력하는 제1,제3 및 제2 지연라인과, 상기 제1 클럭과 상기 제1 지연라인의 단위 지연된 클럭의 위상을 비교하여 상기 제1 클럭 PCLK의 위상과 근접하는 위상을 갖는 지연 클럭을 상기 제2 지연라인 및 제3 지연라인으로부터 1차로 선택하는 제1 검출선택수단을 포함한다. 그리고, 상기 제1 지연보다 작은 제2 지연을 갖는 단위 지연기의 직렬 결합으로 구성되어 상기 제2, 제3 지연라인으로부터 선택된 지연 클럭들을 각각 단위 지연하는 제4, 제5지연라인과, 상기 제1 클럭과 상기 제4 지연라인의 지연 클럭의 위상을 비교하여 제5지연라인에 의해 지연된 클럭중 상기 제1 클럭 PCLK의 위상과 근접하는 지연 클럭을 선택하는 수단을 포함하여 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 동기 지연 라인을 이용한 디지탈 지연 동기 루프의 회로 구성을 도시한 도면.
Claims (3)
- 외부 클럭에 동기되어 동작되는 반도체 메모리 장치의 디지탈 지연 동기 루프 회로에 있어서, 외부 클럭을 입력하여 소정 지연된 제1 클럭을 발생하는 지연버퍼와, 상기 지연된 제1 클럭을 입력하여 미리 설정된 길이 만큼 지연하여 제2 클럭으로 출력하는 메인 지연기와, 제1 지연을 갖는 다수의 단위 지연기들의 직렬결합으로 구성되어 상기 제2 클럭 및 상기 제1 클럭을 각각 지연하여 출력하는 제1 지연라인 및 제2지연라인과 상기 제1 클럭 및 상기 제1 지연라인상의 단위 지연기들로부터 출력되는 클럭의 위상이 가장 근접하는 경우에 응답하여 활성화된 인에이블 신호를 발생하는 다수의 지연 위상 비교기들로 구성된 제1 비교수단과, 상기 제2지연라인내의 단위 지연기들 각각의 출력 노드에 입력이 접속되고 출력이 공통으로 접속된 다수의 스위치를 가지며 상기 제1 비교수단의 활성화된 인에이블 신호에 응답하여 상기 지연된 제1 클럭을 선택하는 제1 스위칭 사단과, 제1 지연을 갖는 다수의 단위 지연기들의 직렬 결합으로 구성되어 상기 제2 클럭을 지연 출력하는 제3 지연라인과, 상기 제3 지연라인내의 단위 지연기들 각각의 출력 노드에 입력이 접속되고 출력이 공통으로 접속된 다수의 스위치를 가지며 상기 제1 비교수단의 해당 출력에 의해 해당 단위 지연 길이 만큼 지연된 제2클럭을 선택하는 제2 스위칭 수단과, 제2 지연을 갖는 다수의 단위 지연기들의 직렬 결합으로 각각 구성되어 상기 제2 스위칭수단의 출력 및 상기 제1 스위칭 수단의 출력을 각각 지연하여 출력하는 제4 및 제5 지연라인과, 상기 제5 지연라인내의 단위기들 각각의 출력 노드에 입력이 접속되고 출력이 공통으로 접속된 다수의 스위치를 가지며 각각의 제어단자로 입력되는 인에이블신호의 활성화에 응답하여 해당 단위 지연 길이 만큼 지연된 클럭을 선택하는 제3 스위칭 수단과, 상기 제4 지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 제3스위칭 수단내 다수의 스위치들의 인에이블단자 사이에 접속되며 상기 제2 스위칭 수단으로부터 출력되는 클럭의 위상과 상기 제5 지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적오도 하나의 위상이 일치될때 응답하여 해당 스위치의 인에이블단자를 활성화시키는 제2 지연 위상 비교 검출 수단으로 구성함을 특징으로 구성함을 특징으로 클럭 동기 루프 회로.
- 제1항에 있어서, 상기제1, 제2, 제3 지연라인상의 단위 지연기들의 지연이 상기 제4, 제5지연라인상의 단위 지연기들의 지연보다 더 크게 설정됨을 특징으로 하는 클럭 동기 루프 회로.
- 제1항에 있어서, 제1 및 제2 지연 위상 비교 검출 수단들 각각은, 지연된 클럭을 상기 제1 클럭의 제1논리에서 래치하는 제1래치히로와, 상기 제1 클럭의 제2 논리에서 상기 제1 래치회로에 래치된 신호를 래치하는 제2 래치회로와, 상기 제2 래치회로에 래치된 신호에 의해 상기 제1 및 제2 스위칭 수단내의 다수의 스위치중 하나를 선택하는 인에이블신호를 활성화 시키는 수단을 포함하여 구성되는 다수의 지연 위상 검출기들을 구비함을 특징으로 하는 클럭 동기 루프 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960000219A KR0152421B1 (ko) | 1996-01-08 | 1996-01-08 | 디지탈 지연 동기 루프회로 |
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| KR0152421B1 KR0152421B1 (ko) | 1998-12-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
Families Citing this family (1)
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1996
- 1996-01-08 KR KR1019960000219A patent/KR0152421B1/ko not_active IP Right Cessation
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