JPH1032488A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
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- JPH1032488A JPH1032488A JP8202956A JP20295696A JPH1032488A JP H1032488 A JPH1032488 A JP H1032488A JP 8202956 A JP8202956 A JP 8202956A JP 20295696 A JP20295696 A JP 20295696A JP H1032488 A JPH1032488 A JP H1032488A
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- Japan
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- circuit
- signal
- output
- delay
- clock signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 2系統の遅延回路を用いることなくDLL回
路を構成する。 【解決手段】 適用するシステムの特性に合った補正量
をパルス巾とする補正クロック信号s3を生成する補正
クロック生成回路2〜5と、直列接続された多数の遅延
素子上を補正クロック信号s3を遅延しつつ伝送させる
遅延回路8とを備え、各遅延ブロック8-1〜8-7内に、
各遅延素子の所定間隔ごとに設けた多数の中間出力タッ
プより出力される信号を用いて、補正クロック信号s3
のレベルに最初の過渡状態が生じているタップ位置を外
部クロック信号s1に同期して検出する信号検出回路を
設け、上記信号検出回路で検出されたタップ位置から出
力される信号をタイミング信号s7として取り出すよう
にすることにより、遅延回路を2系統設けることなく、
外部クロック信号の立ち上がりよりも上記補正量分だけ
早いタイミングで立ち上がるタイミング信号を発生でき
るようにする。
路を構成する。 【解決手段】 適用するシステムの特性に合った補正量
をパルス巾とする補正クロック信号s3を生成する補正
クロック生成回路2〜5と、直列接続された多数の遅延
素子上を補正クロック信号s3を遅延しつつ伝送させる
遅延回路8とを備え、各遅延ブロック8-1〜8-7内に、
各遅延素子の所定間隔ごとに設けた多数の中間出力タッ
プより出力される信号を用いて、補正クロック信号s3
のレベルに最初の過渡状態が生じているタップ位置を外
部クロック信号s1に同期して検出する信号検出回路を
設け、上記信号検出回路で検出されたタップ位置から出
力される信号をタイミング信号s7として取り出すよう
にすることにより、遅延回路を2系統設けることなく、
外部クロック信号の立ち上がりよりも上記補正量分だけ
早いタイミングで立ち上がるタイミング信号を発生でき
るようにする。
Description
【0001】
【発明の属する技術分野】本発明はタイミング信号発生
回路に関し、特に、複数のディレイ素子を用いたDLL
(Delay Locked Loop )回路に用いて好適なものであ
る。
回路に関し、特に、複数のディレイ素子を用いたDLL
(Delay Locked Loop )回路に用いて好適なものであ
る。
【0002】
【従来の技術】従来、外部からのクロック信号により任
意の周波数のタイミング信号を発生して出力するための
回路として、PLL(Phase Locked Loop )回路が多く
用いられてきたが、このPLL回路では電圧制御発振器
(VCO)を用いており、その動作にはロックイン時間
を必要としていた。したがって、PLL回路を一旦パワ
ーダウンしてしまうと、その後の立ち上がりに時間がか
かってしまい、頻繁にパワーダウンが行われるようなシ
ステムに適用する場合には不便があった。
意の周波数のタイミング信号を発生して出力するための
回路として、PLL(Phase Locked Loop )回路が多く
用いられてきたが、このPLL回路では電圧制御発振器
(VCO)を用いており、その動作にはロックイン時間
を必要としていた。したがって、PLL回路を一旦パワ
ーダウンしてしまうと、その後の立ち上がりに時間がか
かってしまい、頻繁にパワーダウンが行われるようなシ
ステムに適用する場合には不便があった。
【0003】また、例えば、近年において動作速度が飛
躍的に高速化しているSDRAM(シンクロナスDRA
M=外部クロックに同期して動作するダイナミックRA
M)等のメモリに上述のようなPLL回路を使用する場
合、メモリの動作時間に比べて長いロックイン時間が必
要となってしまう。そのため、外部クロック信号が確立
してからクロック回路の処理を経て有効なメモリ出力が
得られるまでに長い時間がかかってしまっていた。
躍的に高速化しているSDRAM(シンクロナスDRA
M=外部クロックに同期して動作するダイナミックRA
M)等のメモリに上述のようなPLL回路を使用する場
合、メモリの動作時間に比べて長いロックイン時間が必
要となってしまう。そのため、外部クロック信号が確立
してからクロック回路の処理を経て有効なメモリ出力が
得られるまでに長い時間がかかってしまっていた。
【0004】すなわち、例えば外部クロック信号の1周
期が、図8(a)に示すように10ns(100MH
z)である場合に、外部クロック信号の立ち上がりから
有効なメモリ出力が得られるまでの時間tACは、5n
s以下程度であることが要求される。これは、データが
確定してから次の外部クロック信号の立ち上がりまで
に、システム側のデータセットアップ時間として5ns
程度の時間を必要とするためである。
期が、図8(a)に示すように10ns(100MH
z)である場合に、外部クロック信号の立ち上がりから
有効なメモリ出力が得られるまでの時間tACは、5n
s以下程度であることが要求される。これは、データが
確定してから次の外部クロック信号の立ち上がりまで
に、システム側のデータセットアップ時間として5ns
程度の時間を必要とするためである。
【0005】ところが、従来のPLL回路を用いたタイ
ミング信号発生回路では、このように外部クロック信号
の立ち上がりから有効なメモリ出力が得られるまでの時
間tACを5ns以下とするためには、クロックの確立
から非常に長いPLLのロックイン待ち時間が必要であ
った。そこで最近では、PLL回路の代わりにDLL回
路を用いたタイミング信号発生回路が開発されてきてい
る。
ミング信号発生回路では、このように外部クロック信号
の立ち上がりから有効なメモリ出力が得られるまでの時
間tACを5ns以下とするためには、クロックの確立
から非常に長いPLLのロックイン待ち時間が必要であ
った。そこで最近では、PLL回路の代わりにDLL回
路を用いたタイミング信号発生回路が開発されてきてい
る。
【0006】このDLL回路は、図8(b)に示すよう
に、複数のディレイ素子を用いて所定タイミングだけ外
部クロック信号の立ち上がりエッジをずらすように補正
する。そして、このDLL回路の出力に応じてメモリの
動作を行うことにより、PLLのような長時間のロック
イン待ちを発生させずに、外部クロック信号の立ち上が
りから有効なメモリ出力が得られるまでの時間tAC′
を5ns以下の短い時間にすることができるようにする
ものである。
に、複数のディレイ素子を用いて所定タイミングだけ外
部クロック信号の立ち上がりエッジをずらすように補正
する。そして、このDLL回路の出力に応じてメモリの
動作を行うことにより、PLLのような長時間のロック
イン待ちを発生させずに、外部クロック信号の立ち上が
りから有効なメモリ出力が得られるまでの時間tAC′
を5ns以下の短い時間にすることができるようにする
ものである。
【0007】図9は、従来のDLL回路の構成例を示す
図である。図9において、51は遅延シミュレーション
であり、DLL回路での遅延補正量を設定するためのも
のである。この遅延シミュレーション51の出力側に
は、直列接続された複数の遅延素子52a-1,52
a-2,52a-3,……より成る第1の遅延回路52aが
備えられており、各遅延素子の出力段と次段の遅延素子
の入力段との接続点は、中間出力タップ53-1,5
3-2,53-3,……として取り出されている。
図である。図9において、51は遅延シミュレーション
であり、DLL回路での遅延補正量を設定するためのも
のである。この遅延シミュレーション51の出力側に
は、直列接続された複数の遅延素子52a-1,52
a-2,52a-3,……より成る第1の遅延回路52aが
備えられており、各遅延素子の出力段と次段の遅延素子
の入力段との接続点は、中間出力タップ53-1,5
3-2,53-3,……として取り出されている。
【0008】また、上記第1の遅延回路52a内で直列
接続された複数の遅延素子52a-1,52a-2,52a
-3,……と一対を成す複数の遅延素子52b-1,52b
-2,52b-3,……より成る第2の遅延回路52bが備
えられており、この第2の遅延回路52b内の各遅延素
子の出力段と次段の遅延素子の入力段との間には、スイ
ッチ回路54-1,54-2,54-3,……が備えられてい
る。
接続された複数の遅延素子52a-1,52a-2,52a
-3,……と一対を成す複数の遅延素子52b-1,52b
-2,52b-3,……より成る第2の遅延回路52bが備
えられており、この第2の遅延回路52b内の各遅延素
子の出力段と次段の遅延素子の入力段との間には、スイ
ッチ回路54-1,54-2,54-3,……が備えられてい
る。
【0009】これらのスイッチ回路54-1,54-2,5
4-3,……には、第1の遅延回路52a内の各遅延素子
52a-1,52a-2,52a-3,……間の中間出力タッ
プ53-1,53-2,53-3,……より取り出された信号
と、第2の遅延回路52b内の各遅延素子52b-2,5
2b-3,52b-4,……より出力された信号とがそれぞ
れ入力されるようになっており、外部クロック信号に応
じて何れかの信号を選択して出力するように制御され
る。
4-3,……には、第1の遅延回路52a内の各遅延素子
52a-1,52a-2,52a-3,……間の中間出力タッ
プ53-1,53-2,53-3,……より取り出された信号
と、第2の遅延回路52b内の各遅延素子52b-2,5
2b-3,52b-4,……より出力された信号とがそれぞ
れ入力されるようになっており、外部クロック信号に応
じて何れかの信号を選択して出力するように制御され
る。
【0010】すなわち、遅延シミュレーション51と複
数の遅延素子52a-1,52a-2,52a-3,……とを
含めた遅延時間が外部クロック信号の1周期に相当する
位置に対応するスイッチ回路では、中間出力タップより
取り出された信号を選択して出力し、それ以外のスイッ
チ回路では第2の遅延回路52b内の各遅延素子より出
力された信号を選択して出力するように制御される。
数の遅延素子52a-1,52a-2,52a-3,……とを
含めた遅延時間が外部クロック信号の1周期に相当する
位置に対応するスイッチ回路では、中間出力タップより
取り出された信号を選択して出力し、それ以外のスイッ
チ回路では第2の遅延回路52b内の各遅延素子より出
力された信号を選択して出力するように制御される。
【0011】例えば、遅延シミュレーション51と3つ
の遅延素子52a-1,52a-2,52a-3とを含めた遅
延時間が外部クロック信号の1周期に相当するとして、
左から3番目のスイッチ回路54-3で中間出力タップ5
3-3からの信号を選択し、それ以外のスイッチ回路54
-1,54-2,54-4,……で各遅延素子からの信号を選
択するように制御される。
の遅延素子52a-1,52a-2,52a-3とを含めた遅
延時間が外部クロック信号の1周期に相当するとして、
左から3番目のスイッチ回路54-3で中間出力タップ5
3-3からの信号を選択し、それ以外のスイッチ回路54
-1,54-2,54-4,……で各遅延素子からの信号を選
択するように制御される。
【0012】この場合、遅延シミュレーション51から
出力され、第1の遅延回路52a内の3つの遅延素子5
2a-1,52a-2,52a-3を通過した信号は、中間出
力タップ53-3を介して第2の遅延回路52b内の3つ
の遅延素子52b-3,52b-2,52b-1を通過して出
力される。これにより、第2の遅延回路52b内の3つ
の遅延素子52b-1,52b-2,52b-3の合計遅延時
間分だけ外部クロック信号から遅れてタイミング信号が
出力されることになる。その結果を表したものが図8
(b)である。
出力され、第1の遅延回路52a内の3つの遅延素子5
2a-1,52a-2,52a-3を通過した信号は、中間出
力タップ53-3を介して第2の遅延回路52b内の3つ
の遅延素子52b-3,52b-2,52b-1を通過して出
力される。これにより、第2の遅延回路52b内の3つ
の遅延素子52b-1,52b-2,52b-3の合計遅延時
間分だけ外部クロック信号から遅れてタイミング信号が
出力されることになる。その結果を表したものが図8
(b)である。
【0013】すなわち、外部クロック信号の立ち上がり
から3つの遅延素子52b-1,52b-2,52b-3の合
計遅延時間分だけ遅れてDLL回路よりタイミング信号
が出力されるが、このタイミング信号の立ち上がりから
次の外部クロック信号の立ち上がりまでの時間tDは、
遅延シミュレーション51に設定された遅延補正量に等
しく、次の外部クロック信号から見れば、時間tDだけ
早くクロックが立ち上がっていることになる。
から3つの遅延素子52b-1,52b-2,52b-3の合
計遅延時間分だけ遅れてDLL回路よりタイミング信号
が出力されるが、このタイミング信号の立ち上がりから
次の外部クロック信号の立ち上がりまでの時間tDは、
遅延シミュレーション51に設定された遅延補正量に等
しく、次の外部クロック信号から見れば、時間tDだけ
早くクロックが立ち上がっていることになる。
【0014】このときメモリの動作は、このDLL回路
より出力されるタイミング信号に基づいて行われるの
で、その結果として、DLL回路を用いた場合に外部ク
ロック信号の立ち上がりから有効なメモリ出力が得られ
るまでに生じる時間tAC′は、DLL回路を用いない
場合の時間tACに比べて短くなり、5ns以下にする
ことができる。
より出力されるタイミング信号に基づいて行われるの
で、その結果として、DLL回路を用いた場合に外部ク
ロック信号の立ち上がりから有効なメモリ出力が得られ
るまでに生じる時間tAC′は、DLL回路を用いない
場合の時間tACに比べて短くなり、5ns以下にする
ことができる。
【0015】
【発明が解決しようとする課題】しかしながら、上記従
来のDLL回路では、信号の行きと帰りとで遅延回路が
2系統必要であり(図9に示した第1の遅延回路52a
および第2の遅延回路52b)、しかも、第2の遅延回
路52b内の各遅延素子52b-1,52b-2,52
b-3,……の間にはスイッチ回路54-1,54-2,54
-3,……が備えられている。
来のDLL回路では、信号の行きと帰りとで遅延回路が
2系統必要であり(図9に示した第1の遅延回路52a
および第2の遅延回路52b)、しかも、第2の遅延回
路52b内の各遅延素子52b-1,52b-2,52
b-3,……の間にはスイッチ回路54-1,54-2,54
-3,……が備えられている。
【0016】したがって、厳密には上記2系統の遅延回
路の遅延量は同じではなく、遅延シミュレーション51
に遅延補正量を設定した通りのタイミングでクロック信
号を立ち上げることができないという欠点があった。特
に、通過するスイッチ回路54-1,54-2,54-3,…
…の数が多くなると、それだけ余分な遅延量が増えるの
で、図8(b)に示した時間tDが短くなってしまう。
その結果、外部クロック信号の立ち上がりから有効なメ
モリ出力が得られるまでの時間tACが結局は長くなっ
てしまうということがあった。
路の遅延量は同じではなく、遅延シミュレーション51
に遅延補正量を設定した通りのタイミングでクロック信
号を立ち上げることができないという欠点があった。特
に、通過するスイッチ回路54-1,54-2,54-3,…
…の数が多くなると、それだけ余分な遅延量が増えるの
で、図8(b)に示した時間tDが短くなってしまう。
その結果、外部クロック信号の立ち上がりから有効なメ
モリ出力が得られるまでの時間tACが結局は長くなっ
てしまうということがあった。
【0017】本発明は、このような問題を解決するため
に成されたものであり、2系統の遅延回路を用いること
なくDLL回路を構成することを目的とする。そして、
これによって外部クロック信号の立ち上がりから有効な
データ出力が得られるまでの時間を常に短くできるよう
にすることを目的とする。
に成されたものであり、2系統の遅延回路を用いること
なくDLL回路を構成することを目的とする。そして、
これによって外部クロック信号の立ち上がりから有効な
データ出力が得られるまでの時間を常に短くできるよう
にすることを目的とする。
【0018】
【課題を解決するための手段】本発明のタイミング信号
発生回路は、入力される外部クロック信号を用いて、適
用するシステムの特性に合った遅延補正量をパルス巾と
する上記外部クロック信号と同一周期の補正クロック信
号を生成する補正クロック生成回路と、直列に接続され
た多数の遅延素子により構成され、上記補正クロック生
成回路により生成された補正クロック信号を遅延しつつ
伝送する遅延回路と、上記多数の遅延素子の所定間隔ご
とに設けた多数の中間出力タップと、上記多数の中間出
力タップより出力される信号をそれぞれ入力し、上記補
正クロック信号のレベルに最初の過渡状態が生じている
タップ位置を上記外部クロック信号に同期して検出する
多数の信号検出回路と、上記多数の中間出力タップより
出力される信号のうち、上記多数の信号検出回路で検出
されたタップ位置あるいはそれよりも1段前の中間出力
タップから出力される信号をタイミング信号として取り
出すようにする選択回路とを備えたことを特徴とする。
発生回路は、入力される外部クロック信号を用いて、適
用するシステムの特性に合った遅延補正量をパルス巾と
する上記外部クロック信号と同一周期の補正クロック信
号を生成する補正クロック生成回路と、直列に接続され
た多数の遅延素子により構成され、上記補正クロック生
成回路により生成された補正クロック信号を遅延しつつ
伝送する遅延回路と、上記多数の遅延素子の所定間隔ご
とに設けた多数の中間出力タップと、上記多数の中間出
力タップより出力される信号をそれぞれ入力し、上記補
正クロック信号のレベルに最初の過渡状態が生じている
タップ位置を上記外部クロック信号に同期して検出する
多数の信号検出回路と、上記多数の中間出力タップより
出力される信号のうち、上記多数の信号検出回路で検出
されたタップ位置あるいはそれよりも1段前の中間出力
タップから出力される信号をタイミング信号として取り
出すようにする選択回路とを備えたことを特徴とする。
【0019】本発明の他の特徴とするところは、上記多
数の信号検出回路はそれぞれ、対応する中間出力タップ
より出力される信号がハイレベルのときにハイレベルの
フラグ情報を出力するフラグ出力回路と、上記フラグ出
力回路より出力されるフラグ情報のレベルを反転するイ
ンバータと、上記インバータより出力されるレベル反転
されたフラグ情報と前段の信号検出回路から送られてく
るフラグ情報との論理積をとり、その結果を次段の信号
検出回路へのフラグ情報として出力するAND回路とで
構成され、上記前段の信号検出回路から送られてくるフ
ラグ情報は、初期値がハイレベルに設定されることを特
徴とする。
数の信号検出回路はそれぞれ、対応する中間出力タップ
より出力される信号がハイレベルのときにハイレベルの
フラグ情報を出力するフラグ出力回路と、上記フラグ出
力回路より出力されるフラグ情報のレベルを反転するイ
ンバータと、上記インバータより出力されるレベル反転
されたフラグ情報と前段の信号検出回路から送られてく
るフラグ情報との論理積をとり、その結果を次段の信号
検出回路へのフラグ情報として出力するAND回路とで
構成され、上記前段の信号検出回路から送られてくるフ
ラグ情報は、初期値がハイレベルに設定されることを特
徴とする。
【0020】本発明のその他の特徴とするところは、上
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記対応する中間出力タップより出力され
る信号とのNAND演算を行うNAND回路を上記多数
の信号検出回路ごとに備え、上記多数の信号検出回路ご
とに備えられたNAND回路より出力される信号を合成
して出力する合成回路を備えて成ることを特徴とする。
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記対応する中間出力タップより出力され
る信号とのNAND演算を行うNAND回路を上記多数
の信号検出回路ごとに備え、上記多数の信号検出回路ご
とに備えられたNAND回路より出力される信号を合成
して出力する合成回路を備えて成ることを特徴とする。
【0021】本発明のその他の特徴とするところは、上
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記前段の信号検出回路に対応する中間出
力タップより出力される信号とのNAND演算を行うN
AND回路を上記多数の信号検出回路ごとに備え、上記
多数の信号検出回路ごとに備えられたNAND回路より
出力される信号を合成して出力する合成回路を備えて成
ることを特徴とする。
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記前段の信号検出回路に対応する中間出
力タップより出力される信号とのNAND演算を行うN
AND回路を上記多数の信号検出回路ごとに備え、上記
多数の信号検出回路ごとに備えられたNAND回路より
出力される信号を合成して出力する合成回路を備えて成
ることを特徴とする。
【0022】本発明のその他の特徴とするところは、上
記補正クロック生成回路は、生成する補正クロック信号
の遅延補正量が所定範囲内に収まるように調整する調整
手段を含むことを特徴とする。
記補正クロック生成回路は、生成する補正クロック信号
の遅延補正量が所定範囲内に収まるように調整する調整
手段を含むことを特徴とする。
【0023】本発明のその他の特徴とするところは、上
記選択回路により取り出されたタイミング信号の波形整
形を行う波形整形回路を更に備えたことを特徴とする。
記選択回路により取り出されたタイミング信号の波形整
形を行う波形整形回路を更に備えたことを特徴とする。
【0024】上記のように構成した本発明によれば、ま
ず最初に、適用するシステムの特性に合った遅延補正量
を持つ補正クロック信号が生成され、これが直列接続さ
れた多数の遅延素子上を所定の時間ずつ遅延しながら順
次伝送されていく。このとき、各遅延素子の所定間隔ご
とに設けた多数の中間出力タップより多数の信号検出回
路に出力される信号に基づいて、補正クロック信号のレ
ベルに最初の過渡状態が生じているタップ位置が検出さ
れ、その検出されたタップ位置あるいはそれよりも1段
前の中間出力タップから出力される信号がタイミング信
号として取り出されるようになる。
ず最初に、適用するシステムの特性に合った遅延補正量
を持つ補正クロック信号が生成され、これが直列接続さ
れた多数の遅延素子上を所定の時間ずつ遅延しながら順
次伝送されていく。このとき、各遅延素子の所定間隔ご
とに設けた多数の中間出力タップより多数の信号検出回
路に出力される信号に基づいて、補正クロック信号のレ
ベルに最初の過渡状態が生じているタップ位置が検出さ
れ、その検出されたタップ位置あるいはそれよりも1段
前の中間出力タップから出力される信号がタイミング信
号として取り出されるようになる。
【0025】上記最初の過渡状態が生じているタップ位
置の検出処理は、外部クロック信号に同期して行われて
おり、その検出に使用する補正クロック信号の周期は上
記外部クロック信号の周期と一致しているので、タイミ
ング信号として取り出したクロックの立ち下がりは外部
クロック信号の立ち上がりとほぼタイミングが一致し、
上述のようにして取り出したタイミング信号は、外部ク
ロック信号の立ち上がりよりも遅延補正量の分だけ早く
立ち上がる信号となっている。このように、本発明によ
れば、遅延回路を2系統設けることなく、外部クロック
信号の立ち上がりよりも遅延補正量の分だけ早いタイミ
ングで立ち上がるタイミング信号を発生するDLL回路
を構成することが可能となる。
置の検出処理は、外部クロック信号に同期して行われて
おり、その検出に使用する補正クロック信号の周期は上
記外部クロック信号の周期と一致しているので、タイミ
ング信号として取り出したクロックの立ち下がりは外部
クロック信号の立ち上がりとほぼタイミングが一致し、
上述のようにして取り出したタイミング信号は、外部ク
ロック信号の立ち上がりよりも遅延補正量の分だけ早く
立ち上がる信号となっている。このように、本発明によ
れば、遅延回路を2系統設けることなく、外部クロック
信号の立ち上がりよりも遅延補正量の分だけ早いタイミ
ングで立ち上がるタイミング信号を発生するDLL回路
を構成することが可能となる。
【0026】また、上記多数の信号検出回路をそれぞれ
フラグ出力回路とインバータとAND回路とで構成した
場合には、補正クロック信号のレベルの過渡状態が生じ
ているタップ位置が最初に検出されるまでは、ハイレベ
ルのフラグ情報が次段に伝送され、最初の過渡状態が検
出された後は、そのことを表すロウレベルのフラグ情報
が以降の信号検出回路に順次伝送されていくようにな
る。これにより、補正クロック信号のレベルに過渡状態
が生じているタップ位置が幾つかある場合でも、一番最
初に検出されたタップ位置のみが採用されてタイミング
信号が生成されるようになる。
フラグ出力回路とインバータとAND回路とで構成した
場合には、補正クロック信号のレベルの過渡状態が生じ
ているタップ位置が最初に検出されるまでは、ハイレベ
ルのフラグ情報が次段に伝送され、最初の過渡状態が検
出された後は、そのことを表すロウレベルのフラグ情報
が以降の信号検出回路に順次伝送されていくようにな
る。これにより、補正クロック信号のレベルに過渡状態
が生じているタップ位置が幾つかある場合でも、一番最
初に検出されたタップ位置のみが採用されてタイミング
信号が生成されるようになる。
【0027】また、補正クロック生成回路で生成する補
正クロック信号の遅延補正量が所定範囲内に収まるよう
に調整する調整手段を設けた場合には、適用するシステ
ムにとって早すぎもせず遅すぎもしないタイミングで立
ち上がる適切なタイミング信号を得ることが可能とな
る。
正クロック信号の遅延補正量が所定範囲内に収まるよう
に調整する調整手段を設けた場合には、適用するシステ
ムにとって早すぎもせず遅すぎもしないタイミングで立
ち上がる適切なタイミング信号を得ることが可能とな
る。
【0028】また、選択回路により取り出されたタイミ
ング信号の波形整形を行う波形整形回路を更に設けた場
合には、1周期中のハイレベルの期間がロウレベルの期
間に対して非常に長くなるようなタイミング信号が得ら
れた場合でも、ハイレベルのパルス幅を狭くさせるよう
に働き、適用するシステムにとって使いやすいタイミン
グ信号を常に生成することが可能となる。
ング信号の波形整形を行う波形整形回路を更に設けた場
合には、1周期中のハイレベルの期間がロウレベルの期
間に対して非常に長くなるようなタイミング信号が得ら
れた場合でも、ハイレベルのパルス幅を狭くさせるよう
に働き、適用するシステムにとって使いやすいタイミン
グ信号を常に生成することが可能となる。
【0029】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図1は、本発明によるタイミング
信号発生回路の一実施形態であるDLL回路の全体構成
を示す図であり、図2および図3は、図1中に示した構
成要素の一部分を詳細に示す構成図である。また、図4
は、本実施形態によるDLL回路の動作を説明するため
のタイミングチャートである。
に基づいて説明する。図1は、本発明によるタイミング
信号発生回路の一実施形態であるDLL回路の全体構成
を示す図であり、図2および図3は、図1中に示した構
成要素の一部分を詳細に示す構成図である。また、図4
は、本実施形態によるDLL回路の動作を説明するため
のタイミングチャートである。
【0030】まず、図4を用いて本実施形態によるDL
L回路の動作を説明する。本実施形態では、まず最初
に、図4(a)に示す外部クロック信号から、ハイレベ
ルの期間が後述の遅延補正量に等しく、外部クロック信
号と同一周期の図4(b)のような補正クロック信号を
生成する。補正量は、本実施形態のDLL回路を適用す
るシステム(例えばSDRAM等)の特性に応じて決め
られる。
L回路の動作を説明する。本実施形態では、まず最初
に、図4(a)に示す外部クロック信号から、ハイレベ
ルの期間が後述の遅延補正量に等しく、外部クロック信
号と同一周期の図4(b)のような補正クロック信号を
生成する。補正量は、本実施形態のDLL回路を適用す
るシステム(例えばSDRAM等)の特性に応じて決め
られる。
【0031】次に、図4(c)に示すように、上述のよ
うにして生成した補正クロック信号を、直列に接続した
多数の遅延素子D1 ,D2 ,D3 ,……上を伝送させ
る。これにより、補正クロック信号は、各遅延素子
D1 ,D2 ,D3 ,……を所定の時間ずつ遅延しながら
順次伝送されていく。各遅延素子D1 ,D2 ,D3 ,…
…の入出力段は、それぞれ中間出力タップT0 ,T1 ,
T2 ,……として取り出されており、各タップ位置にお
ける補正クロック信号の波形が図示されている。
うにして生成した補正クロック信号を、直列に接続した
多数の遅延素子D1 ,D2 ,D3 ,……上を伝送させ
る。これにより、補正クロック信号は、各遅延素子
D1 ,D2 ,D3 ,……を所定の時間ずつ遅延しながら
順次伝送されていく。各遅延素子D1 ,D2 ,D3 ,…
…の入出力段は、それぞれ中間出力タップT0 ,T1 ,
T2 ,……として取り出されており、各タップ位置にお
ける補正クロック信号の波形が図示されている。
【0032】このように補正クロック信号を伝送してい
る状態において、外部クロック信号に同期したタイミン
グで検出を行い、補正クロック信号が最初にロウレベル
からハイレベルに切り替わる過渡状態のタップ位置、す
なわち、補正クロック信号の最初の立ち下がり部Aを見
つける。図4(c)の例では、中間出力タップT3 の位
置で最初に補正クロック信号がハイレベルになったこと
を検出している。
る状態において、外部クロック信号に同期したタイミン
グで検出を行い、補正クロック信号が最初にロウレベル
からハイレベルに切り替わる過渡状態のタップ位置、す
なわち、補正クロック信号の最初の立ち下がり部Aを見
つける。図4(c)の例では、中間出力タップT3 の位
置で最初に補正クロック信号がハイレベルになったこと
を検出している。
【0033】そして、本実施形態では、上記中間出力タ
ップT3 における信号の立ち下がり部Aよりも1クロッ
ク前の信号の立ち上がり部Bを、DLL回路の出力であ
るタイミング信号の立ち上がり部として取り出すように
する。図4から明らかなように、タイミング信号として
取り出したクロックの立ち下がり部Cは、外部クロック
信号の立ち上がり部とほぼタイミングが一致する。よっ
て、上述のようにして取り出したタイミング信号は、外
部クロック信号の立ち上がりよりも補正量の分だけ早く
立ち上がる信号となっている。
ップT3 における信号の立ち下がり部Aよりも1クロッ
ク前の信号の立ち上がり部Bを、DLL回路の出力であ
るタイミング信号の立ち上がり部として取り出すように
する。図4から明らかなように、タイミング信号として
取り出したクロックの立ち下がり部Cは、外部クロック
信号の立ち上がり部とほぼタイミングが一致する。よっ
て、上述のようにして取り出したタイミング信号は、外
部クロック信号の立ち上がりよりも補正量の分だけ早く
立ち上がる信号となっている。
【0034】上述のような動作を実現するための回路
が、図1〜図3に示すものである。まず、DLL回路の
全体構成を示す図1において、1は外部入力端子であ
り、図5(a)に示すような外部クロック信号s1(図
4(a)に示したものに相当)が入力される。入力され
た外部クロック信号は、NAND回路および複数のイン
バータで構成される第1の微分回路2によって微分さ
れ、図5(b)に示すような微分信号s2とされる。
が、図1〜図3に示すものである。まず、DLL回路の
全体構成を示す図1において、1は外部入力端子であ
り、図5(a)に示すような外部クロック信号s1(図
4(a)に示したものに相当)が入力される。入力され
た外部クロック信号は、NAND回路および複数のイン
バータで構成される第1の微分回路2によって微分さ
れ、図5(b)に示すような微分信号s2とされる。
【0035】このように、外部クロック信号s1の立ち
上がりと同期して細いパルス幅の微分信号s2を生成し
ているのは、外部クロック信号s1のパルス幅がDLL
回路側であらかじめ分かっていないからである。この生
成した微分信号s2は、2つのNAND回路により構成
されるRSラッチ4をセットするために供給される(図
5(c)に示すラッチ信号の立ち上がり部)。
上がりと同期して細いパルス幅の微分信号s2を生成し
ているのは、外部クロック信号s1のパルス幅がDLL
回路側であらかじめ分かっていないからである。この生
成した微分信号s2は、2つのNAND回路により構成
されるRSラッチ4をセットするために供給される(図
5(c)に示すラッチ信号の立ち上がり部)。
【0036】上記微分信号s2がRSラッチ4に供給さ
れると、それにより立ち上げられたハイレベルのラッチ
信号s3が遅延シミュレーション5に供給される。遅延
シミュレーション5は、幾つかの遅延素子により構成さ
れ、これらの遅延素子によって所定の遅延時間だけラッ
チ信号s3を遅延するためのものである。
れると、それにより立ち上げられたハイレベルのラッチ
信号s3が遅延シミュレーション5に供給される。遅延
シミュレーション5は、幾つかの遅延素子により構成さ
れ、これらの遅延素子によって所定の遅延時間だけラッ
チ信号s3を遅延するためのものである。
【0037】ここで、上記遅延シミュレーション5にお
ける遅延補正量は、本実施形態のDLL回路を適用する
システム(例えばSDRAM)の特性に応じて決められ
る。なお、本実施形態においては複数のインバータを直
列接続して遅延シミュレーション5を構成しているが、
実際には適用するシステムの実態に則して抵抗その他の
回路素子を用いて構成すれば良い。
ける遅延補正量は、本実施形態のDLL回路を適用する
システム(例えばSDRAM)の特性に応じて決められ
る。なお、本実施形態においては複数のインバータを直
列接続して遅延シミュレーション5を構成しているが、
実際には適用するシステムの実態に則して抵抗その他の
回路素子を用いて構成すれば良い。
【0038】この遅延シミュレーション5を通過する
と、図5(d)に示すように、ラッチ信号s3の立ち上
がりから上記遅延補正量だけ遅れて立ち上がる信号s4
が得られる。この信号s4は、NAND回路および複数
のインバータで構成される第2の微分回路3によって微
分され、信号s4の立ち上がりと同期した細いパルス幅
の微分信号s5とされる。
と、図5(d)に示すように、ラッチ信号s3の立ち上
がりから上記遅延補正量だけ遅れて立ち上がる信号s4
が得られる。この信号s4は、NAND回路および複数
のインバータで構成される第2の微分回路3によって微
分され、信号s4の立ち上がりと同期した細いパルス幅
の微分信号s5とされる。
【0039】そして、この第2の微分回路3で生成され
た微分信号s5は、RSラッチ4をリセットするために
供給される(図5(c)に示すラッチ信号の立ち下がり
部)。以上の動作により、RSラッチ4からは、図5
(c)に示すような周期のクロック信号が補正クロック
信号s3(図4(b)に示したものに相当)として出力
される。このように、本実施形態では、第1、第2の微
分回路2,3、RSラッチ4および遅延シミュレーショ
ン5により補正クロック生成回路が構成されている。
た微分信号s5は、RSラッチ4をリセットするために
供給される(図5(c)に示すラッチ信号の立ち下がり
部)。以上の動作により、RSラッチ4からは、図5
(c)に示すような周期のクロック信号が補正クロック
信号s3(図4(b)に示したものに相当)として出力
される。このように、本実施形態では、第1、第2の微
分回路2,3、RSラッチ4および遅延シミュレーショ
ン5により補正クロック生成回路が構成されている。
【0040】上記のようにして生成された補正クロック
信号s3は、インバータ7を介して遅延回路8に入力さ
れる。遅延回路8は、7個の遅延ブロック8-1〜8-7が
直列接続されて構成されている。上記補正クロック信号
s3は、これら7個の遅延ブロック8-1〜8-7内を端子
dsinおよびdsoを介して所定の時間ずつ遅延しな
がら順次伝送されていき、最終的には外部出力端子16
より出力される。なお、遅延回路8は、本実施形態のよ
うに複数のブロックに分割して構成する必要は必ずしも
ない。
信号s3は、インバータ7を介して遅延回路8に入力さ
れる。遅延回路8は、7個の遅延ブロック8-1〜8-7が
直列接続されて構成されている。上記補正クロック信号
s3は、これら7個の遅延ブロック8-1〜8-7内を端子
dsinおよびdsoを介して所定の時間ずつ遅延しな
がら順次伝送されていき、最終的には外部出力端子16
より出力される。なお、遅延回路8は、本実施形態のよ
うに複数のブロックに分割して構成する必要は必ずしも
ない。
【0041】また、上記7個の遅延ブロック8-1〜8-7
には、上記第1の微分回路2で生成され2つのインバー
タ6で遅延された微分信号s2′が端子ltcbに供給
されるようになっている。各遅延ブロック8-1〜8-7で
は、この微分信号s2′に同期して、補正クロック信号
s3が最初にロウレベルからハイレベルに切り替わるタ
ップ位置の検出処理を行う。
には、上記第1の微分回路2で生成され2つのインバー
タ6で遅延された微分信号s2′が端子ltcbに供給
されるようになっている。各遅延ブロック8-1〜8-7で
は、この微分信号s2′に同期して、補正クロック信号
s3が最初にロウレベルからハイレベルに切り替わるタ
ップ位置の検出処理を行う。
【0042】ここで、各遅延ブロック8-1〜8-7内には
多数の中間出力タップが設けられており、それらの中間
出力タップから取り出された信号は、後述する処理を経
て端子coutを介して出力される。そして、この端子
coutより出力された信号は、AND回路11,12
およびNAND回路13を介して出力される。これによ
り、各遅延ブロック8-1〜8-7内の検出処理で最初の過
渡状態であることが検出された中間出力タップから出力
された信号のみを選択するようにしている。
多数の中間出力タップが設けられており、それらの中間
出力タップから取り出された信号は、後述する処理を経
て端子coutを介して出力される。そして、この端子
coutより出力された信号は、AND回路11,12
およびNAND回路13を介して出力される。これによ
り、各遅延ブロック8-1〜8-7内の検出処理で最初の過
渡状態であることが検出された中間出力タップから出力
された信号のみを選択するようにしている。
【0043】図2は、図1中に示した遅延ブロック8-1
〜8-7の1つを詳細に示した回路図である。図2に示す
ように、本実施形態の遅延ブロック8-1〜8-7は、直列
接続された多数の遅延素子D1 ,D2 ,……,D16を備
えている。前段の遅延ブロックより出力された補正クロ
ック信号s3は、端子dsinを介して入力され、各遅
延素子D1 ,D2 ,……,D16を所定の時間(例えば
0.3ns)ずつ遅延しながら順次伝送されていく。そ
して、端子dsoを介して次段の遅延ブロックに出力さ
れる。
〜8-7の1つを詳細に示した回路図である。図2に示す
ように、本実施形態の遅延ブロック8-1〜8-7は、直列
接続された多数の遅延素子D1 ,D2 ,……,D16を備
えている。前段の遅延ブロックより出力された補正クロ
ック信号s3は、端子dsinを介して入力され、各遅
延素子D1 ,D2 ,……,D16を所定の時間(例えば
0.3ns)ずつ遅延しながら順次伝送されていく。そ
して、端子dsoを介して次段の遅延ブロックに出力さ
れる。
【0044】また、上記各遅延素子D1 ,D2 ,……,
D16の所定間隔おきに(本実施形態では遅延素子の4個
おきに)4つの中間出力タップT1 ,T2 ,T3 ,T4
が設けられており、各中間出力タップT1 ,T2 ,
T3 ,T4 より取り出される信号s6-1,s6-2,s6
-3,s6-4(以下、特に区別しないときはs6と記す)
はそれぞれ、直列接続された4つ信号検出回路21-1,
21-2,21-3,21-4(以下、特に区別しないときは
21と記す)の端子cina0に供給される。この端子
cina0に供給されたタップ信号s6は、レベル反転
された後で端子cuoより出力され、次段の信号検出回
路21の端子cuiに供給される。
D16の所定間隔おきに(本実施形態では遅延素子の4個
おきに)4つの中間出力タップT1 ,T2 ,T3 ,T4
が設けられており、各中間出力タップT1 ,T2 ,
T3 ,T4 より取り出される信号s6-1,s6-2,s6
-3,s6-4(以下、特に区別しないときはs6と記す)
はそれぞれ、直列接続された4つ信号検出回路21-1,
21-2,21-3,21-4(以下、特に区別しないときは
21と記す)の端子cina0に供給される。この端子
cina0に供給されたタップ信号s6は、レベル反転
された後で端子cuoより出力され、次段の信号検出回
路21の端子cuiに供給される。
【0045】上記信号検出回路21の端子cina0に
供給されたタップ信号s6は、上述した検出処理を行う
際に利用される。この検出処理は、上述したように、外
部クロック信号s1の立ち上がりに同期した微分信号s
2′に同期して行われる。そのために、各信号検出回路
21には、上記微分信号s2′が端子ltcbに供給さ
れるとともに、インバータ22によりレベル反転された
信号が端子ltcに供給される。
供給されたタップ信号s6は、上述した検出処理を行う
際に利用される。この検出処理は、上述したように、外
部クロック信号s1の立ち上がりに同期した微分信号s
2′に同期して行われる。そのために、各信号検出回路
21には、上記微分信号s2′が端子ltcbに供給さ
れるとともに、インバータ22によりレベル反転された
信号が端子ltcに供給される。
【0046】なお、本実施形態では遅延素子D1 ,
D2 ,……,D16を全てインバータで構成しているの
で、伝送される補正クロック信号s3のレベルがインバ
ータ1個おきに反転している。この場合において、信号
検出回路21-1,21-2,21-3,21-4はインバータ
4個おきに設けられているので、ハイレベルあるいはロ
ウレベルのどちらか一方にのみ負荷が加えられているこ
とになる。よって、このままではその負荷の影響により
波形の幅がくるってしまうことが考えられるので、負荷
が接続されているインバータとそうでないインバータと
で異なるサイズを選択する又はその他の方法で適切に遅
延量を変えることで、大きな波形の狂いがなくなるよう
に工夫している。
D2 ,……,D16を全てインバータで構成しているの
で、伝送される補正クロック信号s3のレベルがインバ
ータ1個おきに反転している。この場合において、信号
検出回路21-1,21-2,21-3,21-4はインバータ
4個おきに設けられているので、ハイレベルあるいはロ
ウレベルのどちらか一方にのみ負荷が加えられているこ
とになる。よって、このままではその負荷の影響により
波形の幅がくるってしまうことが考えられるので、負荷
が接続されているインバータとそうでないインバータと
で異なるサイズを選択する又はその他の方法で適切に遅
延量を変えることで、大きな波形の狂いがなくなるよう
に工夫している。
【0047】ここで、上記信号検出回路21-1,2
1-2,21-3,21-4の1つを詳細に示した回路図を、
図3に示す。図3において、端子cina0に供給され
た中間出力タップからのタップ信号s6は、上述したよ
うに、インバータ31によりレベル反転された後(図1
に示した遅延回路8の入力段にあるインバータ7でレベ
ル反転されたものが元に戻される)、端子cuoより出
力され、次段の信号検出回路21の端子cuiに供給さ
れる。
1-2,21-3,21-4の1つを詳細に示した回路図を、
図3に示す。図3において、端子cina0に供給され
た中間出力タップからのタップ信号s6は、上述したよ
うに、インバータ31によりレベル反転された後(図1
に示した遅延回路8の入力段にあるインバータ7でレベ
ル反転されたものが元に戻される)、端子cuoより出
力され、次段の信号検出回路21の端子cuiに供給さ
れる。
【0048】上記インバータ31によりレベル反転され
たタップ信号は、N型MOSトランジスタ、P型MOS
トランジスタおよびインバータの組み合わせで構成され
るDフリップフロップ32にも供給され、保持される。
この動作は、端子ltcb,ltcからN型MOSトラ
ンジスタとP型MOSトランジスタとのゲート端子に与
えられる微分信号s2′とその反転信号とに同期して、
すなわち、外部クロック信号s1に同期して行われる。
たタップ信号は、N型MOSトランジスタ、P型MOS
トランジスタおよびインバータの組み合わせで構成され
るDフリップフロップ32にも供給され、保持される。
この動作は、端子ltcb,ltcからN型MOSトラ
ンジスタとP型MOSトランジスタとのゲート端子に与
えられる微分信号s2′とその反転信号とに同期して、
すなわち、外部クロック信号s1に同期して行われる。
【0049】そして、上記Dフリップフロップ32に保
持されたタップ信号がハイレベルであれば、Dフリップ
フロップ32からハイレベルの検出フラグfndが出力
される。一方、Dフリップフロップ32に保持されたタ
ップ信号がロウレベルであれば、Dフリップフロップ3
2からロウレベルの検出フラグfndが出力される。こ
のようにして得られた検出フラグfndは、インバータ
33およびAND回路36を介して端子nfndoより
出力される。
持されたタップ信号がハイレベルであれば、Dフリップ
フロップ32からハイレベルの検出フラグfndが出力
される。一方、Dフリップフロップ32に保持されたタ
ップ信号がロウレベルであれば、Dフリップフロップ3
2からロウレベルの検出フラグfndが出力される。こ
のようにして得られた検出フラグfndは、インバータ
33およびAND回路36を介して端子nfndoより
出力される。
【0050】上記端子nfndoより出力されたハイレ
ベルあるいはロウレベルの検出フラグは、次段の信号検
出回路21の端子nfndiに入力される。この端子n
fndiに入力された前段からの検出フラグfnd′
は、上記AND回路36に供給される。これにより、各
信号検出回路21で得られた検出フラグfndは、イン
バータ33でレベル反転された後で、AND回路36に
より、前段の信号検出回路21から送られてくる検出フ
ラグfnd′との間でANDをとりながら次段の信号検
出回路21へと順次伝送されていく。
ベルあるいはロウレベルの検出フラグは、次段の信号検
出回路21の端子nfndiに入力される。この端子n
fndiに入力された前段からの検出フラグfnd′
は、上記AND回路36に供給される。これにより、各
信号検出回路21で得られた検出フラグfndは、イン
バータ33でレベル反転された後で、AND回路36に
より、前段の信号検出回路21から送られてくる検出フ
ラグfnd′との間でANDをとりながら次段の信号検
出回路21へと順次伝送されていく。
【0051】図1に示したように、遅延回路8の初段に
設けた遅延ブロック8-1の端子nfndiは基準電位v
ddに接続され、検出フラグfnd′はハイレベルに初
期化されている。したがって、遅延回路8内を伝送する
補正クロック信号s3がロウレベルからハイレベルに最
初に切り替わるタップ位置までは、図3の端子nfnd
iに前段の信号検出回路21から入力される検出フラグ
fnd′はハイレベルとなっている。
設けた遅延ブロック8-1の端子nfndiは基準電位v
ddに接続され、検出フラグfnd′はハイレベルに初
期化されている。したがって、遅延回路8内を伝送する
補正クロック信号s3がロウレベルからハイレベルに最
初に切り替わるタップ位置までは、図3の端子nfnd
iに前段の信号検出回路21から入力される検出フラグ
fnd′はハイレベルとなっている。
【0052】つまり、補正クロック信号s3がロウレベ
ルからハイレベルに最初に切り替わるタップ位置まで
は、現段の信号検出回路21で検出される検出フラグf
ndはロウレベルなので、それがインバータ33によっ
てレベル反転された信号と、前段から送られてくるハイ
レベルの検出フラグfnd′とのANDがとられ、ハイ
レベルの検出フラグfnd′が次段の信号検出回路21
へと伝送されていく。
ルからハイレベルに最初に切り替わるタップ位置まで
は、現段の信号検出回路21で検出される検出フラグf
ndはロウレベルなので、それがインバータ33によっ
てレベル反転された信号と、前段から送られてくるハイ
レベルの検出フラグfnd′とのANDがとられ、ハイ
レベルの検出フラグfnd′が次段の信号検出回路21
へと伝送されていく。
【0053】これに対して、補正クロック信号s3がロ
ウレベルからハイレベルに最初に切り替わるタップ位置
の信号検出回路21では、そこで検出される検出フラグ
fndはハイレベルとなる。すると、それがインバータ
33によってレベル反転された信号と、前段から送られ
てくるハイレベルの検出フラグfnd′とのANDがと
られることによって、ロウレベルの検出フラグfnd′
が次段の信号検出回路21に伝送される。
ウレベルからハイレベルに最初に切り替わるタップ位置
の信号検出回路21では、そこで検出される検出フラグ
fndはハイレベルとなる。すると、それがインバータ
33によってレベル反転された信号と、前段から送られ
てくるハイレベルの検出フラグfnd′とのANDがと
られることによって、ロウレベルの検出フラグfnd′
が次段の信号検出回路21に伝送される。
【0054】一旦ロウレベルの検出フラグfnd′が次
段に伝送されると、その後は、現段の信号検出回路21
で得られた検出フラグfndがハイレベルであろうとロ
ウレベルであろうと、AND回路36からは常にロウレ
ベルの信号が出力される。したがって、補正クロック信
号s3がロウレベルからハイレベルに最初に切り替わる
タップ位置まではハイレベルの検出フラグfnd′が伝
えられ、その後はずっとロウレベルの検出フラグfn
d′が伝えられるようになる。
段に伝送されると、その後は、現段の信号検出回路21
で得られた検出フラグfndがハイレベルであろうとロ
ウレベルであろうと、AND回路36からは常にロウレ
ベルの信号が出力される。したがって、補正クロック信
号s3がロウレベルからハイレベルに最初に切り替わる
タップ位置まではハイレベルの検出フラグfnd′が伝
えられ、その後はずっとロウレベルの検出フラグfn
d′が伝えられるようになる。
【0055】このように構成することにより、補正クロ
ック信号s3のロウレベルからハイレベルへの切り替わ
りを最初に検出した信号検出回路21よりも後段にある
信号検出回路21において、対応する中間出力タップよ
り取り出された信号がタイミング信号として出力される
ことがないようになる。
ック信号s3のロウレベルからハイレベルへの切り替わ
りを最初に検出した信号検出回路21よりも後段にある
信号検出回路21において、対応する中間出力タップよ
り取り出された信号がタイミング信号として出力される
ことがないようになる。
【0056】また、上述のようにして検出された検出フ
ラグfndは、2つのインバータ33,34を介してN
AND回路35にも供給される。このNAND回路35
には、他にも前段の信号検出回路21から端子cuiに
送られてくるレベル反転されたタップ信号s6′や、同
じく前段の信号検出回路21から端子nfndiに送ら
れてくる前段における検出フラグfnd′も供給され
る。ここで、現段における検出フラグfndを2つのイ
ンバータ33,34を通すのは、前段から送られてくる
検出フラグfnd′の遅延量との整合をとるためであ
る。
ラグfndは、2つのインバータ33,34を介してN
AND回路35にも供給される。このNAND回路35
には、他にも前段の信号検出回路21から端子cuiに
送られてくるレベル反転されたタップ信号s6′や、同
じく前段の信号検出回路21から端子nfndiに送ら
れてくる前段における検出フラグfnd′も供給され
る。ここで、現段における検出フラグfndを2つのイ
ンバータ33,34を通すのは、前段から送られてくる
検出フラグfnd′の遅延量との整合をとるためであ
る。
【0057】上記NAND回路35は、入力される3つ
の信号fnd,fnd′,s6′が全てハイレベルのと
きにロウレベルの信号を出力する。すなわち、現段にお
ける検出フラグfndと前段からの検出フラグfnd′
とが共にハイレベルのとき、つまり、補正クロック信号
s3がロウレベルからハイレベルに最初に切り替わるタ
ップ位置において、前段の信号検出回路21から端子c
uiを介して送られてくるタップ信号s6′をレベル反
転して端子coutより出力する。一方、現段における
検出フラグfndと前段からの検出フラグfnd′との
どちらかでもロウレベルであれば、NAND回路35
は、端子coutよりハイレベルの信号を出力する。
の信号fnd,fnd′,s6′が全てハイレベルのと
きにロウレベルの信号を出力する。すなわち、現段にお
ける検出フラグfndと前段からの検出フラグfnd′
とが共にハイレベルのとき、つまり、補正クロック信号
s3がロウレベルからハイレベルに最初に切り替わるタ
ップ位置において、前段の信号検出回路21から端子c
uiを介して送られてくるタップ信号s6′をレベル反
転して端子coutより出力する。一方、現段における
検出フラグfndと前段からの検出フラグfnd′との
どちらかでもロウレベルであれば、NAND回路35
は、端子coutよりハイレベルの信号を出力する。
【0058】図2に示すように、各信号検出回路2
1-1,21-2,21-3,21-4の端子coutから出力
された4つの信号は、AND回路23に入力され、AN
Dがとられる。さらに、このAND回路23によりAN
D演算が行われた結果の信号は、図1のAND回路11
あるいは12に供給され、他の遅延ブロックから同様に
して供給されてくる信号との間でANDがとられる。
1-1,21-2,21-3,21-4の端子coutから出力
された4つの信号は、AND回路23に入力され、AN
Dがとられる。さらに、このAND回路23によりAN
D演算が行われた結果の信号は、図1のAND回路11
あるいは12に供給され、他の遅延ブロックから同様に
して供給されてくる信号との間でANDがとられる。
【0059】上述したように、各遅延ブロック8-1〜8
-7内にある各信号検出回路21-1,21-2,21-3,2
1-4では、補正クロック信号s3のレベル反転を最初に
検出したものだけから、その前段の信号検出回路21か
らのタップ信号s6′がレベル反転して出力され、その
他の信号検出回路21からはハイレベル信号が出力され
ている。
-7内にある各信号検出回路21-1,21-2,21-3,2
1-4では、補正クロック信号s3のレベル反転を最初に
検出したものだけから、その前段の信号検出回路21か
らのタップ信号s6′がレベル反転して出力され、その
他の信号検出回路21からはハイレベル信号が出力され
ている。
【0060】したがって、図1のAND回路11,12
の出力信号がNAND回路13で処理されることによ
り、上述のようにして補正クロック信号s3の最初の過
渡状態を検出した信号検出回路21の端子coutより
レベル反転して出力されたタップ信号s6′のレベルが
元に戻され、タイミング信号s7として取り出される。
このように、本実施形態では、図2のAND回路23
と、図1のAND回路11,12およびNAND回路1
3とにより合成回路が構成されている。
の出力信号がNAND回路13で処理されることによ
り、上述のようにして補正クロック信号s3の最初の過
渡状態を検出した信号検出回路21の端子coutより
レベル反転して出力されたタップ信号s6′のレベルが
元に戻され、タイミング信号s7として取り出される。
このように、本実施形態では、図2のAND回路23
と、図1のAND回路11,12およびNAND回路1
3とにより合成回路が構成されている。
【0061】なお、上記図1〜図3の例では、補正クロ
ック信号s3のレベル反転を最初に検出したタップ位置
よりも1段前のタップ位置から取り出した信号をタイミ
ング信号として利用しているが、レベル反転を最初に検
出したタップ位置から取り出した信号をタイミング信号
として利用するようにしても良い。この場合は、図3の
端子cina0より入力されインバータ31でレベル反
転されたタップ信号s6′をそのままNAND回路35
に入力するようにすれば良い。
ック信号s3のレベル反転を最初に検出したタップ位置
よりも1段前のタップ位置から取り出した信号をタイミ
ング信号として利用しているが、レベル反転を最初に検
出したタップ位置から取り出した信号をタイミング信号
として利用するようにしても良い。この場合は、図3の
端子cina0より入力されインバータ31でレベル反
転されたタップ信号s6′をそのままNAND回路35
に入力するようにすれば良い。
【0062】また、図2に示すように、各信号検出回路
21-1,21-2,21-3,21-4の端子nfndoから
出力された4つの検出フラグ信号は、AND回路24に
入力され、ANDがとられる。さらに、このAND回路
24によりAND演算が行われた結果の信号は、図1の
AND回路9あるいはNAND回路10に供給されるこ
とにより、上述した端子coutより出力されるタップ
信号と同様にして合成されて出力端子17より出力され
る。
21-1,21-2,21-3,21-4の端子nfndoから
出力された4つの検出フラグ信号は、AND回路24に
入力され、ANDがとられる。さらに、このAND回路
24によりAND演算が行われた結果の信号は、図1の
AND回路9あるいはNAND回路10に供給されるこ
とにより、上述した端子coutより出力されるタップ
信号と同様にして合成されて出力端子17より出力され
る。
【0063】以上の処理により、図4(c)で説明した
ような動作が実現できた。図6は、上記のように構成し
た本実施形態のDLL回路に実際に外部クロック信号s
1を入力した場合に得られるタイミング信号s7の結果
を示す波形図である。ここで、図6(a)および(b)
は、1クロック周期が7nsの外部クロック信号s1を
入力した場合、図6(c)および(d)は1クロック周
期が30nsの外部クロック信号s1を入力した場合の
結果をそれぞれ示す。
ような動作が実現できた。図6は、上記のように構成し
た本実施形態のDLL回路に実際に外部クロック信号s
1を入力した場合に得られるタイミング信号s7の結果
を示す波形図である。ここで、図6(a)および(b)
は、1クロック周期が7nsの外部クロック信号s1を
入力した場合、図6(c)および(d)は1クロック周
期が30nsの外部クロック信号s1を入力した場合の
結果をそれぞれ示す。
【0064】この図6から明らかなように、1クロック
周期が7nsの外部クロック信号s1を入力した場合に
は、外部クロック信号s1よりも立ち上がりが3.8n
sほど早いタイミング信号s7が得られ、1クロック周
期が30nsの外部クロック信号s1を入力した場合に
は、外部クロック信号s1よりも立ち上がりが26.8
nsほど早いタイミング信号s7が得られている。
周期が7nsの外部クロック信号s1を入力した場合に
は、外部クロック信号s1よりも立ち上がりが3.8n
sほど早いタイミング信号s7が得られ、1クロック周
期が30nsの外部クロック信号s1を入力した場合に
は、外部クロック信号s1よりも立ち上がりが26.8
nsほど早いタイミング信号s7が得られている。
【0065】ところで、図1のNAND回路13より出
力された信号s7をそのままタイミング信号として利用
しても構わないが、図7(a)のように、ハイレベルの
期間がロウレベルの期間に対して非常に長くなるような
信号が得られる場合もある。そのようなタイミング信号
s7は、実際のシステムでは使いづらいので、本実施形
態ではNAND回路13の後段に波形整形回路14を設
け、ハイレベルのパルス幅を狭くするように調整してか
らタイミング信号出力端子15より出力するようにして
いる。図7(b)はその波形整形の結果を示す波形図で
あり、図1中に示した信号s8,s9の波形を示してい
る。
力された信号s7をそのままタイミング信号として利用
しても構わないが、図7(a)のように、ハイレベルの
期間がロウレベルの期間に対して非常に長くなるような
信号が得られる場合もある。そのようなタイミング信号
s7は、実際のシステムでは使いづらいので、本実施形
態ではNAND回路13の後段に波形整形回路14を設
け、ハイレベルのパルス幅を狭くするように調整してか
らタイミング信号出力端子15より出力するようにして
いる。図7(b)はその波形整形の結果を示す波形図で
あり、図1中に示した信号s8,s9の波形を示してい
る。
【0066】以上詳しく説明したように、本実施形態に
よれば、外部クロック信号の立ち上がりよりも、遅延シ
ミュレーション5に設定した遅延補正量の分だけ早く立
ち上がるタイミング信号を得ることができ、例えば、外
部クロック信号の立ち上がりから有効なメモリ出力が得
られるまでに生じる時間tACを5ns以下の短い時間
に抑えることができる。
よれば、外部クロック信号の立ち上がりよりも、遅延シ
ミュレーション5に設定した遅延補正量の分だけ早く立
ち上がるタイミング信号を得ることができ、例えば、外
部クロック信号の立ち上がりから有効なメモリ出力が得
られるまでに生じる時間tACを5ns以下の短い時間
に抑えることができる。
【0067】そして、本実施形態では、このような動作
を実現するDLL回路を遅延回路を2系統設けることな
く構成することができる。したがって、2系統の遅延回
路の特性が互いに異なることによって外部クロック信号
の立ち上がりから有効なデータ出力が得られるまでの時
間tACが長くなってしまうことがあるという従来の不
都合を防止することができ、上記時間tACを常に短く
することができる。
を実現するDLL回路を遅延回路を2系統設けることな
く構成することができる。したがって、2系統の遅延回
路の特性が互いに異なることによって外部クロック信号
の立ち上がりから有効なデータ出力が得られるまでの時
間tACが長くなってしまうことがあるという従来の不
都合を防止することができ、上記時間tACを常に短く
することができる。
【0068】しかも、本実施形態では、上述の遅延補正
量を決定するための遅延シミュレーション5を、実際に
適用するシステムを想定して構成しているので、適用す
るシステムにとって適切な補正量だけタイミング信号の
立ち上がりを早くすることができる。すなわち、信号の
立ち上がりを早くする補正量は大きすぎても小さすぎて
もいけないが、本実施形態によれば適切な補正量を設定
することができる。この点、上記遅延シミュレーション
5は本発明の調整手段に相当する。
量を決定するための遅延シミュレーション5を、実際に
適用するシステムを想定して構成しているので、適用す
るシステムにとって適切な補正量だけタイミング信号の
立ち上がりを早くすることができる。すなわち、信号の
立ち上がりを早くする補正量は大きすぎても小さすぎて
もいけないが、本実施形態によれば適切な補正量を設定
することができる。この点、上記遅延シミュレーション
5は本発明の調整手段に相当する。
【0069】例えば、補正量が大きすぎてタイミング信
号の立ち上がりが必要以上に早くなると、1クロック前
のタイミングでのデータセットアップがシステム側で完
了する前に次のクロックのタイミング信号が立ち上がっ
てしまい、不都合が生じる。そこで、遅延シミュレーシ
ョン5の遅延補正量を適当に設定することで、系の遅れ
に対して比較的安定に特性が合うように時間tACが所
定のスレッショルドよりも小さくならないようにするこ
とができる。
号の立ち上がりが必要以上に早くなると、1クロック前
のタイミングでのデータセットアップがシステム側で完
了する前に次のクロックのタイミング信号が立ち上がっ
てしまい、不都合が生じる。そこで、遅延シミュレーシ
ョン5の遅延補正量を適当に設定することで、系の遅れ
に対して比較的安定に特性が合うように時間tACが所
定のスレッショルドよりも小さくならないようにするこ
とができる。
【0070】さらに、本実施形態では、得られたタイミ
ング信号s7を更に波形整形回路14で波形整形してい
るので、1周期中のハイレベルの期間を適切な幅にする
ことができ、適用するシステムにおいて使いやすいタイ
ミング信号を生成することができる。
ング信号s7を更に波形整形回路14で波形整形してい
るので、1周期中のハイレベルの期間を適切な幅にする
ことができ、適用するシステムにおいて使いやすいタイ
ミング信号を生成することができる。
【0071】
【発明の効果】本発明は上述したように、多数の遅延素
子を直列接続することによって遅延回路を構成し、この
遅延回路上を、適用するシステムの特性に合った遅延補
正量を持つ外部クロック信号と同一周期の補正クロック
信号を生成して伝送させる。このとき、各遅延素子の所
定間隔ごとに設けた中間出力タップより出力される信号
を用いて補正クロック信号の最初の過渡状態が生じてい
るタップ位置を検出し、そのタップ位置あるいはそれよ
り1段前の中間出力タップから出力される信号をタイミ
ング信号として出力するようにしたので、遅延回路を2
系統設けることなく、外部クロック信号の立ち上がりよ
りも、補正クロック信号に設定した遅延補正量分だけ早
いタイミングで立ち上がるタイミング信号を発生するD
LL回路を構成することが可能となる。しかも、本発明
では適用するシステムの特性に合わせて上記遅延補正量
を設定しているので、そのシステムにとって最適なタイ
ミングで立ち上がるタイミング信号を得ることができ
る。
子を直列接続することによって遅延回路を構成し、この
遅延回路上を、適用するシステムの特性に合った遅延補
正量を持つ外部クロック信号と同一周期の補正クロック
信号を生成して伝送させる。このとき、各遅延素子の所
定間隔ごとに設けた中間出力タップより出力される信号
を用いて補正クロック信号の最初の過渡状態が生じてい
るタップ位置を検出し、そのタップ位置あるいはそれよ
り1段前の中間出力タップから出力される信号をタイミ
ング信号として出力するようにしたので、遅延回路を2
系統設けることなく、外部クロック信号の立ち上がりよ
りも、補正クロック信号に設定した遅延補正量分だけ早
いタイミングで立ち上がるタイミング信号を発生するD
LL回路を構成することが可能となる。しかも、本発明
では適用するシステムの特性に合わせて上記遅延補正量
を設定しているので、そのシステムにとって最適なタイ
ミングで立ち上がるタイミング信号を得ることができ
る。
【0072】したがって、本発明のタイミング信号発生
回路をSDRAM等のメモリに適用した場合、メモリの
動作は上述のようにして早いタイミングで出力されるタ
イミング信号に基づいて行われるので、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでの
時間を短くすることができる。その際、本発明では遅延
回路を1系統しか設けていないので、2系統の遅延回路
の特性が互いに異なることによって外部クロック信号の
立ち上がりから有効なデータ出力が得られるまでの時間
が長くなってしまうことがあるという従来の不都合をな
くすことができ、上記時間を常に短くすることができ
る。
回路をSDRAM等のメモリに適用した場合、メモリの
動作は上述のようにして早いタイミングで出力されるタ
イミング信号に基づいて行われるので、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでの
時間を短くすることができる。その際、本発明では遅延
回路を1系統しか設けていないので、2系統の遅延回路
の特性が互いに異なることによって外部クロック信号の
立ち上がりから有効なデータ出力が得られるまでの時間
が長くなってしまうことがあるという従来の不都合をな
くすことができ、上記時間を常に短くすることができ
る。
【0073】また、本発明の他の特徴によれば、補正ク
ロック信号の遅延補正量が所定範囲内に収まるように調
整する調整手段を設けたので、適用するシステムにとっ
て早すぎもせず遅すぎもしないタイミングで立ち上がる
適切なタイミング信号を得ることができ、システムの処
理の遅れに対して比較的安定に特性が合うようにするこ
とができる。
ロック信号の遅延補正量が所定範囲内に収まるように調
整する調整手段を設けたので、適用するシステムにとっ
て早すぎもせず遅すぎもしないタイミングで立ち上がる
適切なタイミング信号を得ることができ、システムの処
理の遅れに対して比較的安定に特性が合うようにするこ
とができる。
【0074】また、本発明のその他の特徴によれば、取
り出されたタイミング信号の波形整形を行う波形整形回
路を更に設けたので、タイミング信号の1周期中のハイ
レベルの期間を適切な幅にすることができ、適用するシ
ステムにとって使いやすいタイミング信号を常に生成す
ることができる。
り出されたタイミング信号の波形整形を行う波形整形回
路を更に設けたので、タイミング信号の1周期中のハイ
レベルの期間を適切な幅にすることができ、適用するシ
ステムにとって使いやすいタイミング信号を常に生成す
ることができる。
【図1】本発明のタイミング信号発生回路の一実施形態
によるDLL回路の全体構成例を示す回路図である。
によるDLL回路の全体構成例を示す回路図である。
【図2】図1中に示した遅延ブロックの詳細な構成例を
示す回路図である。
示す回路図である。
【図3】図2中に示した信号検出回路の詳細な構成例を
示す回路図である。
示す回路図である。
【図4】本実施形態によるDLL回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図5】外部クロック信号から補正クロック信号を生成
する動作を説明するためのタイミングチャートである。
する動作を説明するためのタイミングチャートである。
【図6】本実施形態のDLL回路に実際に外部クロック
信号を入力した場合に得られるタイミング信号の結果を
示す波形図である。
信号を入力した場合に得られるタイミング信号の結果を
示す波形図である。
【図7】波形整形前後のタイミング信号の波形の例を示
す図である。
す図である。
【図8】DLL回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図9】従来のDLL回路の構成例を示す図である。
【符号の説明】 1 外部入力端子 2,3 微分回路 4 RSラッチ 5 遅延シミュレーション 8 遅延回路 8-1〜8-7 遅延ブロック 11,12 AND回路 13 NAND回路 14 波形整形回路 15 タイミング信号出力端子 21-1,21-2,21-3,21-4 信号検出回路 23 AND回路 32 Dフリップフロップ 33,34 インバータ 35 NAND回路 36 AND回路 D1 ,D2 ,……,D16 遅延素子 T1 ,T2 ,……,T4 中間出力タップ s1 外部クロック信号 s3 補正クロック信号 s6 タップ信号 s7 タイミング信号 s8,s9 波形整形されたタイミング信号
Claims (6)
- 【請求項1】 入力される外部クロック信号を用いて、
適用するシステムの特性に合った遅延補正量をパルス巾
とする上記外部クロック信号と同一周期の補正クロック
信号を生成する補正クロック生成回路と、 直列に接続された多数の遅延素子により構成され、上記
補正クロック生成回路により生成された補正クロック信
号を遅延しつつ伝送する遅延回路と、 上記多数の遅延素子の所定間隔ごとに設けた多数の中間
出力タップと、 上記多数の中間出力タップより出力される信号をそれぞ
れ入力し、上記補正クロック信号のレベルに最初の過渡
状態が生じているタップ位置を上記外部クロック信号に
同期して検出する多数の信号検出回路と、 上記多数の中間出力タップより出力される信号のうち、
上記多数の信号検出回路で検出されたタップ位置あるい
はそれよりも1段前の中間出力タップから出力される信
号をタイミング信号として取り出すようにする選択回路
とを備えたことを特徴とするタイミング信号発生回路。 - 【請求項2】 上記多数の信号検出回路はそれぞれ、対
応する中間出力タップより出力される信号がハイレベル
のときにハイレベルのフラグ情報を出力するフラグ出力
回路と、 上記フラグ出力回路より出力されるフラグ情報のレベル
を反転するインバータと、 上記インバータより出力されるレベル反転されたフラグ
情報と前段の信号検出回路から送られてくるフラグ情報
との論理積をとり、その結果を次段の信号検出回路への
フラグ情報として出力するAND回路とで構成され、 上記前段の信号検出回路から送られてくるフラグ情報
は、初期値がハイレベルに設定されることを特徴とする
請求項1に記載のタイミング信号発生回路。 - 【請求項3】 上記選択回路は、上記フラグ出力回路よ
り出力されるフラグ情報と、上記前段の信号検出回路か
ら送られてくるフラグ情報と、上記対応する中間出力タ
ップより出力される信号とのNAND演算を行うNAN
D回路を上記多数の信号検出回路ごとに備え、 上記多数の信号検出回路ごとに備えられたNAND回路
より出力される信号を合成して出力する合成回路を備え
て成ることを特徴とする請求項2に記載のタイミング信
号発生回路。 - 【請求項4】 上記選択回路は、上記フラグ出力回路よ
り出力されるフラグ情報と、上記前段の信号検出回路か
ら送られてくるフラグ情報と、上記前段の信号検出回路
に対応する中間出力タップより出力される信号とのNA
ND演算を行うNAND回路を上記多数の信号検出回路
ごとに備え、 上記多数の信号検出回路ごとに備えられたNAND回路
より出力される信号を合成して出力する合成回路を備え
て成ることを特徴とする請求項2に記載のタイミング信
号発生回路。 - 【請求項5】 上記補正クロック生成回路は、生成する
補正クロック信号の遅延補正量が所定範囲内に収まるよ
うに調整する調整手段を含むことを特徴とする請求項1
に記載のタイミング信号発生回路。 - 【請求項6】 上記選択回路により取り出されたタイミ
ング信号の波形整形を行う波形整形回路を更に備えたこ
とを特徴とする請求項1〜5の何れか1項に記載のタイ
ミング信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8202956A JPH1032488A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8202956A JPH1032488A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1032488A true JPH1032488A (ja) | 1998-02-03 |
Family
ID=16465955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8202956A Withdrawn JPH1032488A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1032488A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
-
1996
- 1996-07-12 JP JP8202956A patent/JPH1032488A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |