JP4215919B2 - Dllクロック発生器 - Google Patents
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Description
【発明が属する技術分野】
本発明は、DLL(delayed locked loop)クロック発生装置に関し、特に、DDR SDRAM(Dual Data Rate Synchronous Data Random Access Memory)で用いられるDLLクロック発生装置に関するものである。
【0002】
【従来の技術】
一般に、半導体メモリ回路の各機能ブロックは、クロックに同期してメモリセルからデータを読み出すか、または書き込み動作を行うことになる。このようなクロック同期は、クロック発生装置から供給されるクロック信号を使用して行われる。
【0003】
また、半導体素子にクロックとデータまたは他のクロックとのスキューを補償するために一定周期を有するクロックを利用している。特に、DDR SDRAMで、クロックに同期させてデータを送り出すと、そのクロックの遅延入力およびデータ出力経路遅延によるスキューが発生することになる。そこで、これを補償するため、別途、内部クロックを使用している。
【0004】
次に、図15を参照して具体例を説明する。クロック信号clkに同期させてデータdoutを送り出すと、td1ほどのスキューが発生することになる。これを補償するには、td1ほど先立つクロック信号に同期させてデータを送り出すことのできる内部クロック信号が用いられるが、これがDLLクロック信号dll_clockである。したがって、DLLクロック信号dll_clkに合せてデータを送り出せば、図15に示したdout'のようなスキューなしに、外部クロック信号と同期させることができる。
【0005】
DLLクロック信号dll_clkは外部クロック信号clockにtd1ほど先立つクロックであるが、実際には、外部クロック信号をtd2ほど遅延させて作ることになる。すなわち、td2=tck−td1であるため、後ろのほうでは、td1ほど先立つclockのように見えるのである。
【0006】
【発明が解決しようとする課題】
しかし、従来のDLLは外部クロックが入力された後、相当な時間が経過した後、スキューを補償する内部クロック信号が生成されるので、初期データが遅延するという問題点があった。
【0007】
また、内部クロック信号を完全にデジタル的に生成できないので、エラーのない内部クロック信号を生成するには付加的な努力が必要であった。
【0008】
本発明の目的は、上記のような問題点を解決し、極めて短いロッキング時間を有するDLLクロック発生器を提供することにある。
【0009】
【課題を解決する為の手段】
このような目的を達成するため、本発明は、外部から周期tの第1クロックを入力し、前記第1クロックに対してデータ出力の遅延時間と同じ遅延時間td1を有する第2クロックを生成する第1クロック発生器と、前記第1および第2クロックを入力してパルス幅t−td1を有する第1制御信号を生成する制御信号発生器と、前記第1制御信号および前記第1クロックを入力して前記第1制御信号のパルス幅ほど遅延されたDLLクロックを生成する第2クロック発生器とを備えたことを特徴とする。
【0010】
外部から周期tの第1クロックを入力し、前記第1クロックに対してデータ出力の遅延時間と同じ遅延時間t d1 を有する第2クロックを生成する第1クロック発生器と、前記第1および第2クロックを入力してパルス幅t−t d1 を有する第1制御信号および前記第1制御信号をシフトさせるための第2および第3制御信号を生成する制御信号発生器と、
前記第1制御信号のパルス幅を遅延させて伝播する論理回路からなる第1遅延チェーンが複数接続された第1遅延チェーン部と、前記第1遅延チェーン部で遅延された第1制御信号が入力され、前記第2および第3制御信号に応答して前記第1制御信号をシフトさせて第1および第2出力を生成するシフタが複数接続されたシフタ部と、前記シフタ部で生成された前記第1出力および第2出力が入力され、前記第1クロックに対応する外部クロックを伝播するロジック演算手段が複数接続されたロジック演算手段部と、前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第2遅延チェーンが複数接続された第2遅延チェーン部と、を備え、前記外部クロックが、前記第1制御信号のパルス幅によって設定され通過した第1遅延チェーンと同じ数の第2遅延チェーンを通過することで、第1制御信号のパルス幅だけ遅延したDLLクロックを発生することを特徴とする。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【0012】
図1は本発明に係るDLLクロック生成を説明するためのクロック波形図を示している。
図1に示したように、DLLクロック発生器は、第1クロック信号clkと、第1クロック信号clkから生成された第2クロック信号clk_doutとを利用して、td2のパルス幅を有する第1制御信号msrを生成する。第2クロック信号clk_doutは第1クロック信号clkを遅延モデルにより遅延させたもので、データ出力と同じタイミングを有する。
【0013】
第1制御信号msrのパルス幅を遅延チェーンによりtd2ほど遅延させてDLLクロック信号dll_clkを生成する。すなわち、補償しようとする遅延をパルスに作り、得られたパルスをさらに遅延クロックに変える遅延−パルス−遅延変換方式を使用する。
【0014】
図2は図1の概念を具体的に実現したものである。遅延モデル31は外部から入力された第1クロック信号clkから、出力データdoutと同じタイミングを有する第2クロック信号clk_doutを生成するものである。制御信号発生器32は第1および第2クロック信号clkおよびclk_doutから、第1ないし第3制御信号msr、shftおよびshift_resetを、それぞれ、生成するものである。これらの信号波形を図6に示す。DLL発生器33は、入力された第1ないし第3制御信号からDLLクロックdll_clkを生成するものである。
【0015】
遅延モデル31と制御信号発生器32は本発明の対象ではないため、詳細な回路構成は省略する。
【0016】
図3は本発明に係るDLL発生器33の構成を示す。図4は図3の部分拡大図である。
【0017】
図4を説明する。本発明に係るDLL発生器33は大きく3つの部分、すなわち、遅延チェーン部と、シフトおよびロック部と、遅延チェーン複写部とにより構成された階層構造を有する。これらの各構成要素を連結して1つのステージを構成し、各ステージが直列に接続されている。
【0018】
遅延チェーン部は、第1制御信号のパルス幅を遅延させて伝播する機能を有し、遅延チェーンとそれの各遅延ステージの出力を記憶し、下の3入力NORに伝達するシフタにより構成されている。図6に示したように、シフタは、端子resetがL(ローレベル)である間、入力を記憶し、端子inがLである間、第2制御信号shftがH(ハイレベル)になると、記憶してある値を次のステージに移す。一方、端子resetがHになると、シフタのAbノードはHに戻り、AノードはLに戻る。図3および図4の遅延チェーンの複写部は遅延チェーンと同じ遅延を有するように作られた複写遅延チェーンであって、複写遅延チェーンを介して得られた外部クロックが、DLLクロックとなる。
【0019】
これを具体的に説明すると、多数のステージが直列に連結され、第1制御信号msrの立ち上がりを遅延させて第1制御信号のパルス幅を調節する遅延チェーン部が構成されている。この遅延チェーンの各ステージは、2入力NANDゲート40と、NANDゲート40の出力を反転させるインバータ41とにより構成されている。1番目のステージの2入力NANDゲート40は、2入力に第1制御信号がそれぞれ入力され、その出力がインバータ41に伝達され、2度目以上の上位ステージのNANDゲート40は、以前のインバータ41の出力と第1制御信号とがNAND演算された後、その結果がインバータ41により反転される。
【0020】
図7は遅延チェーンを介して1つずつ伝播され各ステージで生成されたパルスを示す。図3のノードa1ないしg1の出力波形を説明すると、各遅延チェーンを経るほどHへの遷移が遅れ、結局、パルス幅が狭くなることになり、ノードh1以上の遅延ステージでは、Hが現れない。すなわち、第1制御信号は遅延チェーン全体をイネーブル/ディスエーブルしながら、各ステージの1番目のステージから順に伝播されることになる。第1制御信号がLである時は、全てのステージの遅延出力a1ないしI1…は全部Lを有する。これとは別に、第1制御信号がHである場合、遅延チェーンがイネーブルにされ、同時に、H信号が遅延チェーンを介して伝播されるため、図7のように各ステージの出力端子a1、b1、…は順にHに遷移することになる。
【0021】
第1制御信号がLに落ちると、遅延チェーンは、また、全て、Lにリセットされる。したがって、第1制御信号がHである間のみ、遅延チェーンを介してHが伝播されるため、例えば、図7のように、与えられたパルス内では、g1出力端子(7番目のステージ)までは、Hが伝播され、h1出力端子から後の全ての端子は、Lのままである。
【0022】
一方、各ステージは、当該ステージのインバータ41の出力と、第2および第3制御信号shftおよびshift_resetとがそれぞれ入力されるシフタ42と、外部クロックclkと、シフタ42の出力および次のステージのシフタ42の出力をNOR演算するNORゲート43と、NORゲート43の出力を反転させるインバータ44とにより構成されている。
【0023】
図5はシフタ42の詳細な構成を示す。図5に示したように、シフタ42には、遅延チェーンの出力と第3制御信号が入力されるR−Sラッチ回路が含まれている。第3制御信号shift-resetがLである間に入力(遅延チェーンの出力)がLである場合、R−Sラッチ回路は、以前のreset値をそのまま記憶していることになるが、入力端子にパルスが入力されると、R−Sラッチ回路は、リセットされた値と反対の値を有することになる。したがって、第1制御信号がLに落ちた後、図7のように、第2制御信号shftが供給されると、シフタ42の出力outbは第1制御信号の遅延チェーンの中、Hが通過した部分と、そうでない部分が異なって出力されることになる。一方、シフタ42の他の出力outは逆の位相を有することになる。
【0024】
シフタ42の出力outおよびoutbは、3入力NORゲート43に入力される。この3入力NORゲート43を介して外部クロックclkが出力できるかどうか、この2つの入力値によって決まる。図3および図4に円で示す部分の内部にある3入力NORゲート43のみがクロック信号clkを通過させることができることになるが、この地点は前の第1制御信号msrがHである間、Hが伝播された終わりのポイント(7番目のステージ)になる。図3で、1−6番目のステージのNORゲート43の入力値を見ると、すぐ次のステージに位置するシフタからHの出力outが入力されるため、ノードa3ないしf3は、クロックclk値とは関係なく、常に、Hを出力することになって、クロック伝播が行われなくなる。また、8番目のステージ以上のNORゲート43は、すぐ次のステージに位置するシフタからLの出力outが入力されるが、図7のタイミング図に示したように、シフタ42の出力outbがHであるため、クロックclk値とは関係なく、常に、Hを出力することになり、クロック伝播が行われなくなる。結局、7番目のステージに位置したNORゲート43のみがクロックを伝播することになる。すなわち、7番目のステージのNORゲート43は、外部クロックclkと、Lのシフタ出力ノードg2およびすぐ次のステージに位置したLのシフタ出力outとを受けるため、クロック伝播が行われることになる。
【0025】
したがって、このポイントから入力された外部クロックは、第1制御信号msrのパルス幅によって設定された同じ数の遅延チェーンを通過するため、DLLクロックdll_clkは、第1制御信号msrパルス幅だけ、すなわち、td2だけクロックが遅延されることになる。
【0026】
図8は図3の回路のシミュレーション結果を示す。DLLクロック発生器が動作して3クロック後からDLLクロックを得ることができる。このDLLクロックは、前述したように、外部クロックとシフタの出力doutとの間の遅延差に相当する第1制御信号msrパルスの幅に相当するだけ外部クロックを遅延チェーンに通過させて遅延させたものである。
【0027】
本発明の最も重要な部分は、パルス幅を遅延チェーンに変える部分である。これは遅延チェーンの構成と入力信号とにより多様化できるが、図9ないし図12に多様な実施例を示す。
【0028】
図9はNANDゲートの代わりにNORゲートを使用した例である。この場合、第1制御信号msrが反転された/msr信号が入力される。また、この場合は/msrがHである時、遅延チェーンが全てH出力を有しながらディスエーブルされ、/msrがLである時、Lが伝播される。したがって、シフタおよびロック部分も等価的に変えれば良い。
【0029】
前述したように、本実施の形態は、1クロックごとに第1制御信号msrを作る例である。これとは別に、2クロックごとに第1制御信号msrを生成し用いても問題はない。このような場合の波形を図10に示す。すなわち、クロックclk2とクロックclk_dout2は、それぞれ、クロックclkとクロックclk_doutの2倍の周期を有する。したがって、これら2つのパルスで生成された第1制御信号msr2も、やはり2倍の周期を有することになる。第2および第3制御信号shftおよびshift_resetも、やはり同様の方法で生成することができる。これを利用して、図11に示したように、遅延チェーンが用いられるし、前述した変形(図10)も可能である。
【0030】
一方、図12のように、第1制御信号msr2の代わりに、クロックclk2とクロックclk_dout2を用いることもやはり可能である。これは、図10の波形に見られるように、"msr2=clk2 AND clk_dout2"という論理式が成立するためである。また、"/msr2=/clk2 OR /clk_dout2"という論理式もやはり成立するため、msr2を利用して構成される回路は、/clk2と/clk_dout2を利用しても構成することができる。したがって、図10の変形もやはり可能である。
【0031】
同様の原理で、周期が4倍、またそれ以上にすることもできる。終わりに、3入力NORゲートにより構成されたロックは、入力の配置を変えて、図13および図14のように、3入力NANDゲートに等価的に変更することができる。
【0032】
以上説明したように、本発明は、前述した実施の形態および図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形および変更が可能であることは、当業者にとって当然のことである。
【0033】
【発明の効果】
以上説明したように、本発明によれば、クロックとデータ、またはクロックと他のクロック間のスキューを補償するためのクロック発生装置として、DDR SDRAMでは、完全デジタル方式の早いDLLロックが可能となる。
【図面の簡単な説明】
【図1】本発明に係るDLLクロック生成を説明するためのクロック波形図である。
【図2】本発明に係るDLL回路のブロック図である。
【図3】本発明の回路図である。
【図4】図3の部分拡大図である。
【図5】図3および図4のシフタの回路図である。
【図6】図3の各信号に対するタイミング図である。
【図7】図3の回路動作の説明のためのタイミング図である。
【図8】図3の回路のシミュレーション結果グラフ。
【図9】本発明に係る遅延チェーンの他の実施例を示した回路図である。
【図10】外部クロック周期を2倍にした場合における各信号波形図である。
【図11】本発明に係る遅延チェーンの他の例を示す回路図である。
【図12】本発明に係る遅延チェーンの他の例を示す回路図である。
【図13】本発明に係るロック回路の他の例を示す回路である。
【図14】本発明に係るロック回路の他の例を示す回路である。
【図15】DLLクロック生成を説明するためのクロック波形図である。
【符号の説明】
40、45 NANDゲート
41、46 インバータ
42 シフタ
43 NORゲート
Claims (6)
- 外部から周期tの第1クロックを入力し、前記第1クロックに対してデータ出力の遅延時間と同じ遅延時間td1を有する第2クロックを生成する第1クロック発生器と、
前記第1および第2クロックを入力してパルス幅t−td1を有する第1制御信号を生成する制御信号発生器と、
前記第1制御信号および前記第1クロックを入力して前記第1制御信号のパルス幅ほど遅延されたDLLクロックを生成する第2クロック発生器と
を備えたことを特徴とする半導体素子のDLLクロック発生器。 - 請求項1において、前記制御信号発生器は、遅延された前記第1制御信号をシフトさせるための第2および第3制御信号を発生することを特徴とするDLLクロック発生器。
- 請求項2において、
前記第2クロック発生器は、多数のステージを含み、
前記各ステージは、
前記第1制御信号のパルス幅を遅延させて伝播する論理回路からなる第1遅延チェーンと、
前記第1遅延チェーンの出力が入力され、前記第2および第3制御信号に応答して前記第1制御信号をシフトさせて第1および第2出力を生成するシフタと、
前記シフタの第1出力と、前記第1クロックおよび次のステージに位置したシフタの第2出力とが入力され、前記第1クロックに対応する外部クロックを伝播するロジック演算手段と、
前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第2遅延チェーンと
を含むことを特徴とするDLLクロック発生器。 - 請求項3において、前記第1遅延チェーンは、前記第1制御信号の立ち上がりエッジのみを遅延させ、前記第1制御信号のパルス幅を狭くすることを特徴とするDLLクロック発生器。
- 請求項3において、前記第1制御信号は、第1クロックのn倍(nは2以上の整数)の周期を有するクロックと、第2クロックのn倍の周期を有するクロックを利用して生成されることを特徴とするDLLクロック発生器。
- 外部から周期tの第1クロックを入力し、前記第1クロックに対してデータ出力の遅延時間と同じ遅延時間t d1 を有する第2クロックを生成する第1クロック発生器と、
前記第1および第2クロックを入力してパルス幅t−t d1 を有する第1制御信号および前記第1制御信号をシフトさせるための第2および第3制御信号を生成する制御信号発生器と、
前記第1制御信号のパルス幅を遅延させて伝播する論理回路からなる第1遅延チェーンが複数接続された第1遅延チェーン部と、
前記第1遅延チェーン部で遅延された第1制御信号が入力され、前記第2および第3制御信号に応答して前記第1制御信号をシフトさせて第1および第2出力を生成するシフタが複数接続されたシフタ部と、
前記シフタ部で生成された前記第1出力および第2出力が入力され、前記第1クロックに対応する外部クロックを伝播するロジック演算手段が複数接続されたロジック演算手段部と、
前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第2遅延チェーンが複数接続された第2遅延チェーン部と、
を備え、
前記外部クロックが、前記第1制御信号のパルス幅によって設定され通過した第1遅延チェーンと同じ数の第2遅延チェーンを通過することで、第1制御信号のパルス幅だけ遅 延したDLLクロックを発生することを特徴とするDLLクロック発生器。
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