TW533679B - Delayed locked loop clock generator using delay-pulse-delay conversion - Google Patents
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- 230000003111 delayed effect Effects 0.000 title claims abstract description 14
- 238000006243 chemical reaction Methods 0.000 title 1
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 8
- 230000002079 cooperative effect Effects 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Description
533679 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(< ) 發明背景 發明領域 本發明有關一種時脈產生器,且更特別的是有關一種 於具有雙倍資料速率(DDR)之同步隨機存取記憶體 (SDRAM)內的延遲閉鎖迴路(DLL)時脈產生器。 相關技術說明 一般而言,半導體記憶體電路內的模組是與時脈同步 的,且會執行例如自記憶體單元讀取資料或是將資料書 寫到記憶體單兀上等各種功能,同步作業是根據時脈產 生器內產生的時脈信號而執行的。在半導體裝置中,使 用的是一具有確定週期的時脈信號以補償一時脈信號與 一資料信號之間或是兩個時脈信號之間的歪斜失真。更 特別地,在DDR SDRAM中,當吾人依與時脈同步的方 式輸出資料信號時,會存在有因爲時脈輸入的延遲以及 讀取路徑的延遲而產生的歪斜失真。據此,使用一個額 外的內部時脈以補償因爲上述延遲而產生的歪斜失真。 參照第1圖,當吾人依與時脈信號elk同步的方式輸出 資料伯號時’會出現歪斜失真t ^。爲了補償t ^,而使用 一新的時脈,此時脈指的是一 DLL (延遲閉鎖迴路)時 脈信號dll —elk。若資料信號與DLL時脈信號dll_clk是 同步的,則會在沒有歪斜失真t ^的情形下輸出資料信 號。 D L L時脈信號d 11 _ c 1 k會比時脈信號c 1 k超前此輸入延 遲。實質上,DLL時脈信號dll_clk是藉由使時脈信號延 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----!--^------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 533679 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(/) 遲長達從時脈信號的一個週期t d減去輸入延遲t ^的餘數 t们而產生的。也就是說’可以將一個實質的延遲値表示 爲下列方程式: t ^ ck"^ d\ 不過,習知的DLL電路會在一個相當長的時間之後產 生一個用以補償歪斜失真的內部時脈信號。 發明槪述 所以,本發明的目的在於提供一種具有較短閉鎖時間 的DLL產生器。 爲達成本發明之目的而提供的一種用於產生DLL時脈 信號的裝置,此裝置包括:一第一時脈產生器,用於接 收第一時脈信號,亦即,一外部的同步時脈信號且具有 第一時間週期,並用於產生一較之第一時脈延遲第一延 遲時間的第二時脈;一第二時脈產生器,係用於產生其 脈波寬度對應到第一時間週期與第一延遲時間之間差異 的第一控制信號;以及一第三時脈產生器,係用於產生 一比第一時脈信號慢了第一控制信號之脈波寬度的DLL 時脈信號。 爲達成本發明之目的而提供的一種用於產生DLL時脈 信號的裝置,此裝置包括:一脈波產生器,用於產生一 其脈波寬度對應到一個預定延遲時間的脈波信號;一含 有複數延遲器的第一延遲鏈,用於依序使脈波信號延遲 一預定延遲時間;以及一其延遲時間與第一延遲鏈相同 的第二延遲鏈,用於使外部時脈信號延遲以回應一來自 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----T丨丨:------------訂---------^^1 (請先閱讀背面之注意事項再填寫本頁) 533679 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(4 ) 延遲器的輸出信號。 圖式簡單說明 本發明的這些及其他特性、觀念、及優點將會因爲以 下的說明、申請專利範圍、及附圖而變得更明顯。 第1圖係用以顯示由根據習知DLL時脈產生器所產生 之DLL時脈的時序圖; 第2圖係用以顯示根據本發明而產生之DLL時脈的時 序圖; 第3圖係用以顯示根據本發明之DLL時脈產生器的方 塊圖; 第4圖係用以顯示根據本發明之DLL時脈產生器的電 路圖; 第5圖顯示的是第4圖的詳細電路圖; 第6圖顯示的是第4和5圖中位移器的電路圖; 第7圖係用以顯示第4圖中各信號的時序圖; 第8圖係用以顯示根據本發明中DLL時脈產生器之作 業情形的時序圖; 第9圖係用以顯示第4圖中電路模擬結果的曲線; 第1 0圖係用以顯示根據本發明另一個實施例之延遲鏈 的電路圖; 第1 1圖係用以顯示各信號在時脈週期變爲兩倍時的時 序圖; 第1 2和1 3圖係用以顯示根據本發明又一個實施例之 延遲鏈的電路圖; 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----r 丨丨:------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制农 533679 A7 B7 五、發明說明(4 ) 第1 4和1 5圖係用以顯示根據本發明另一個實施例之 位移器的電路圖。 發明的詳細說明 以下將參照所附圖示說明本發明的各較佳實施例。 參照第2圖,DLL時脈產生器會利用兩個時脈信號亦 即一第一時脈信號elk以及一第二時脈信號clk_d〇Ut而 產生一第一控制信號msr。更特別地,第一控制信號msr 的脈波寬度是等於從時脈信號的一週期t ^減去延遲t ^的 餘數t,2。第二時脈信號clk_d〇iit是透過延遲模型使第一 時脈信號elk延遲了延遲t力而產生的。據此,第二時脈 信號clk_dout的時序與第1圖中未經補償之資料輸出信 號之時序是相同的。 藉由一延遲鏈將第一控制信號的脈波寬度轉換成其數 値與第一控制信號之脈波寬度相同的時間延遲。DLL時 脈信號dll_clk是藉由使第一時脈信號延遲了此時間延遲 而產生的。換句話說,將一待補償的時間延遲轉換成一 脈波信號,並再次將此脈波信號轉換成此時間延遲。 參照第3圖,係參照第2圖以施行上述DLL時脈信號 之產生的方塊圖。延遲模型3 1會接收一外部的第一時脈 信號elk並產生一其時序是與未經補償之資料輸出信號 之時序相同的第二時脈信號clk_dout。控制信號產生器 32會接收第一時脈信號elk和第二時脈信號clk_dout並 產生一第一控制信號m s r、一第二控制信號s h ft、以及一 第三控制信號shift_reset。DLL時脈產生器33會接收第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----r--:------------訂--------— (請先閱讀背面之注意事項再填寫本頁) 533679 五、發明說明(6 ) 要此複製來產生DLL時脈之理由,則係由於必須在主動裝置(HP, 本發明第4圖中之位移器42)之前補償輸入信號的延遲,以用於 產生一閉鎖信號。 延遲鏈單位包括許多相互依串聯方式耦合在一起的延遲鏈階 段,且會藉由使第一控制信號msr的上升時序延遲而控制第一控 制信號的脈波寬度。延遲鏈單位的每一級都包含一含有兩輸入的 非及閘40以及一用來使非及閘40之輸出反相的反相器4 1。第一 級內的非及閘40會接收第一控制信號並將之饋入到反相器4 1內。 其他級內的各非及閘40都會接收並執行第一控制信號的非及邏輯 作業以及前一級內反相器4 1的輸出信號。將非及邏輯作業的輸出 加到反相器4 1上而使非及閘的輸出反相。 第8圖係用以顯示延遲鏈在結點al到il上之輸出時脈信號的時 序圖。當第一控制信號通過越多延遲鏈時,使第一控制信號變成 高位準的位移會受到延遲。據此,其脈波寬度會變小且在h 1之後 的級便不再有變成高位準的位移。換句話說,會使第一控制信號 的波形從第一級依序傳播。當第一控制信號是低位準時,所有級 內延遲鏈的各輸出信號a1到i 1都是低位準的。因此,當第一控 制信號是高位準時,延遲鏈是呈動作中而使高位準信號傳遍延遲 鏈,因此依序使延遲鏈的各輸出信號al到il位移爲高位準。 若第一控制信號變成低位準時,則使所有延遲鏈都重設爲低位 準。據此’只有虽桌一控制fg號是局位準時才能使局位準信號傳 遍延遲鏈。例如於第8圖中,高位準信號會傳播到遠達輸出結點 g 1 (第九級),而在更遠(亦即從輸出結點h 1之後)階段內延遲 鏈的輸出信號都會保持在低位準。 -8 - 533679 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(7 ) 另一方面,延遲鏈包含一反相器41、一用來接收第二 控制信號shft和第三控制信號shift — reset的位移器42、 一用來於目前以及下一個級內執行位移器4 2輸出信號的 非或邏輯作業的非或閘4 3、以及一用來使非或閘4 3之輸 出信號反相的反相器44。 參照第6圖,顯示的是位移器4 2的詳細電路圖。如第 6圖所示,位移器42包含一用來接收延遲鏈的一輸出和 第三控制信號shiftjeset的R-S自鎖電路。當某一輸入 也就是延遲鏈的一輸出是低位準而第三控制信號 shift_reset也是低位準時,R-S自鎖電路會儲存前一重設 信號,不過當輸入一高位準脈波時,R- S自鎖電路會含有 此重設數値的反相數値。如第8圖所示,在第一控制信 號變成低位準之後將第二控制信號shft加到此位移器 上,其中有高位準信號通過之位移器42的輸出信號會具 有一與其中有高位準信號通過之位移器42的輸出信號不同 的數値。位移器42的其他輸出都具有反轉的相位。 將位移器42的兩個輸出out及outb加到三-輸入-非或 閘43上。參照第4和5圖,只有圓圈內的三-輸入-非或 閘43能夠讓時脈信號elk通過。圓圏內的級是當第一控 制信號msr是高位準時高位準信號能夠傳播的最後一級 (第七級)。 由於第一到第六級內的非或閘43會接收來自下一級的 高位準信號,故無論時脈信號爲何結點a3到i3上的輸出 信號都是高位準的,因此於這些級內不存在任何(信號) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------.—-----------.—訂— (請先閱讀背面之注意事項再填寫本頁) 4. 533679 A7 B7 五、發明說明(ί ) C請先閱讀背面之越音?事項再填寫本頁} 傳播。所以,只有第t级内的非或閘43會傳播時脈。換 句話說,由於第七級内的非或閘4 3會接收時脈信號elk、 結點g2上位移器的低位準輸出信號outb、以及下一级内 位移器的低位準輸出信號out,故使時脈得以傳播。 所以,由於加到這値點上的時脈信號elk會通過預定 數目的延遲鏈(此預定數目是與第一控制信號rasr的脈 波寬度相同),故DLL時脈dll_clk是延遲了第一控制信 號ffisr的脈波寬度td2〇 第9圖顯示的是第4圖中電路模擬的結果,吾人可以 在來自DLL時脈産生器作業的三個時脈之後得到DLL·時脈 。此DLL時脈是藉由使時脈信號延遲長達第一控制信號 Msr的脈波寬度而産生的。第一控制信號fiisr的脈波寬度 會對應到延遲td2。 利用延遲鏈使第一控制信號as r的脈波寬度變成延遲 的轉換在規路上是很重要的。延運鏈可以侬各種待色加 以施行。第11到13圖中顯示的是延遲鏈的各種實施例。 參照第10圖,以非或闊取代非及闊並將一已反相的 第一控制信號/«sr輸入到延遲鏈上。當已反相的第一控 制信號/asr是高位準時,延遲鏈的所有輸出都是高位準 的且呈休止狀態。當已反相的第一控制信號/»sr是低位 準時,則使低位準的時脈信號得以傳播。據此,位移及 閉鎖單位應該作等效的改變。 經濟部智慧財產局員工消費合作社印製 於上述實施例中,是在每個時脈信號上産生第一控制 信號。不過,在每隔一時脈信號上産生第一控制信號也 不致有問題。此例中的波形是顯示於第11圖中。換句話 說,第二控制信號clk2及第二資料輸出時脈信號 clk_d〇Ut2的週期是時脈信號elk及資料輸出時脈信號 clk_dout週期的兩倍。據此,較之上述第一控制信號nsr 由第二時脈信號clk2及第二資料輸出時脈信號clk-dout2 -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 533679 A7 B7 i、發明說明(9 ) 構成的第一控制信號msr 2會具有兩倍的週期。具有兩倍 週期的第二和第三控制信號也是藉由類似的方法產生 的。在這個實施例中,可以使用如第1 2圖所示的延遲鏈。 可以使用具有兩倍週期的時脈信號clk2和clk_dout2 取代如第1 3圖所示的第一控制信號msr2,因爲第一控制 信號msr2是等於兩時脈信號clk2和clk_dont2的非及邏 輯作業的結果。也就是說,可以將第一控制信號msr2表 爲下列關係:量測2 = clk2及clk_dout2。同時,可以將 已反相的第一控制信號/msr2表示爲下列關係:/量測2 = /clk2或/clk_dout2。所以,可以施彳了參照第11圖加以 說明的改變。 利用相同的原理,可以使時脈信號的週期增加到高達 四倍或更多。 可以依如第1 4和1 5圖所示的方式等效地施行位移 器。 利用根據本發明各實施例中的DLL時脈產生器,於 DDR SDRAM內可以在一極短的時間以內得到穩定、準 確、且屬數位式的DLL。 雖則吾人已在顯示目的下揭示了本發明的一些較佳實 施例,然而熟悉習用技術的人應該能在不偏離本發明所 附申請專利範圍之精神及範疇下作各種修正、添加、或 取代。 符號說明 31…延遲模型 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 1 ----訂--- 經濟部智慧財產局員工消費合作社印製 533679 A7 _B7_ 五、發明說明(^ ) 32…控制信號產生器 33…DLL時脈產生器
4 0-· # R 41,44…反相器 4 2…位移器 43…輸入非或閘 elk, clk2…時脈信號 clk_dout,clk_dout2…資料輸出時脈信號 m s r,m s r 2…第一控制信號 out,outb…輸出信號 shift…第二控制信號 shift_reset…第三控制信號 /clk2…已反相的時脈信號 /clk_dout2…已反相的資料輸出時脈信號 /msr2…已反相的第一控制信號 ----------I* — — — — — — — ^ 11111111 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 2 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 533679 經濟部智慧財產局員工消費合作社印製 六 A8 B8 C8 D8 申請專利範圍 1 · 一種用於產生延遲閉鎖迴路(DLL)時脈信號的裝置,包 括: 一第一時脈產生器,用於接收第一時脈信號,亦即, 一外部的同步時脈信號且具有第一時間週期,並用於產 生一較之第一時脈延遲了第一延遲時間的第二時脈; 一第二時脈產生器,用於產生其脈波寬度對應到第一 時間週期與第一延遲時間之間差異的第一控制信號;以 及 一第三時脈產生器,用於產生一比第一時脈信號慢了 第一控制信號之脈波寬度的DLL時脈信號。 2 ·如申請專利範圍第1項之裝置,其中該第二時脈產生 器會產生用來使已延遲第一控制信號位移的第二和第 Ξ控制信號。 3 ·如申請專利範圍第2項之裝置,其中該第三時脈產生 器包含複數之級, 其中各階段都含有: 一第一延遲鏈,用於使第一控制信號延遲一預定延遲 時間; 一位移器,用於使第一控制信號位移以回應來自第一 延遲鏈的第二和第三控制信號,且用於產生一第一輸出 信號以及一第二輸出信號; 一邏輯操作器,用於接收第一時脈信號、來自目前級 內位移器的第一輸出信號、及來自下一級內位移器的第 二輸出信號,且用於傳播一個對應到第一時脈信號的第 -13· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 533679 A8 B8 C8 D8 六、申請專利範圍 三時脈信號;以及 一第二延遲鏈,具有與第一延遲鏈相同的延遲時間, 用於使第三時脈信號延遲。 4 .如申請專利範圍第3項之裝置,其中該第一延遲鏈會 藉由只依與第一控制信號的上升邊緣同步的方式施行 延遲而減小第一控制信號的脈波寬度。 5 .如申請專利範圍第3項之裝置,其中該第一控制信號 是以其週期是第一時脈週期之η倍的一個第四時脈和 一個第五時脈爲基礎而產生的,其中η是一等於二或更 大的整數。 6. —種用於產生延遲閉鎖迴路(DLL)時脈信號的裝置,包 括: 一脈波產生器,用於產生一個其脈波寬度對應到一個 預定延遲時間的脈波信號; 一含有複數延遲機構的第一延遲鏈,用於依序使脈波 信號延遲一預定延遲時間;以及 一其延遲時間與第一延遲鏈相同的第二延遲鏈,用於 使外部時脈信號延遲以回應一來自延遲器的輸出信號。 7 .如申請專利範圍第6項之裝置,其中該脈波是透過一 用來輸入外部時脈信號以及用來輸出已延遲外部時脈 信號的相同路徑而產生的。 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀臂面之注意事項再填寫本頁) 訂---------處— 經濟部智慧財產局員工消費合作社印製
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980061113A KR100303777B1 (ko) | 1998-12-30 | 1998-12-30 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW533679B true TW533679B (en) | 2003-05-21 |
Family
ID=19567869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088123206A TW533679B (en) | 1998-12-30 | 1999-12-29 | Delayed locked loop clock generator using delay-pulse-delay conversion |
Country Status (6)
Country | Link |
---|---|
US (1) | US6342797B1 (zh) |
JP (1) | JP4215919B2 (zh) |
KR (1) | KR100303777B1 (zh) |
DE (1) | DE19963684B4 (zh) |
GB (1) | GB2345395B (zh) |
TW (1) | TW533679B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100543934B1 (ko) * | 2000-05-31 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
US6784707B2 (en) | 2002-07-10 | 2004-08-31 | The Board Of Trustees Of The University Of Illinois | Delay locked loop clock generator |
US7230495B2 (en) | 2004-04-28 | 2007-06-12 | Micron Technology, Inc. | Phase-locked loop circuits with reduced lock time |
WO2006030343A1 (en) | 2004-09-14 | 2006-03-23 | Koninklijke Philips Electronics N.V. | Delay control circuit and method |
KR101481578B1 (ko) * | 2008-10-16 | 2015-01-21 | 삼성전자주식회사 | 지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0624315B2 (ja) * | 1983-11-04 | 1994-03-30 | 日本ビクター株式会社 | 移相器 |
US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
US5159205A (en) * | 1990-10-24 | 1992-10-27 | Burr-Brown Corporation | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
US5463337A (en) * | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
US5661427A (en) * | 1994-10-05 | 1997-08-26 | Micro Linear Corporation | Series terminated clock deskewing apparatus |
JPH08130464A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | Dll回路 |
JP3561792B2 (ja) * | 1995-09-06 | 2004-09-02 | 株式会社ルネサステクノロジ | クロック発生回路 |
US5945861A (en) * | 1995-12-18 | 1999-08-31 | Lg Semicon., Co. Ltd. | Clock signal modeling circuit with negative delay |
KR0152421B1 (ko) * | 1996-01-08 | 1998-12-15 | 김광호 | 디지탈 지연 동기 루프회로 |
JPH1032488A (ja) * | 1996-07-12 | 1998-02-03 | Nippon Steel Corp | タイミング信号発生回路 |
JPH1032487A (ja) * | 1996-07-12 | 1998-02-03 | Nippon Steel Corp | タイミング信号発生回路 |
US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
KR100245077B1 (ko) * | 1997-04-25 | 2000-02-15 | 김영환 | 반도체 메모리 소자의 딜레이 루프 럭크 회로 |
US6002281A (en) * | 1998-02-20 | 1999-12-14 | Intel Corporation | Delay locked loop |
-
1998
- 1998-12-30 KR KR1019980061113A patent/KR100303777B1/ko not_active IP Right Cessation
-
1999
- 1999-12-29 TW TW088123206A patent/TW533679B/zh not_active IP Right Cessation
- 1999-12-29 DE DE19963684.2A patent/DE19963684B4/de not_active Expired - Lifetime
- 1999-12-30 US US09/475,226 patent/US6342797B1/en not_active Expired - Lifetime
- 1999-12-30 GB GB9930812A patent/GB2345395B/en not_active Expired - Fee Related
-
2000
- 2000-01-04 JP JP2000000124A patent/JP4215919B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100303777B1 (ko) | 2001-11-02 |
GB2345395A (en) | 2000-07-05 |
JP4215919B2 (ja) | 2009-01-28 |
GB9930812D0 (en) | 2000-02-16 |
DE19963684A1 (de) | 2000-08-03 |
DE19963684B4 (de) | 2017-10-19 |
KR20000044614A (ko) | 2000-07-15 |
GB2345395B (en) | 2003-04-09 |
US6342797B1 (en) | 2002-01-29 |
JP2000207051A (ja) | 2000-07-28 |
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