KR100422585B1 - 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 - Google Patents

링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 Download PDF

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Abstract

본 발명의 링-레지스터 제어형 지연 고정 루프는 소수의 단위지연소자를 링형으로 구현함으로써 레이아웃의 면적을 줄이면서도 필요한 시간의 지연량을 확보할 수 있고, 단위지연소자를 거친지연소자 및 미세지연소자로 구분함으로써 지터를 최소화할 수 있도록 함에 목적이 있다.
상기의 목적을 달성하기 위하여 본원 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 상기 바이패스된 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 거친단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.

Description

링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법{Ring - register controlled DLL and its method}
본 발명은 링-레지스터 제어형 지연 고정 루프(Ring-Register Controlled DLL) 및 그의 제어방법에 관한 것으로서, 구체적으로는 미세 지연 라인과 직접적인 스큐 감지기능을 가진 링-레지스터 제어형 지연 고정 루프를 이용함으로써 스큐 보상용 내부 클럭을 필요로 하는 모든 반도체 기억장치에 적용함이 유용하다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
DLL이 갖춰야 하는 중요한 요소로는 작은 면적과 작은 지터 그리고 빠른 록킹 시간(locking time)등이 있다. 이는 저전압화 되어가고, 고속동작화 되어가는 향후의 반도체 기억장치에서도 여전히 요구되는 성능이다. 그러나, 종래기술들은 이들 가운데 일부 요소만을 충족시키거나, 저전압 고속동작에 제한이 되는 단점들을 갖고 있다.
한편, DLL은 기존의 위상고정루프(PLL: Phase Locked Loop)에 비하여 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어형 DLL(register controlled DLL)이 가장 널리 사용되는바, 이를 예로 들어 종래기술의 문제점을 구체적으로 살피도록 한다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도이다.
종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL은, 외부 클럭 반전 신호(/clk)를 입력으로 하여 외부 클럭 신호(clk)의 폴링 엣지에 동기되어 발생하는 내부 클럭(fall_clk)을 생성하기 위한 제1 클럭 버퍼(11)와, 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 엣지에 동기되어 발생하는 내부 클럭(rise_clk)을 생성하기 위한 제2 클럭 버퍼(12)와, 내부 클럭(rise_clk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력하는 클럭 분주기(13)와, 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(14)과, 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(15)과, 지연 모니터링 클럭(dly_in)을 입력으로 하는 제3 지연 라인(16)과, 제1, 제2 및 제3 지연라인(14, 15, 16)의 지연량을 결정하기 위한 쉬프트 레지스터(17)와, 제1 지연 라인(14)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(20)와, 제2 지연 라인(15)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(21)와, 제3 지연 라인(16)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(22)과, 지연 모델(22)의 출력(feedback)과 기준 클럭(ref)의 위상을 비교하기 위한 위상 비교기(19)와, 위상 비교기(19)로부터 출력된 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)에 저장된 값을 기초로 상기 제1 내지 제3 지연라인의 클럭 위상을 쉬프트 시키기 위한쉬프트 제어신호(SR, SL) 및 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력하는 쉬프트 제어기(18)를 구비한다.
여기서, 지연 모델(22)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다. 그리고, DLL루프내의 쉬프트 레지스터(17) 및 쉬프트 제어기(18)는 지연부(10)내의 제1 내지 제3 지연 라인(14, 15, 16)을 제어하기 위한 지연 제어 신호 발생부(23)라 한다.
이하, 상기와 같이 구성된 종래의 레지스터 제어 DLL의 동작을 살펴본다.
우선, 제1 클럭 버퍼(11)는 외부 클럭(clk)의 폴링 에지를 받아 동기된 내부 클럭(fall_clk)을 발생시키고, 제2 클럭 버퍼(12)는 외부 클럭(clk)의 라이징 에지를 받아서 내부 클럭(rise_clk)을 발생시킨다. 클럭 분주기(13)는 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n 분주하여 외부 클럭(clk)과 n번째 클럭마다 한번씩 동기되는 클럭(ref, div_in)을 만든다.
초기 동작시, 분주 클럭(div_in)은 지연부(10)의 제3 지연 라인(16)의 단위 지연소자 하나만을 통과하여 feedback_dly 클럭으로 출력되고, 이 클럭은 다시 지연 모델(22)를 거치면서 feedback 클럭으로 지연되어 출력된다.
한편, 위상 비교기(19)는 기준 클럭인 기준 클럭(ref)의 라이징 에지와 feedback 클럭의 라이징 에지를 비교하여 제어신호(ctrl)를 생성하고, 쉬프트 제어기(18)는 상기 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력한다. 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)에 응답하여 제1, 제2 및 제3 지연 라인(14, 15, 16)의 지연량을 결정한다. 이때, SR(shift right)이 입력되면 레지스터를 오른쪽으로 이동시키고, SL(shift left)가 입력되면 레지스터를 왼쪽으로 이동시킨다.
이후, 지연량이 제어된 feedback 클럭과 기준 클럭(ref)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 갖는 순간에 지연고정(locking)이 이루어지게 되고, 쉬프트 제어기(18)로부터 지연고정신호(dll_lockb)가 출력되어 제1 및 제2 DLL 드라이버(20, 21)를 구동함으로써 외부 클럭(clk)과 동일한 위상을 갖는 DLL 클럭(fclk_dll, rclk_dll)을 얻게 된다.
그런데, 일단 위상고정이 이루어지면 DLL 클럭은 리프레쉬나 파워다운 모드인 경우를 제외하고는 계속하여 토글링(toggling)하기 때문에 불필요한 전류 소모를 유발하였다. 특히 고주파 동작시 전류 소모가 증가하는 문제점이 있었다.
또한, 상기 종래의 레지스터 제어 DLL은 비교의 기준이 되는 신호(ref)와 지연 모니터링 신호(dly_in)가 외부 클럭(clk) 주기(tCK)에 비례하는 만큼의 시간차를 갖기 때문에 두 신호가 동일한 위상을 갖도록 지연을 보상하기 위한 지연 라인내 단위 지연소자의 수가 많아짐으로 인하여 위상고정을 이루는데 걸리는 시간이 길어지고, DLL 동작에 소모되는 전류량과 레이아웃 면적이 큰 문제점이 있었다.
뿐만 아니라, 지연고정루프는 지터(jitter)가 작아야만 우수한 지연고정루프라 할 수 있는데, 각 단위지연소자의 지연량이 크면 위상 검출기에서 기준신호와 피드백신호의 차이로 발생하는 지터(jitter)가 클 수 밖에 없다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 소수의 단위지연소자를 링형으로 구현함으로써 레이아웃의 면적을 줄이면서도 필요한 시간의 지연량을 확보할 수 있는 링-레지스터 제어형 지연 고정 루프 및 그의 제어방법을 제공함에 목적이 있다.
또한, 본 발명은 단위지연소자를 거친지연소자 및 미세지연소자로 구분함으로써 지터를 최소화할 수 있는 링-레지스터 제어형 지연 고정 루프 및 그의 제어방법을 제공함에 또 다른 목적이 있다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블록선도,
도 2는 본 발명에 따른 링-레지스터 제어형 지연 고정 루프의 제1 실시예 블록선도,
도 3(a)는 본 발명의 제1 실시예에 따른 거친지연부 및 출력클럭신호발생부의 일부에 대한 상세 구성도,
도 3(b)는 본 발명의 제1 실시예에 따른 제2지연제어기와 순방향 카운터의 개념도,
도 3(c)는 본 발명의 제1 실시예에 따른 제2지연제어기와 순방향 카운터의 동작원리 설명도,
도 4는 본 발명의 제1 실시예에 따른 타이밍 다이어그램,
도 5(a)는 본 발명의 제1 실시예에 따른 미세지연부 및 거친지연부의 일부에 대한 상세 구성도,
도 5(b)는 본 발명의 제1 실시예에 따른 제1지연제어기와 제2지연제어기의 동작원리 설명도,
도 5(c)는 본 발명의 제1 실시예에 따른 미세지연기에서의 전체지연시간 설명도,
도 6은 본 발명에 따른 링-레지스터 제어형 지연 고정 루프의 제2 실시예 블록선도,
도 7(a)는 본 발명의 제2 실시예에 따른 거친지연부 및 출력클럭발생부의 일부에 대한 상세 구성도,
도 7(b)는 본 발명의 제2 실시예에 따른 스큐 직접 감지 제어기의 상세 구성도,
도 7(c)는 본 발명의 제2 실시예에 따른 순방향 링형 지연기와 순방향 카운터의 동작 파형도,
도 8는 본 발명의 제2 실시예에 따른 전체 동작 시뮬레이션 파형의 일예시도,
도 9는 본 발명의 제2실시예에 따른 지연고정시간과 지터를 보이는 시뮬레이션 결과 파형도,
도 10은 본 발명의 제3 실시예에 따른 링-레지스터 제어형 지연 고정 루프블록선도,
도 11은 본 발명의 제4 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도,
도 12는 본 발명의 제5 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도,
도 13(a)는 본 발명에 따른 링-레지스터 제어형 지연 고정 루프에서의 미세지연기의 다른 실시예 구성도,
도 13(b)는 도 13(a)의 미세지연기내 위상혼합기 입출력신호의 타이밍 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
210: 위상검출기
220: 미세지연부 221, 1221: 미세지연기
223: 제1지연제어기
230: 거친지연부 231: 제2지연제어기
233: 역방향 링형 지연기 235: 순방향 링형 지연기
240: 출력클럭신호발생부 241: 순방향 카운터
243: 역방향 카운터 245: 카운트 비교기
250: 지연모델
260: 스큐직접감지제어부 261: D 플립플롭
263: 지연모델 265: 인버터
267: 펄스 발생기
상기의 목적을 달성하기 위하여 본원 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 상기 바이패스된 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 거친단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.
또한, 본원 발명의 상기 미세지연수단은, 커패시턴스를 달리하는 복수개의커패시터 중 하나를 상기 내부클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부을 포함한다.
또한, 본원 발명의 상기 거친지연수단은, 동일 특성의 거친단위지연소자 복수개를 사용하여 상기 미세지연부로부터 출력되는 상기 지연된 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및 상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 지연된 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하는 제2지연제어부를 포함한다.
또한, 본원 발명의 상기 역방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은, 상기 제2지연제어부로부터 출력되는 신호와 상기 미세지연부로부터 출력되는 신호를 입력으로 하는 제1 NAND게이트; 상기 제1 NAND게이트의 출력신호, 전단으로부터 출력되는 출력신호 및 상기 역방향 링형 지연부를 리셋시키기 위하여 사용되는 리셋바아신호를 입력으로 하여 상기 지연된 내부클럭신호를 지연시키는 직렬연결된 제2 및 제3 NAND게이트를 포함한다.
또한, 본원 발명의 상기 미세지연수단에서의 지연시간과 상기 거친지연수단에서의 지연시간의 관계는 다음 수학식1
여기서, τCD는 상기 거친지연수단에서의 거친단위지연시간,
τVAR,max는 상기 미세지연수단에서의 최대미세지연시간 그리고
τFD는 상기 미세지연수단에서의 미세단위지연시간임 -
을 만족시킨다.
또한, 본원 발명의 상기 출력클럭신호발생수단은, 상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터; 상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및 상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 지연된 내부클럭신호를 출력시키는 내부클럭신호출력부를 포함한다.
또한, 본원 다른 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호를 입력받아 각각 상기 내부클럭신호에 동기된 내부클럭동기신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단; 상기 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 상기 스큐직접감지제어수단으로부터 출력된 상기 내부클럭동기신호 및 상기 지연펄스와 상기 미세지연수단으로부터 바이패스된 상기 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.
또한, 본원 다른 발명의 상기 미세지연수단은, 커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 내부클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부을 포함한다.
또한, 본원 다른 발명의 상기 거친지연수단은, 동일 특성의 거친단위지연소자 복수개를 링형으로 접속하여 상기 스큐직접감지제어수단으로부터 입력되는 상기 내부클럭동기신호를 상기 지연모델에서의 지연시간만큼 거친지연시키는 순방향 링형 지연부; 동일 특성의 거친단위지연소자 복수개를 사용하여 상기 미세지연부로부터 출력되는 상기 지연된 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및 상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 지연된 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하고, 상기 순방향 링형 지연부내의 지연펄스가 몇 번째 순방향거친지연단에 있는지를 저장하는 제2지연제어부를 포함한다.
또한, 본원 다른 발명의 상기 역방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은, 상기 제2지연제어부로부터 출력되는 신호와 상기 미세지연부로부터 출력되는 신호를 입력으로 하는 제1 NAND게이트; 상기 제1 NAND게이트의 출력신호, 전단으로부터 출력되는 출력신호 및 상기 역방향 링형 지연부를 리셋시키기 위하여 사용되는 리셋바아신호를 입력으로 하여 상기 지연된 내부클럭신호를 지연시키는 직렬연결된 제2 및 제3 NAND게이트를 포함한다.
또한, 본원 다른 발명의 상기 순방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은, 상기 스큐직접감지제어수단으로부터 출력되는 상기 지연펄스 및 전단의 출력신호를 입력으로 하는 제1 NAND게이트; 상기 제1 NAND게이트의 출력신호 및 상기 스큐직접감지제어수단으로부터 출력되는 상기 내부클럭동기신호를 입력으로 하는 제2 NAND게이트를 포함한다.
또한, 본원 다른 발명의 상기 출력클럭신호발생수단은, 상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터; 상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태와, 상기 순방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및 상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 지연된 내부클럭신호를 출력시키는 내부클럭신호출력부를 포함한다.
또한, 본원 또 다른 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호를 입력받아 각각 상기 내부클럭신호에 동기된 내부클럭동기신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단; 외부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 상기 스큐직접감지제어수단으로부터 출력된 상기 내부클럭동기신호 및 상기 지연펄스와 상기 미세지연수단으로부터 바이패스된 상기 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.
또한, 본원 또다른 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호를 입력받아 상기 내부클럭신호에 동기된 신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단; 외부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 스큐직접감지제어수단으로부터 출력된 신호 및 펄스와 미세지연수단으로부터 바이패스된 제어신호를 이용하여 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 출력클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.
또한, 본원 또다른 발명의 링-레지스터 제어형 지연고정루프는 내부클럭신호를 입력받아 상기 내부클럭신호에 동기된 신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단; 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단; 상기 스큐직접감지제어수단으로부터 출력된 신호 및 펄스와 미세지연수단으로부터 바이패스된 제어신호를 이용하여 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단; 상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 출력클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 및 상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델을 포함한다.
또한, 본원 또다른 발명의 상기 미세지연수단은, 커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 출력클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및 상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부을 포함한다.
또한, 본원 또다른 발명의 상기 거친지연수단은, 동일 특성의 거친단위지연소자 복수개를 링형으로 접속하여 상기 스큐직접감지제어수단으로부터 입력되는 상기 내부클럭동기신호를 상기 지연모델에서의 지연시간만큼 거친지연시키는 순방향 링형 지연부; 동일 특성의 거친단위지연소자 복수개를 사용하여 상기 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및 상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하고, 상기 순방향 링형 지연부내의 지연펄스가 몇 번째 순방향거친지연단에 있는지를 저장하는 제2지연제어부를 포함한다.
또한, 본원 또다른 발명의 상기 출력클럭신호발생수단은, 상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터; 상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태와, 상기 순방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및 상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 내부클럭신호를 출력시키는 내부클럭신호출력부를 포함한다.
또한, 본원 발명의 상기 미세지연수단은, 상기 미세지연수단에 입력되는 신호와 동기되는 신호 및 상기 미세지연수단에 입력되는 신호를 거친단위지연시간만큼 지연시킨 신호를 입력으로 하여 상기 거친단위지연시간을 복수개의 미세단위지연시간으로 분할하는 위상혼합기를 포함하는 미세지연부; 상기 위상검출수단의 제어신호에 따라 상기 위상혼합기에 분할된 상기 복수개의 미세단위지연시간 중 필요한 지연시간을 선택하는 제1지연제어부를 포함한다.
또한, 본원 발명의 상기 미세지연부는, 상기 미세지연수단에 입력되는 신호를 거친단위지연시간만큼 지연시키기 위하여 상기 거친지연수단에서 사용되는 거친단위지연소자와 동일한 특성을 갖는 직렬연결된 복수의 거친단위지연소자를 사용함을 특징으로 한다.
또한, 본원 발명의 링-레지스터 제어형 지연고정루프 제어방법은 복수의 거친단위지연소자로 구성된 링형의 역방향 링형 지연부에 의해 내부클럭신호에 대하여 거친 지연을 수행하는 단계; 및 최대미세지연시간이 거친단위지연시간보다 작거나 같은 범위내에서 미세 지연을 수행하는 단계 - 여기서, 최대미세지연시간이라 함은 1회에 미세지연시킬 수 있는 최대시간을 의미하고, 거친단위지연시간이라 함은 1단을 형성하는 거친단위지연소자에서 발생하는 지연시간을 의미함 - 를 포함한다.
또한, 본원 다른 발명의 링-레지스터 제어형 지연고정루프 제어방법은 복수의 거친단위지연소자로 구성된 링형의 순방향 링형 지연부에 의해 지연모델에서의 지연시간을 인식하는 단계; 상기 인식된 지연모델에서의 지연시간만큼 복수의 거친단위지연소자로 구성된 링형의 역방향 링형 지연부에 의해 내부클럭신호에 대하여 거친 지연을 수행하는 단계; 및 최대미세지연시간이 거친단위지연시간보다 작거나같은 범위내에서 미세 지연을 수행하는 단계 - 여기서, 최대미세지연시간이라 함은 1회에 미세지연시킬 수 있는 최대시간을 의미하고, 거친단위지연시간이라 함은 1단을 형성하는 거친단위지연소자에서 발생하는 지연시간을 의미함 - 를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 링-레지스터 제어형 지연 고정 루프의 제1 실시예 블록선도이다.
본 발명에 따른 지연 고정 루프의 제1 실시예는 내부클럭신호(CLKin)와 출력클럭신호(CLKout)가 지연모델을 통과하여 피드백된 피드백클럭신호의 위상을 비교 검출하는 위상검출기(210), 위상검출기로부터 출력되는 쉬프트 레프트(SL) 혹은 쉬프트 라이트(SR) 신호를 이용하여 직접 미세 지연을 수행하거나 이 신호들을 바이패스시키는 미세지연부(220), 바이패스된 쉬프트 레프트(SL) 혹은 쉬프트 라이트(SR) 신호를 이용하여 거친 지연을 수행하는 복수의 단위지연소자가 링형으로 연결된 거친지연부(230), 요구되는 지연이 발생하였는지를 판단하여 출력클럭신호 CLKout를 발생시키는 출력클럭신호발생부(240) 및 출력클럭신호를 tDM만큼 지연시켜 출력시키는 지연모델(250)로 구성된다. 지연고정이 잘 이뤄지면 출력클럭신호 CLKout의 위상은 위상검출기(210)의 기준신호(이 경우는 CLKin)에 비해 tDM만큼 앞서게 된다. 따라서 지연모델(250)이 갖는 지연시간 tDM을 얼마가 되도록 설계하느냐에 따라 원하는 출력클럭신호 CLKout의 위상을 얻을 수 있다. 이는 tDM=0인 경우도 포함한다.
한편, 거친지연부(230) 및 출력클럭신호발생부(240)의 일부에 대한 구성 및 동작은 도3(a) 내지 도4에서, 미세지연부(220)에 대한 구성 및 동작은 도5(a) 내지 도5(c)에서 구체적으로 개시된다. 그리고, 거친지연부(230)의 단위지연시간은 미세지연부(220)의 단위지연시간보다 훨씬 크게 되어 있다.
도 3(a)는 본 발명의 제1 실시예에 따른 거친지연부(230) 및 출력클럭신호발생부(240)의 일부에 대한 상세 구성도이다.
본 발명의 거친지연부(230)는 미세지연부로부터 바이패스된 쉬프트 레프트(SL) 혹은 쉬프트 라이트(SR) 신호에 따라 복수개 중 하나만을 "H"로 출력하는 링형으로 구성된 제2지연제어기(231)와, 제2지연제어기의 출력신호에 따라 선택된 단에 지연된 내부클럭신호 CLKin_d를 출력함으로써 거친 지연이 시작되는 6단의 NAND-NAND 단위지연소자들로 구성된 역방향 링형 지연기(233)로 이루어진다.
여기서 역방향 링형 지연기(233)는 NAND-NAND로 구성되어 High-to-High 지연시간이나 Low-to-Low 지연시간이 조건에 관계없이 일치하게 되어 있는 대칭구조를 갖는다. 따라서, 특별한 장치가 없더라도 역방향 링형 지연기(233)를 순환하는 펄스의 폭은 전혀 변하지 않는다. 또한, 링형 쉬프트 레지스터로 된 제2지연제어기는 도 3(b)와 같이 링 구조를 가졌으며, 선택신호의 순환 회수를 순방향카운터(241)가 기록하게 된다. 거친지연부(230)의 동작원리는 다음과 같다.
도 3(a)에서 보듯이 역방향 링형 지연기에는 지연된 내부클럭신호 CLKin_d가공통으로 연결되어 있고, 제2지연제어기의 거친지연선택로직 CSL1 - CSL6의 값에 따라 지연된 내부클럭신호 CLKin_d가 역방향 링형 지연기(233)내 어느 단으로 진입할 지가 결정된다. 즉, 제2지연제어기(231)의 거친지연선택로직 CSL1 - CSL6 중 하나만이 "H"상태이고, 나머지는 "L"상태인 상황에서, 역방향 링형 지연기(233)내 각각의 단선택용 NAND 게이트에 연결되어 있는 지연된 내부클럭신호 CLKin_d는 제2지연제어기(231)의 거친지연선택로직 CSL이 "H"상태인 것만 위상반전되고, 나머지 거친지연선택로직 CSL들은 "L"상태를 갖게 된다. 따라서, 지연된 내부클럭신호 CLKin_d는 제2지연제어기(231)의 거친지연선택로직 CSL이 "H"상태인 경우에만 단선택용 NAND게이트를 통하여 위상반전되어 역방향 링형 지연기(233)에 진입한 후 순환하게 된다.
예를 들면, 제2지연제어기(231)의 거친지연선택로직 중 CSL2만이 "H"상태라면 지연된 내부클럭신호 CLKin_d는 역방향 링형 지연기(233)내 CD2로 진입한 뒤 계속 순환하게 되고 카운터 비교기의 출력신호인 인에이블바아신호 enb가 "L"상태로 전이하면 출력클럭신호 CLKout로 나가게 되고, 이 때 역방향카운터(243)는 역방향 링형 지연기(233)내 각 단의 출력용 NAND 게이트의 입력신호 rstb를 "L"상태로 전이시켜 역방향 링형 지연기를 리셋시킨다.
이 후 역방향카운터(243)는 카운트 비교기(245)의 출력신호 enb와 역방향 링형 지연기(233)내 각 단의 출력용 NAND 게이트의 입력신호 rstb를 다시 "H"상태로 전이시키고, 다음 지연된 내부클럭신호 CLKin_d가 진입하게 된다. 여기서, 제2지연제어기(231)가 초기화되는 경우, 제2지연제어기(231)의 거친지연선택로직 중 CSL1만이 "H"상태이고, 나머지는 "L"상태를 유지한다.
한편, 제2지연제어기(231)의 동작에 따라 순방향 카운터가 계수를 증가시키거나 감소시키는 것은 도 3(b) 및 3(c)를 통하여 좀 더 구체적으로 설명하기로 한다.
도 3(b)는 본 발명의 제1 실시예에 따른 제2지연제어기와 순방향 카운터의 개념도이고, 도 3(c)는 본 발명의 제1 실시예에 따른 제2지연제어기와 순방향 카운터의 동작 원리이다.
도 3(c)와 같이 제2지연제어기의 거친지연선택로직 CSL 중 하나만 "H"상태로 전이하고, 이 "H"상태는 제어신호인 SL_C 나 SR_C에 의해 왼쪽이나 오른쪽의 CSL로 옮겨간다. 도 3(b)에 개시되어 있듯이 제2지연제어기(231)가 링 구조이므로 쉬프트 라이트 SR_C신호가 계속 발생하면 제2지연제어기(231)의 거친지연선택로직 CSL의 "H"상태는 반시계방향으로 회전한다. 반대로 쉬프트 레프트 SL_C신호가 계속 발생하면 제2지연제어기(231)의 거친지연선택로직 CSL의 "H"상태는 시계방향으로 회전한다.
순방향 카운터(241)는 제2지연제어기(231)의 거친지연선택로직 CSL의 "H"상태가 순환한 횟수를 기록하게 된다. 즉, 쉬프트 라이트 SR_C신호가 계속 발생하여 "H"상태가 거친지연선택로직 CSL6에서 거친지연선택로직 CSL1으로 옮겨질 때마다 순방향 카운터(241)는 카운터의 계수를 1씩 증가시킨다. 반대로 쉬프트 레프트 SL_C신호가 발생하여 "H"상태가 거친지연선택로직 CSL1에서 거친지연선택로직 CSL6로 옮겨질 때마다 순방향 카운터(241)는 카운터의 계수를 1씩 감소시킨다. 이러한방식으로 순방향 카운터(241)에 의하여 기록된 계수는 지연된 내부클럭신호 CLKin_d가 역방향 링형 지연기(233)에 진입한 뒤 몇 회전을 해야 하는지를 나타낸다.
그리고, 역방향 카운터(243)는 역방향 링형 지연기(233)내 CD1단의 출력을 관찰함으로써 지연된 내부클럭신호 CLKin_d가 역방향 링형 지연기(233)에 진입한 뒤 순환한 횟수를 계수하고, 카운트 비교기(245)는 역방향 카운터(243)의 계수 결과와 순방향 카운터(241)의 계수 결과를 비교하여 일치하는 경우 인에이블바아신호 enb를 "L"상태로 전이시켜 내부클럭신호가 외부클럭신호 CLKout로 출력되도록 길을 열어준다(247).
도 4는 본 발명의 제1 실시예에 따른 타이밍 다이어그램으로서, 현재 순방향카운터(241)의 계수된 값이 2이고, 제2지연제어기(231)의 거친지연선택로직 CSL1이 "H"상태라고 가정한 경우이다.
상기의 가정은 지연된 내부클럭신호 CLKin_d가 역방향 링형 지연기(233)내 CD1에서 시작되어 역방향 링형 지연기(233)를 2바퀴 회전한 후 출력되어야 함을 의미하며, 즉, 지연된 내부클럭신호 CLKin_d가 13단의 거친단위지연소자를 통과한 것만큼(= 13τCD) 지연되어야 함을 의미한다. 여기서 τCD는 거친단위지연소자 1단의 지연시간이고, 도 4의 τRing은 역방향 링형 지연기(233)를 한바퀴에 회전하는데 소요되는 지연시간이다. 따라서 이번 실시예에서는 역방향 링형 지연기(233)가 6단의 거친단위지연소자로 구성되어 있으므로 τRing=6τCD가 된다.
제2지연제어기(231)의 거친지연선택로직 CSL1이 "H"상태이므로 지연된 내부클럭신호 CLKin_d의 "H" 펄스는 역방향 링형 지연기(233)내 CD1에 "L" 펄스로 전이하면서 진입한다. 거친단위지연시간 τCD의 시간 지연후 역방향 링형 지연기(233)내 CD1을 나와서 역방향 링형 지연기(233)내 CD6로 들어가는데 이 때 역방향 링형 지연기(233)내 CD1의 출력 outb 노드에 나타난 "L" 펄스가 역방향 카운터(243)의 계수를 1로 증가시킨다.
또한, 이 "L" 펄스는 다시 역방향 링형 지연기(233)를 시계방향으로 순환하므로 1회전 후, 역방향 링형 지연기(233)내 CD1의 출력 outb 노드에 다시 "L"펄스가 역방향 카운터(243)의 계수를 증가시켜 순환횟수 2를 기록하게 된다. 이렇게 되면 역방형카운터(243)의 계수와 순방향카운터(241)의 계수가 일치하므로 카운트 비교기(245)는 다음에 나타날 역방향 링형 지연기(233)내 CD1의 출력 outb 노드의 "L" 펄스가 빠져나갈 수 있도록 적당한 시점에서 인에이블바아신호 enb를 "L"상태로 전이시킨다. 따라서, 다음 번 "L" 펄스는 출력클럭신호 CLKout로 나가게 되고, 역방향카운터(243), 카운트 비교기(245) 및 역방향 링형 지연기(233)는 모두 리셋된 후 같은 과정을 반복하게 된다.
출력클럭신호 CLKout는 결국 지연된 내부클럭신호 CLKin_d가 역방향 링형 지연기(233)내 CD1을 거친 후 두 번의 링 순환에 의해 만들어지므로 총 13τCD만큼 지연됨을 알 수 있다. 이 지연량은 위상 검출기(210)의 출력신호에 의해 제2지연제어기(231)의 거친지연선택로직 CSL의 "H"상태가 좌우로 전이함에 따라 늘거나 줄게된다.
이상에서 보듯이 필요한 시간 지연량이 늘면 그만큼 순환 횟수만 늘리면 되므로 적은 단 수의 링 딜레이와 카운터만으로 아주 긴 시간 지연에 대응할 수 있게 되어 필요한 회로면적을 줄일 수 있다.
본 발명의 지연고정루프가 초기화될 때에는 위상 검출기(210)의 출력 신호는 제1지연제어기(223)에서 제2지연제어기(231)로 바이패스되어 거친지연을 수행하고, 거친지연이 완료되면 이 출력신호들을 이용하여 미세지연을 수행하게 된다.
도 5(a)는 본 발명의 제1 실시예에 따른 미세지연부(220) 및 거친지연부(230)의 일부에 대한 상세 구성도로서, 미세 지연기(221)는 3단의 미세단위지연소자로 구성된다. 또한, 도 5(b)는 본 발명의 제1 실시예에 따른 제1지연제어기(223)와 제2지연제어기(231)의 동작원리 설명도이고, 도 5(c)는 본 발명의 제1 실시예에 따른 미세지연기에서의 전체지연시간 설명도이다.
제1지연제어기(223)의 출력인 미세지연선택로직 FSL1-3는 커패시턴스 부하(1C-3C)를 내부클럭신호 CLKin 전파 경로에 연결하는 스위치를 제어한다. 미세지연선택로직 FSL1-3가 "H"상태가 되면 스위치가 연결되고 해당되는 커패시턴스 부하가 더해진 만큼 내부클럭신호 CLKin 신호는 지연된다. 세 개의 미세지연선택로직 FSL이 모두 "L"상태이면 모든 스위치가 끊겨서 커패시턴스 부하는 전혀 더해지지 않는다. 이 때 내부클럭신호 CLKin는 두 개의 인버터 딜레이를 거친 후 지연된 내부클럭신호 CLKin_d로 나가서 거친지연부(230)에 공급된다. 즉, 이 경우의 모든 지연은 거친 지연에 의해서만 발생한다.
먼저, 미세지연선택로직 FSL1이 "H"상태로 전이하면 커패시턴스 부하 1C가 내부클럭신호 CLKin에 더해지므로 그만큼의 시간 지연이 발생하고, 이 시간 지연량을 τFD라고 한다(도 5(b) 최상단). 제2지연제어기(231)의 거친지연선택로직 CSL2가 "H"상태라고 했을 때, 위상 검출기(210)에 의해 쉬프트 라이트가 발생하면 미세지연선택로직 FSL1의 "H"상태는 미세지연선택로직 FSL2로 옮겨진다. 이 때 제2지연제어기(231)의 거친지연선택로직 CSL에는 변화가 없다. 이에 따라 미세 지연기(221)에서는 커패시턴스 부하 C2가 더해지므로 추가 지연량은 2τFD가 되어 이전보다 1τFD가 더해진 것이다(도 5(b) 둘째단).
마찬가지로, 위상검출기(210)에 의해 쉬프트 라이트가 한 번 더 발생하면 미세지연선택로직 FSL2의 "H"상태는 미세지연선택로직 FSL3로 옮겨져 커패시턴스 부하 C3에 의해 3τFD만큼의 지연량이 더해지고, 이 때에도 역시 이전보다 1τFD가 더해진다. 아직까지도 제2지연제어기(231)의 거친지연선택로직 CSL에는 변화가 없다(도 5(b) 셋째단).
이제 위상검출기(210)에 의해 한 번 더 쉬프트 라이트가 발생하면 미세지연기(221)에서는 더 이상 전이할 곳이 없으므로 미세지연선택로직 FSL은 전부 "L"상태로 전이되면서 제2지연제어기(231)의 거친지연선택로직 CSL2의 "H"상태가 거친지연선택로직 CSL3로 전이한다. 물론 이 과정은 제1지연제어기(223)가 위상검출기(210)로부터 입력되는 쉬프트 라이트 신호 SR를 제2지연제어기(231)로바이패스시킴으로써 진행된다(도 5(b) 넷째단). 이 경우는 거친단위지연시간 τCD만큼이 더해진 것인데, 만일 τCD=4τFD가 되도록 설계한다면 미세지연선택로직 FSL3가 "H"상태인 때에 비해 1τFD만큼 지연량이 추가된다. 이런 방식으로 미세지연부(220)에서의 미세지연과 거친지연부(230)에서의 거친지연을 상호관련시키면 1τFD만큼씩 추가 지연시킬 수 있다.
다음으로, 미세지연선택로직 FSL은 모두 "L"상태이고, 거친지연선택로직 CSL3가 "H"상태에서(도 5(b)넷째단), 만약 위상검출기(210)로부터 쉬프트 레프트 신호 SL가 입력되면 미세지연부(220)에서는 시간 지연량을 감소시킬 데가 없으므로 제1지연제어기(223)는 거친지연선택로직 CSL3의 "H"상태를 CSL2로 전이시키고, 미세지연선택로직 FSL3를 "H"상태로 한다. 거친단위지연시간 τCD(=4τFD)이 하나 줄고 3τFD가 더해졌으므로 실제 감소된 지연량은 1τFD이다(도 5(b)셋째단). 만약 위상검출기(210)로부터 한 번 더 쉬프트 레프트 신호 SL가 입력되면 거친지연선택로직 CSL에는 변화가 없고, 미세지연선택로직만 "H"상태가 FSL3에서 FSL2로 전이되어 1τFD만큼 지연량이 줄게 된다(도 5(b)둘째단).
이상과 같이 미세지연부(220)에서의 미세지연과 거친지연부(230)에서의 거친지연을 상호관련시키면 항상 한 번에 1τFD만큼의 지연량을 더하거나 뺄 수 있게 되어 지터를 1τFD정도로 줄일 수 있게 된다. 따라서 미세 단위지연시간을 줄일수록 더 작은 지터를 얻을 수 있다.
도 5(c)에 개시된 미세지연부(220)에서의 전체지연시간을 설명하면 다음과 같다.
미세지연기(221)에서의 전체 지연 시간은 [고정지연시간(τFIX) + 가변지연시간(τVAR)]가 된다. 여기서, 고정지연시간 τFIX는 고정된 지연 시간으로서, 본 발명의 일실시예에서는 두 개의 인버터에 의한 지연 시간이다.
한편, 거친단위지연시간 τCD과 미세지연부(220)에서의 최대미세지연시간 τVAR, max과의 바람직한 관계는 수학식2와 같다.
또한, 가변지연시간 τVAR은 수학식3을 만족한다.
, 여기서, m은 미세지연기의 단 수
0 ≤m ≤N인 경우,이다.
만약 수학식2에 만족되지 않게 설계된 경우 전체 지터는 미세단위지연시간τFD이 아니라에 의해 정해진다. 즉, 전체 지터(jitter)는 미세단위지연시간 τFD과중에서 더 큰 쪽에 의해 정해진다.
도 6은 본 발명의 제2 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도로서, 제1 실시예에 스큐 직접 감지 제어기(260)와 순방향 링형 지연기(235)가 부가된 것이다.
스큐 직접 감지 제어기(260)는 싱크러너스 미러 딜레이 기법(synchronous mirror delay, 이하 'SMD'이라 한다)으로 2 싸이클 내에 고정시키는 것이 가능하다. SMD는 두 개의 미러 딜레이 라인(mirror delay line)으로 구성되고 제어하기 위한 레지스터 어레이가 필요하다. 두 개의 미러 딜레이 라인 중 하나는 순방향 딜레이 라인(forward delay line), 다른 하나는 역방향 딜레이 라인(backward delay line)이라 부른다. 레지스터 제어형 지연 고정 루프는 본래 하나의 딜레이 라인(delay line)과 제어를 위한 쉬프트 레지스터 어레이를 갖고 있으므로 순방향 딜레이 라인(forward delay line)만 추가하면 SMD와 같은 기능을 할 수 있다.
본 발명의 제2 실시예에 따른 링-레지스터 제어형 지연 고정 루프에서는 이미 거친 지연을 수행하는 역방향 링형 지연기(233)와 링 구조의 쉬프트 레지스터로 된 제2지연제어기(231)를 포함하고 있으므로 순방향 링형 지연기(235)를 추가하여 스큐 직접 감지를 가능하게 한다.
도 7(a)는 본 발명의 제2 실시예에 따른 거친지연부(230) 및 출력클럭발생부(240)의 일부에 대한 상세 구성도이고, 도 7(b)는 본 발명의 제2 실시예에 따른 스큐 직접 감지 제어기(260)의 상세 구성도이며, 도 7(c)는 본 발명의 제2 실시예에 따른 순방향 링형 지연기와 순방향 카운터의 동작 파형도로서, 스큐 직접 감지에 대한 동작을 설명하면 다음과 같다.
최초의 내부클럭신호 CLKin가 D F/F(261)의 캐리(C)에 입력되는 순간 스톱바아신호 stopb는 "H"신호를 출력하고, 스타트바아신호 startb는 스톱바아신호 stopb보다 지연모델(263)에서의 지연시간 tDM만큼 지연되고 위상반전(265)되어 펄스 발생기 "L"펄스로 출력된다. 즉, 스타트바아신호 startb는 일정시간만 "L"상태를 유지하고 다시 "H"상태의 신호를 출력시킨다. 여기서, 지연모델(263)에서의 지연시간 tDM은 지연모델(250)에서의 지연시간 tDM과 동일하다.
한편, 스타트바아신호 startb가 순방향 링형 지연기(235)내 순방향거친지연단 FCD1에 진입하여 순환하게 되면, 다음 내부클럭신호 CLKin가 입력되어 스톱바아신호 stopb가 "L"상태로 전이할 때까지 Fcnt1b에 의해 순방향 카운터(241)는 순환 횟수를 기록하게 되고, 제2지연제어기(231)에는 순방향 링형 지연기(235)내 몇 번째 순방향거친지연단 FCD까지 "L"펄스가 전달되었는지 저장된다. 이렇게 함으로써 지연모델(263)에서의 지연시간 tDM이 순방향 링형 지연기(235)에서의 [몇 바퀴 + 몇 개의 순방향거친지연단 FCD]에 해당되는지가 기록된다. 도 7(c)의 예는 순방향 링형 지연기(235)를 2회전한 것을 나타낸다.
이와 같이 먼저 tCK-tDM이라는 시간이 순방향 링형 지연기(235)에서의 [몇 바퀴 + 몇 개의 순방향거친지연단 FCD]에 해당되는지를 알게 되면 역방향 링형 지연기(233)를 통하여 그 만큼의 거친지연을 수행하고, 이후 거친지연과 미세지연을 상호관련지어 수행하게 된다. 역방향 링형 지연기에서의 거친지연과 미세지연부에서의 미세지연은 제1 실시예에서의 동작과 동일하므로 여기서는 설명을 생략하기로한다.
대개 순방향 링형 지연기에 의한 거친지연은 처음에 한 번 수행되고 더 이상 수행되지 않으며, 역방향 링형 지연기에서의 거친지연과 미세지연부에서의 미세지연의 상호관계에 의한 고정이 수행되지만, 한번이상 수행된다고 문제되지는 않는다.
도 8은 본 발명의 제2 실시예에 따른 전체 동작 시뮬레이션 파형의 일예시도이다.
순방향 링형 지연기 등을 이용하여 스큐 직접 감지를 수행하고, 이후 역방향 링형 지연기 등을 이용하여 거친지연에 의한 고정을 수행하며, 마지막으로 미세지연부를 통한 미세지연에 의한 고정을 수행하는 것을 보인다.
도 9는 본 발명의 제2실시예에 따른 지연고정시간과 지터를 보이는 시뮬레이션 결과 파형도이다.
두 주파수에 대한 지연고정시간이 15 싸이클 정도에 불과함을 알 수 있다. 미세단위지연시간 τFD이 작아지면 전체 지연고정시간은 좀 더 소요될 것이나, 거친지연에 의한 지연고정시간은 변화하지 않는다. 또한, 이 시뮬레이션의 경우 전체 지터(jitter)는 50psec정도이다.
도 10은 본 발명의 제3 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도이다.
제3 실시예는 제2 실시예의 구성과 동일하나, 위상 검출기(210)에 입력되는신호로서 내부클럭신호 CLKin를 사용하지 않고 외부클럭신호 (External CLK)를 사용한다는 점이 상이하다. 이렇게 할 경우 지연 모델(250)에 버퍼인 클럭 리시버(CLK Receiver)에 대한 지연이 고려되지 않아도 되므로 온도/공정/전압 변화에 대해 더욱 정확하게 동작할 수 있다.
도 11은 본 발명의 제4 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도이다.
제4 실시예는 제2 실시예의 구성과 대부분이 동일하나 미세지연부의 위치가 옮겨진 것과 외부클럭신호 External CLK를 위상검출기의 입력신호로 사용한다는 점이 다르고, 같은 원리로서 동작함이 가능하다.
도 12는 본 발명의 제5 실시예에 따른 링-레지스터 제어형 지연 고정 루프 블록선도이다.
제5실시예는 제4실시예의 구성과 대부분이 동일하나, 내부클럭신호 CLKin을 위상검출기의 입력신호로 사용한다는 점이 다르고, 동작원리는 동일하다.
도 13(a)는 본 발명에 따른 링-레지스터 제어형 지연 고정 루프에서의 미세지연기의 다른 실시예 구성도이고, 도 13(b)는 도 13(a)의 미세지연기내 위상혼합기 입출력신호의 타이밍 다이어그램이다.
미세지연기(1221)내 위상혼합기는 위상이 다른 두 개의 입력신호(in1은 내부클럭신호 CLKin, in2는 내부클럭신호 CLKin보다 거친단위지연시간 τCD만큼 지연된 신호)를 받아서 두 입력신호의 위상 차이 내에 들어가는 신호를 출력하는 장치이다. 도 13(a)와 같이 논리소자를 적절히 사용하여 두 입력신호가 거친단위지연시간 τCD만큼 위상차를 갖도록 할 경우 위상혼합기의 출력은 도 13(b)와 같다. 출력신호는 제어신호에 따라 거친단위지연시간 τCD을 N등분한 위상을 가질 수 있고, 항상 τVAR, max= τCD관계가 성립하므로 본 발명이 필요로 하는 미세지연기에 아주 적합하다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명에 따라 간단하면서도 작은 면적, 낮은 소모전력, 우수한 지터(jitter)특성, 그리고 빠른 지연고정시간을 갖는 지연고정루프를 제공할 수 있다.

Claims (28)

  1. 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단;
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단;
    상기 바이패스된 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 거친단위지연소자가 링형으로 연결된 거친지연수단;
    상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및
    상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  2. 제1항에 있어서, 상기 미세지연수단은
    커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 내부클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  3. 제2항에 있어서, 상기 거친지연수단은
    동일 특성의 거친단위지연소자 복수개를 사용하여 상기 미세지연부로부터 출력되는 상기 지연된 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및
    상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 지연된 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하는 제2지연제어부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  4. 제3항에 있어서, 상기 역방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은,
    상기 제2지연제어부로부터 출력되는 신호와 상기 미세지연부로부터 출력되는 신호를 입력으로 하는 제1 NAND게이트;
    상기 제1 NAND게이트의 출력신호, 전단으로부터 출력되는 출력신호 및 상기 역방향 링형 지연부를 리셋시키기 위하여 사용되는 리셋바아신호를 입력으로 하여 상기 지연된 내부클럭신호를 지연시키는 직렬연결된 제2 및 제3 NAND게이트
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  5. 제3항 또는 제4항에 있어서,
    상기 미세지연수단에서의 지연시간과 상기 거친지연수단에서의 지연시간의 관계는 다음 수학식4
    여기서, τCD는 상기 거친지연수단에서의 거친단위지연시간,
    τVAR,max는 상기 미세지연수단에서의 최대미세지연시간 그리고
    τFD는 상기 미세지연수단에서의 미세단위지연시간임 -
    을 만족시키는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  6. 제3항 또는 제4항에 있어서, 상기 출력클럭신호발생수단은
    상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터;
    상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및
    상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 지연된 내부클럭신호를 출력시키는 내부클럭신호출력부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  7. 내부클럭신호를 입력받아 각각 상기 내부클럭신호에 동기된 내부클럭동기신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단;
    상기 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단;
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단;
    상기 스큐직접감지제어수단으로부터 출력된 상기 내부클럭동기신호 및 상기 지연펄스와 상기 미세지연수단으로부터 바이패스된 상기 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단;
    상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및
    상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  8. 내부클럭신호를 입력받아 각각 상기 내부클럭신호에 동기된 내부클럭동기신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단;
    외부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단;
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 내부클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단;
    상기 스큐직접감지제어수단으로부터 출력된 상기 내부클럭동기신호 및 상기 지연펄스와 상기 미세지연수단으로부터 바이패스된 상기 제어신호를 이용하여 상기 미세지연수단으로부터 출력되는 지연된 내부클럭신호에 대한 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단;
    상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단; 및
    상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  9. 제7항 또는 제8항에 있어서, 상기 미세지연수단은
    커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 내부클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  10. 제9항에 있어서, 상기 거친지연수단은
    동일 특성의 거친단위지연소자 복수개를 링형으로 접속하여 상기 스큐직접감지제어수단으로부터 입력되는 상기 내부클럭동기신호를 상기 지연모델에서의 지연시간만큼 거친지연시키는 순방향 링형 지연부;
    동일 특성의 거친단위지연소자 복수개를 사용하여 상기 미세지연부로부터 출력되는 상기 지연된 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및
    상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 지연된 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하고, 상기 순방향 링형 지연부내의 지연펄스가 몇 번째 순방향거친지연단에 있는지를 저장하는 제2지연제어부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  11. 제10항에 있어서, 상기 역방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은,
    상기 제2지연제어부로부터 출력되는 신호와 상기 미세지연부로부터 출력되는 신호를 입력으로 하는 제1 NAND게이트;
    상기 제1 NAND게이트의 출력신호, 전단으로부터 출력되는 출력신호 및 상기 역방향 링형 지연부를 리셋시키기 위하여 사용되는 리셋바아신호를 입력으로 하여 상기 지연된 내부클럭신호를 지연시키는 직렬연결된 제2 및 제3 NAND게이트
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  12. 제10항에 있어서, 상기 순방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은,
    상기 스큐직접감지제어수단으로부터 출력되는 상기 지연펄스 및 전단의 출력신호를 입력으로 하는 제1 NAND게이트;
    상기 제1 NAND게이트의 출력신호 및 상기 스큐직접감지제어수단으로부터 출력되는 상기 내부클럭동기신호를 입력으로 하는 제2 NAND게이트
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 미세지연수단에서의 지연시간과 상기 거친지연수단에서의 지연시간의관계는 다음 수학식5
    여기서, τCD는 상기 거친지연수단에서의 거친단위지연시간,
    τVAR,max는 상기 미세지연수단에서의 최대미세지연시간 그리고
    τFD는 상기 미세지연수단에서의 미세단위지연시간임 -
    을 만족시키는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  14. 제13항에 있어서, 상기 출력클럭신호발생수단은
    상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터;
    상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태와, 상기 순방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및
    상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 지연된 내부클럭신호를 출력시키는 내부클럭신호출력부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  15. 제14항에 있어서, 상기 미세지연수단은
    커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 내부클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  16. 내부클럭신호를 입력받아 상기 내부클럭신호에 동기된 신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단;
    외부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단;
    상기 스큐직접감지제어수단으로부터 출력된 신호 및 펄스와 미세지연수단으로부터 바이패스된 제어신호를 이용하여 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단;
    상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단;
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 출력클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 및
    상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  17. 내부클럭신호를 입력받아 상기 내부클럭신호에 동기된 신호와 지연모델에서의 지연시간만큼 지연된 펄스(지연펄스)를 출력하는 스큐직접감지제어수단;
    상기 내부클럭신호와 출력클럭신호의 위상을 비교하고, 상기 신호들을 동기시키기 위한 제어신호를 발생시키는 위상검출수단;
    상기 스큐직접감지제어수단으로부터 출력된 신호 및 펄스와 미세지연수단으로부터 바이패스된 제어신호를 이용하여 거친 지연을 수행하도록 복수의 단위지연소자가 링형으로 연결된 거친지연수단;
    상기 거친지연수단에서의 거친지연이 요구되는 만큼 발생한 경우 상기 출력클럭신호를 발생시키는 출력클럭신호발생수단;
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 출력클럭신호에 대한 미세 지연을 수행하거나 상기 제어신호를 바이패스시키는 미세지연수단; 및
    상기 출력클럭신호를 소정시간 지연시켜 출력시키는 지연모델
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  18. 제16항 또는 제17항에 있어서, 상기 미세지연수단은
    커패시턴스를 달리하는 복수개의 커패시터 중 하나를 상기 출력클럭신호선에 선택적으로 접속하여 미세 지연을 수행하는 미세지연부 - 상기 커패시터들의 지연시간은 상기 복수개의 커패시터 중 최저 커패시턴스를 갖는 커패시터에 의한 지연시간에 대략 선형 비례함 - ; 및
    상기 위상검출수단으로부터 출력되는 제어신호를 이용하여 상기 미세지연부내 각각의 커패시터와 직렬로 연결된 스위치의 접속을 제어하거나 상기 제어신호를 바이패스시키는 제1지연제어부
    을 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  19. 제18항에 있어서, 상기 거친지연수단은
    동일 특성의 거친단위지연소자 복수개를 링형으로 접속하여 상기 스큐직접감지제어수단으로부터 입력되는 상기 내부클럭동기신호를 상기 지연모델에서의 지연시간만큼 거친지연시키는 순방향 링형 지연부;
    동일 특성의 거친단위지연소자 복수개를 사용하여 상기 내부클럭신호를 거친지연시키는 역방향 링형 지연부; 및
    상기 제1지연제어부로부터 바이패스된 제어신호를 이용하여 상기 내부클럭신호에 대하여 거친지연을 수행하도록 상기 역방향 링형 지연부를 제어하고, 상기 순방향 링형 지연부내의 지연펄스가 몇 번째 순방향거친지연단에 있는지를 저장하는 제2지연제어부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  20. 제19항에 있어서, 상기 역방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은,
    상기 제2지연제어부로부터 출력되는 신호와 상기 내부클럭신호를 입력으로 하는 제1 NAND게이트;
    상기 제1 NAND게이트의 출력신호, 전단으로부터 출력되는 출력신호 및 상기 역방향 링형 지연부를 리셋시키기 위하여 사용되는 리셋바아신호를 입력으로 하여 상기 내부클럭신호를 지연시키는 직렬연결된 제2 및 제3 NAND게이트
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  21. 제20항에 있어서, 상기 순방향 링형 지연부는 복수개의 단으로 구성되며, 상기 각 단은,
    상기 스큐직접감지제어수단으로부터 출력되는 상기 지연펄스 및 전단의 출력신호를 입력으로 하는 제1 NAND게이트;
    상기 제1 NAND게이트의 출력신호 및 상기 스큐직접감지제어수단으로부터 출력되는 상기 내부클럭동기신호를 입력으로 하는 제2 NAND게이트
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 미세지연수단에서의 지연시간과 상기 거친지연수단에서의 지연시간의 관계는 다음 수학식6
    여기서, τCD는 상기 거친지연수단에서의 거친단위지연시간,
    τVAR,max는 상기 미세지연수단에서의 최대미세지연시간 그리고
    τFD는 상기 미세지연수단에서의 미세단위지연시간임 -
    을 만족시키는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  23. 제22항에 있어서, 상기 출력클럭신호발생수단은
    상기 역방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 역방향 카운터;
    상기 제2지연제어부내 소정 거친지연선택로직의 출력단에 접속되어 제1논리상태와, 상기 순방향 링형 지연부내 소정 거친단위지연소자의 출력단에 접속되어 제1논리상태를 검출 및 계수하는 순방향 카운터; 및
    상기 역방향 카운터에 계수된 값과 상기 순방향 카운터에 계수된 값이 일치하는 경우 상기 역방향 링형 지연부를 통과한 상기 내부클럭신호를 출력시키는 내부클럭신호출력부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  24. 제1, 7, 8, 16 및 17항 중 어느 한 항에 있어서, 상기 미세지연수단은,
    상기 미세지연수단에 입력되는 신호와 동기되는 신호 및 상기 미세지연수단에 입력되는 신호를 거친단위지연시간만큼 지연시킨 신호를 입력으로 하여 상기 거친단위지연시간을 복수개의 미세단위지연시간으로 분할하는 위상혼합기를 포함하는 미세지연부;
    상기 위상검출수단의 제어신호에 따라 상기 위상혼합기에 분할된 상기 복수개의 미세단위지연시간 중 필요한 지연시간을 선택하는 제1지연제어부
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  25. 제24항에 있어서, 상기 미세지연부는,
    상기 미세지연수단에 입력되는 신호를 거친단위지연시간만큼 지연시키기 위하여 상기 거친지연수단에서 사용되는 거친단위지연소자와 동일한 특성을 갖는 직렬연결된 복수의 거친단위지연소자를 사용함을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  26. 제1, 7, 8, 16 및 17항에 있어서,
    상기 지연모델에서의 출력클럭신호를 지연시키기 위한 소정시간은 0보다 크거나 같은 것임을 특징으로 하는 링-레지스터 제어형 지연고정루프.
  27. 복수의 거친단위지연소자로 구성된 링형의 역방향 링형 지연부에 의해 내부클럭신호에 대하여 거친 지연을 수행하는 단계; 및
    최대미세지연시간이 거친단위지연시간보다 작거나 같은 범위내에서 미세 지연을 수행하는 단계 - 여기서, 최대미세지연시간이라 함은 1회에 미세지연시킬 수 있는 최대시간을 의미하고, 거친단위지연시간이라 함은 1단을 형성하는 거친단위지연소자에서 발생하는 지연시간을 의미함 -
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프 제어방법.
  28. 복수의 거친단위지연소자로 구성된 링형의 순방향 링형 지연부에 의해 지연모델에서의 지연시간을 인식하는 단계;
    상기 인식된 지연모델에서의 지연시간만큼 복수의 거친단위지연소자로 구성된 링형의 역방향 링형 지연부에 의해 내부클럭신호에 대하여 거친 지연을 수행하는 단계; 및
    최대미세지연시간이 거친단위지연시간보다 작거나 같은 범위내에서 미세 지연을 수행하는 단계 - 여기서, 최대미세지연시간이라 함은 1회에 미세지연시킬 수 있는 최대시간을 의미하고, 거친단위지연시간이라 함은 1단을 형성하는 거친단위지연소자에서 발생하는 지연시간을 의미함 -
    를 포함하는 것을 특징으로 하는 링-레지스터 제어형 지연고정루프 제어방법.
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JP2001245735A JP4812981B2 (ja) 2001-08-08 2001-08-13 リングレジスタ制御型遅延固定ループ及びその制御方法
DE20113507U DE20113507U1 (de) 2001-08-08 2001-08-14 Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor
US10/073,358 US20030030473A1 (en) 2001-08-08 2002-02-13 Ring-resister controlled DLL with fine delay line and direct skew sensing detector
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134546A (ko) 2017-06-09 2018-12-19 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US11456046B2 (en) 2020-09-15 2022-09-27 Samsung Electronics Co., Ltd. Memory device and clock locking method thereof

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362199B1 (ko) * 2000-06-30 2002-11-23 주식회사 하이닉스반도체 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
JP2002366112A (ja) * 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100505698B1 (ko) * 2003-08-06 2005-08-02 삼성전자주식회사 주파수 변화와 ｐｖｔ 변화에 둔감한 위상 믹서 및 이의제어방법
DE10340411B4 (de) * 2003-09-02 2005-10-13 Infineon Technologies Ag Vorrichtung und Verfahren zur sicheren Ausführung eines Programms
US7046058B1 (en) * 2003-09-24 2006-05-16 Integrated Device Technology, Ltd. Delayed-locked loop with fine and coarse control using cascaded phase interpolator and variable delay circuit
KR100605588B1 (ko) * 2004-03-05 2006-07-28 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
WO2005114845A2 (en) * 2004-05-13 2005-12-01 Thomson Licensing Method and apparatus for synchronizing a clock generator in the presence of jittery clock sources
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
KR100605577B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 레지스터 제어형 지연 고정 루프 및 그의 제어 방법
JP4397933B2 (ja) 2004-08-19 2010-01-13 株式会社ルネサステクノロジ 位相同期回路
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
JP2006275990A (ja) * 2005-03-30 2006-10-12 Nec Electronics Corp 半導体装置
US7276951B2 (en) * 2005-05-25 2007-10-02 Micron Technology, Inc. Delay line circuit
KR100711547B1 (ko) 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
KR100714892B1 (ko) * 2005-10-26 2007-05-04 삼성전자주식회사 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
KR20080037233A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 지연 동기 루프 회로
KR100840697B1 (ko) 2006-10-30 2008-06-24 삼성전자주식회사 다중 위상 클럭신호를 발생시키는 지연동기루프 회로 및 그제어방법
JP2009141569A (ja) 2007-12-05 2009-06-25 Sony Corp クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
KR101076889B1 (ko) * 2010-04-06 2011-10-25 주식회사 하이닉스반도체 데이터출력제어회로
US8373462B2 (en) * 2011-05-19 2013-02-12 Nanya Technology Corp. Delay lock loop and delay lock method
US8624645B2 (en) * 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
US9432025B1 (en) * 2014-11-28 2016-08-30 Altera Corporation Techniques for reducing skew between clock signals
TWI604710B (zh) * 2016-04-29 2017-11-01 國立交通大學 四相移鍵控解調變器
US10868523B2 (en) * 2017-07-07 2020-12-15 Intel Corporation Apparatus and method for improving lock time
US10756711B1 (en) * 2019-11-13 2020-08-25 Xilinx, Inc. Integrated circuit skew determination

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059210A (ja) * 1998-08-14 2000-02-25 Fujitsu Ltd 外部負荷を考慮したｄｌｌ回路
JP2001034356A (ja) * 1999-07-23 2001-02-09 Fujitsu Ltd 半導体装置
KR20020002526A (ko) * 2000-06-30 2002-01-10 박종섭 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5995443A (en) 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
EP0596657A3 (en) 1992-11-05 1994-12-07 American Telephone & Telegraph Normalization of propagation delay.
JP2929888B2 (ja) * 1993-03-26 1999-08-03 株式会社デンソー パルス位相差符号化回路
US5440515A (en) 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
TW367656B (en) 1994-07-08 1999-08-21 Hitachi Ltd Semiconductor memory device
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
KR100212139B1 (ko) 1996-07-22 1999-08-02 윤종용 클럭공급장치
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
JPH1165699A (ja) 1997-06-13 1999-03-09 Toshiba Microelectron Corp 半導体集積回路装置
US5930182A (en) 1997-08-22 1999-07-27 Micron Technology, Inc. Adjustable delay circuit for setting the speed grade of a semiconductor device
JPH11120768A (ja) 1997-10-09 1999-04-30 Toshiba Corp 半導体集積回路
US6072743A (en) 1998-01-13 2000-06-06 Mitsubishi Denki Kabushiki Kaisha High speed operable semiconductor memory device with memory blocks arranged about the center
JPH11298463A (ja) 1998-04-10 1999-10-29 Hitachi Ltd 半導体集積回路装置
KR100263484B1 (ko) * 1998-04-25 2000-08-01 김영환 클럭신호 지연 장치
KR100295045B1 (ko) 1998-06-23 2001-07-12 윤종용 지연동기루프(dll)를구비한반도체메모리장치
JP2000076852A (ja) 1998-08-25 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3380206B2 (ja) * 1999-03-31 2003-02-24 沖電気工業株式会社 内部クロック発生回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059210A (ja) * 1998-08-14 2000-02-25 Fujitsu Ltd 外部負荷を考慮したｄｌｌ回路
JP2001034356A (ja) * 1999-07-23 2001-02-09 Fujitsu Ltd 半導体装置
KR20020002526A (ko) * 2000-06-30 2002-01-10 박종섭 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134546A (ko) 2017-06-09 2018-12-19 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US10411675B2 (en) 2017-06-09 2019-09-10 SK Hynix Inc. Delay circuit and duty cycle controller including the same
US10862460B2 (en) 2017-06-09 2020-12-08 SK Hynix Inc. Duty cycle controller
US11456046B2 (en) 2020-09-15 2022-09-27 Samsung Electronics Co., Ltd. Memory device and clock locking method thereof

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Publication number Publication date
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