KR100288906B1 - 절연게이트형 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

P베이스층(43)과 N-층(42)와의 사이에 P베이스층(43)에 접해서 P-층(51)이 형성되고, P-층(51)이 트랜치(45)의 절연막(46)과 N-층(42)을 통해서 대향하도록 형성된다.
이 형성에 있어서, 공핍층은 P-층(51)에 연장하고 트렌치(45)의 선단부에 전계가 완화하여, 채널길이가 짧게될 수 있다.
그러므로, 내압이 높고 낮은 On저항의 절연게이트반도체장치를 설치할 수 있다.

Description

절연 게이트형 반도체 장치 및 그의 제조방법
제1도는 본 발명의 일실시예인 절연 게이트형 반도체 장치의 평면도.
제2도는 제1도의 절연 게이트형 반도체 장치의 일부 셀의 부분평면도.
제3도는 제2도에 표시한 일부 셀의 A-A 단면에서의 부분 단면도.
제4도는 본 발명의 절연 게이트형 반도체 장치의 드레인 전압 인가시의 전계의 그래프.
제5도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분단면도.
제6도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분단면도.
제7도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분단면도.
제8도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제9도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제10도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제11도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제12도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제13도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제14도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분단면도.
제15도는 본 발명의 다른 일예인 절연 게이트형 반도체 장치의 부분단면도.
제16도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제17도는 본 발명의 더 다른 일실시예인 절연 게이트형 반도체 장치의 부분 평면도.
제18도는 제17도의 절연게이트형 반도체장치의 A-A단면의 부분단면도.
제19도는 제17도의 절연게이트형 반도체장치의 B-B단면의 부분단면도.
제20도는 본 발명의 더 다른 일실시예인 절연게이트형 반도체 장치의 부분 단면도.
제21도는 제20도의 절연게이트형 반도체장치의 다른 단면의 부분단면도.
제22도는 본 발명의 더 다른 일실시예인 절연 게이트형 반도체 장치의 부분 평면도.
제23도는 제22도에 표시한 부분 평면도의 A-A단면에서의 부분 단면도.
제24도는 절연 게이트형 반도체 장치의 셀 피치와 내압의 관계를 표시하는 그래프.
제25도는 본 발명의 절연게이트형 반도체장치의 제조스텝의 소자의 부분 단면도.
제26도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제27도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제28도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제29도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제30도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제31도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제32도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제33도는 본 발명의 절연 게이트형 반도체 장치의 제조스탭의 소자의 부분 단면도.
제34도는 본 발명의 더 다른 일실시예인 절연 게이트형 반도체 장치의 부분 단면도.
제35도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제36도는 본 발명의 더 다른 일실시예인 절연 게이트형 반도체 장치의 부분 단면도.
제37도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제38도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제39도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제40도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제41도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제42도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제43도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제44도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제45도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제46도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제47도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제48도는 본 발명의 절연 게이트형 반도체 장치의 제조스텝의 소자의 부분 단면도.
제49도는 본 발명의 더 다른 일실시예인 절연 게이트형 반도체 장치의 부분 평면도.
제50도는 종래의 절연게이트형 반도체장치의 단면도.
제51도는 종래의 절연게이트형 반도체장치의 드레인 전압 인가시의 전계의 그래프.
제52도는 종래의 절연 게이트형 반도체 장치의 부분 단면 사시도.
* 도면의 주요부분에 대한 부호의 설명
41 : N+기판 43 : P 베이스층
45 : 트렌치 46 : 절연막
47 : 폴리 실리콘 44 : N+소스영역
48 : 층간 절연막 49 : 소스 전극
50 : 드레인 전극 55 : 트렌치
33 : 게이트 패드
본 발명은 절연 게이트형 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 트렌치 MOS게이트를 가지는 전력용 반도체 장치의 내압의 저하를 방지하는 디바이스구조와 그의 제조방법에 관한 것이다.
제50도는 종래의 절연게이트형 반도체장치의 단면도로, 여기에는, 일예로서 트렌치 게이트 구조의 종형 MOS트랜지스터(이하 UMOS라 한다)에 의해 설명한다.
이 UMOS는 내압이 200V이하의 저압용으로, 예컨데, 자동차의 전장 계통에 사용되는 것이다.
제50도에 있어서 1은 N+기판, 2는 N-층, 3은 P베이스층, 4는 N+소스영역, 5는 트렌치, 6은 게이트 절연막, 7은 게이트, 8은 층간 절연막, 9는 소스 전극, 10은 드레인 전극, 11은 채널영역이다.
또 L은 트렌치 간격이다.
다음에, UMOS의 동작을 설명한다. 소스 전극 9과 드레인 전극 10의 사이에 소정의 드레인 전압 VDs을, 소스전극 9과 게이트 7의 사이에 소정의 게이트 전압 VGs을 인가하면 P베이스층 3의 게이트 절연막 6 근방의 채널 영역 11이 N 형으로 반전하고, 전하의 통로인 채널이 형성된다. 이 채널에 의해 소스와 드레인의 사이가 도통하는 것으로 된다.
그리고, 이때의 UMOS의 저항을 온 저항이라 한다. 또, 소스와 드레인의 사이가 도통하고 있는 상태로 있는, 온 상태로 있을때, 소스 전극 9과 게이트 7의 사이에 인가되어 있는 게이트전압 VGs을 0V로 하든지, 또는 부전압 요컨데 역바이어스로 하는 것에 의해 게이트는 오프되어 N형의 채널영역은 P영역으로 다시 반전하고, 소스와 드레인의 사이가 비도통 즉 오프상태로 된다.
이와같이 게이트전압 VGs을 제어하는 것에 의해, 소스와 드레인의 사이의 전류의 흐름이 제어되어, UMOS를 전력용스위칭 소자로서 사용하는 것이 된다.
게이트를 오프한 상태로 UMOS에 인가되는 드레인 전압 VDs은 ,즉 이 전압이 소자의 내압으로 한다. 소자의 내압은, 일반적으로는 N-층 2의 불순물농도 및 두께로 정하지만 UMOS의 경우는 소자의 표면영역의 구조에 더 의존하게 된다.
특히, 트렌치 구조의 UMOS의 경우, P 베이스층 3을 관통하여 트렌치 5가 N-층 2에 돌출하고 있음으로, 소자의 내압은 N-층 2에 돌출한 트렌치 5의 선단부분으로 결정된다.
제51도는 트렌치 구조의 UMOS의 전계의 시뮬레이션의 그래프이다.
이 시뮬레이션에는, N-층 2의 불순물농도를 1Ωcm, P베이스층 3 표면에서 N-층 2의 저면까지 두께를 8.5㎛로 하였다.
제51도의 좌상구석의 구형부분이 트렌치 구조의 부분이다.
제51도에서 알 수 있는 바와 같이, UMOS의 드레인 전압 VDS을 인가하면, 공핍층은 P베이스층 3에서 N-층 2에 연장되지만, N-층 2에 돌출한 트렌치 5의 부분으로 등전위선이 루프를 묘사하고 불연속으로 되어, 이 트렌치 5의 선단우부에서 전계가 강하게 되어 있다.
그리고 이 선단우부의 전계강도로 소자의 내압이 결정된다. 트렌치 5의 선단우부로 소자의 내압이 결정된다는 것은, 게이트 전압 VGS을 역바이어스로 하였을때, 더 엄밀한 상황으로 된다. 즉, N-층 2에 돌출한 트렌치 5의 부분에는 UMOS에 인가하는 드레인전압VDS가 역바이어스로 한 게이트전압VGS을 역바이어스한 때의 소자의 내압은 게이트 전압 VGS을 OV로 하였을 때의 소자의 내압보다도, 게이트 전압 VGS의 역바이어스분 만큼 낮게 된다는 것이다.
이와같은 트렌치 구조를 가지는 UMOS의 내압 저하의 대책으로서, 예컨데, USP 5072266에 기재된 소자구조가 제안되어 있다.
제52도는 USP 5072266에 기재된 소자의 단면 사시도이다.
제52도의 소자 구조에는 P베이스층 3의 중앙부가 트렌치 5보다도 깊게 되어 있다.
기타의 구성은 제50도의 종래의 UMOS와 동일 구성이다.
제52도의 소자 구조의 UMOS에 드레인 전압 VDS을 인가하면, 제50도의 종래의 UMOS와 동일하게 공핍층은 P베이스층 3에서 N-층 2에 연장되지만, P베이스층 3의 중앙부가 트렌치 5보다도 깊게 되어 있음으로, 트렌치 5의 선단우부로 등전위선의 루프가 적게 되어, 트렌치 5사이의 등전위선에서의 공핍층의 불연속이 완화되고, 트렌치 5의 선단우부에서의 소자의 내압저하는 완화된다.
또한, 베이스층 3의 중앙부에서 N+기판 1까지의 거리는 트렌치 5의 선단에서 N+기판 1까지의 거리보다도 짧기 때문에, 항복은 P베이스층 3의 중앙부에서 발단하여, 내압은 P베이스층 3의 중앙부에서 결정된다.
따라서, 게이트전압 VGS을 역바이어스 하였다 하여도, 소자의 내압이 게이트전압VGS의 역바이어스분만큼 낮게 유지할 수 있다.
그렇지만, 제 52도의 소자구조의 UMOS에는, P베이스층 3의 중앙부가 트렌치 5 보다도 깊게 되어 있음으로, 필요한 소자의 내압을 확보하기 위하여는, P 베이스층 3의 중앙부에서 N+기판 1 까지의 거리를 길게 하는 것, 즉 N-층 2의 두께를 두껍게 하는 것이 필요하다.
트렌치 구조를 가지는 UMOS에는, 온상태의 전류경로가 채널영역 11을 경유하여 트렌치 5의 선단에서 드레인전극에 향하는 경로로 됨으로, N+층 2의 두께를 두껍게 하므로서 온저항을 높게 하는 것으로 된다.
또한, 제52도의 소자 구조의 UMOS에는, P 베이스층 3의 중앙부가 트렌치 5 보다도 깊게 되어 있지만, 트렌치 5와 P 베이스층 3의 접촉부에는 트렌치 5의 편이 깊은 구조로 되어 있다.
통상, 확산에 의해 얻어지는 P 베이스층 3을 형성하기 위하여, 인접하는 트렌치 5간의 거리는 적어도, 불순물을 주입하는 개구의 길이와, P 베이스층 3의 중앙부 깊이의 2배의 합의 거리가 필요로 된다.
이것은 불순물의 확산은 깊이방향의 거리와 동일한만큼 횡방향으로도 확산되기 때문이다.
여기에서, 일반적인 소자의 치수를, 고려하여 트렌치 간격을 평가하면, P베이스층 3의 중앙부의 개구의 길이를 2㎛, 트렌치의 깊이를 2㎛, P베이스층 3의 중앙부의 깊이를 3㎛로 하면, 트렌치 간격 L 은 8㎛정도로 되지 않을 수 없고, 트렌치 간격 L 을 넓히면, UMOS의 온 저항이 높게 된다.
테스트 결과에 의하면, 셀 간격(소자의 인접하는 트렌치 중심간 거리) 1㎛ 당 0.18Ωcm2정도 온 저항이 높게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 온저항을 낮게 유지하면서, 내압저하를 방지되는 절연 게이트형 반도체장치와 그의 제조방법을 제공하는 것을 목적으로 하는 것이다.
본 발명의 제1 관점에 따르면, 절연게이트형 반도체장치는 제 1과 제 2의 주면을 가지는 제 1도전형의 반도체기판과, 이 반도체기판의 제 1의 주면에 배열된 제 2도전형의 제 1의 반도체층과, 이 제 1의 반도체층의 표면에 개구를 가지고, 제 1 의 반도체층의 표면에서 반도체기판에 달하는 깊이를 가지도록 배열된 트렌치과, 이 트렌치의 내벽에 배열된 절연막과, 이 절연막을 통하여 제 1의 반도체층과 대향하도록 트렌치의 내측에 배열되는 것과 함께, 제어전극가 접속된 도전체와, 이 도전체와 절연막을 통하여 대향하도록 제 1의 반도체층의 표면의 일부에 배열된 제 1도전형의 제 2의 반도체층과, 이 제 2의 반도체층의 표면의 일부와 도전체의 표면을 가리도록 배열된 절연층과, 반도체 기판의 제 1의 주면과 제 1의 반도체층의 사이에 배열되어, 제 1의 반도체층보다도 불순물농도가 낮은 제 2도전형의 제 3의 반도체층과, 제 1및 제 2의 반도체층 표면상에 배열된 제 1의 주전극과, 반도체기판의 제 2의 주면상에 배열된 제 2 의 주전극을 구비한 것이다.
본 발명의 제 2의 관점에 따른 제1 관점의 절연게이트형 반도체장치는, 제 3 반도체층이 반도체기판의 일부를 개재하여 트렌치에 대향하도록 한 것이다.
본 발명의 제 2관점에 따르면, 제1 관점의 절연게이트 반도체 장치는 적어도 하나의 트렌치는 복수개로 형성되고, 제 2 반도체층은 개구의 양측을 따라 복수의 트렌치의 개구가 인접하는 복수의 제4 반도체층을 포함하며, 제1 반도체층이 두 개의 제4 반도체층사이에 놓여지도록 이웃하는 복수의 트렌치 사이에 있는 두 개의 복수의 제4 반도체층이 배열된다.
본 발명의 제4관점에 따르면, 제1 또는 제2관점의 절연게이트 장치에서 적어도 하나의 트렌치는 복수개로 형성되고, 상기 제2 반도체층은 복수의 트렌치의 개구를 교차해서 서로 평행하게 연장되는 복수의 제4 반도체층을 포함한다.
본 발명의 제5 관점에 따르면, 제1주면과 제2주면을 가지는 제1도전형의 반도체 기판과, 반도체 기판의 제1주면에 배열되며, 적어도 하나의 제1 트랜치와 적어도 하나의 제2 트렌치와 표면을 가지고 적어도 제1트렌치와 적어도 하나의 제2트렌치는 각각 표면에 개구를 가지고 반도체기판의 제1 주면에 평행해서 다달은 제2 도전형의 제1반도체층과, 적어도 하나의 제1트렌치의 내벽상에 형성된 제1 절연막과, 적어도 하나의 제2트렌치의 내벽상에 형성된 제2 절연막과, 제1 절연막사이에 개재되어 제1 반도체 층에 대향되는 적어도 하나의 제1트렌치내부에 배열되는 제1 도전체와, 제2 절연막사이에 개재되어 상기 제1 반도체 층에 대향되는 적어도 하나의 제2트렌치가 배열된 제2도 전체와, 제1 절연막사이에 개재되어 제1 도전체 층에 대향되는 제1반도체 층의 상기면의 일부에 배열된 제1 도전형의 제2 반도체층과, 제2 반도체 층의 일부면과 상기 제1 도전체면을 덮도록 배열된 절연층과, 제2 도전체와 단락되고 상기 제1및 제2반도체층면에 배열된 제1 주전극과, 반도체 기판의 제2 주면상에 배열된 제2 주전극과, 제1 도전체에 접속된 제어전극을 구비한다.
본 발명의 제 6 관점에 따르면, 제5관점의 절연게이트 반도체 장치에서, 제1 반도체층의 불순물 농도보다 낮은 제2 도전형 복수의 제3반도체층은 상기 제1 절연막사이에 개재되어 적어도 하나의 제1 트렌치의 저부에서 상기 제1 도전체에 대향되고 및/ 또는 제2 절연막 사이에 개재되어 적어도 하나의 제2 트렌치의 저부에서 제2 도전체에 대향되는 반도체 기판의 일부로 배열된다.
본 발명의 제 7관점에 따르면, 제5, 또는 6관점의 절연게이트 반도체 장치에서, 제3 반도체층은 제2 절연막을 개재하여 제2트렌치에서 제2 도전형에만 대향되어 배열된다.
본 발명의 제 8관점에 따르면, 제5, 6, 또는 7관점의 절연게이트 반도체장치에서 적어도 하나의 제1 트렌치는 복수의 제3트렌치를 포함하고, 적어도 하나의 제2 트렌치는 복수의 제4트렌치를 포함하며, 제2 반도체층은 복수의 제3 반도체층을 포함하고, 제3 트렌치와 상기 제 4트렌치는 교차로 배열되고, 제3 반도체 층은 상기 제3트렌치의 양측을 따라 상기 제3 트렌치에 인접한다.
본 발명의 제 9관점에 따르면, 제5, 6, 또는 7관점의 절연게이트 반도체 장치에서, 적어도 하나의 제1 트렌치는 복수의 제3 트렌치를 포함하고, 적어도 하나의 제2 트렌치는 복수의 제4 트렌치를 포함하고, 제2 반도체층은 복수의 제4 반도체층을 포함하며, 제3 트렌치와 제4 트렌치는 교대로 배열되고, 제4 반도체층은 제3 트렌치와 제4 트렌치를 교차하도록 스트라이프형태로 배열된다.
본 발명은 또 절연게이트 반도체장치의 제조 방법에 관한 것이다. 본 발명의 제 10 관점에 따르면, 제조방법은:(a) 제1, 제2 주표면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체층을 형성하도록 반도체기관의 제1 주표면에 저농도의 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c) 제2 반도체층을 형성하도록 제1 반도체층의 표면에 스텝(b)보다 고농도의 제2 도전형의 불순물을 더 주입하고 확산하는 스텝과, (d) 제2 반도체층의 표면의 일부를 제거하여 만든 적어도 하나의 제1 개구로 상기 제2 반도체층의 표면상에 레지스트패턴을 형성하는 스텝과, (e) 제3 반도체층을 형성하도록 레지스트패턴을 마스크로 사용해서, 적어도 하나의 제1 개구를 통해 제2 반도체층의 표면에 제1 도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (f) 제3 반도체층의 표면의 일부를 한정하도록 적어도 하나의 제2 개구로 상기 제2 반도체층의 표면과 제3 반도체의 표면상에 차폐막을 형성하는 스텝과, (g) 적어도 하나의 트렌치를 형성하도록 차폐막을 마스크로 사용해서 적어도 하나의 제2 개구를 통해 상기 반도체기판에 제3 반도체의 표면으로 부터 수직범위에서의 반도체를 제거하는 스텝과, (h) 적어도 하나의 트렌치의 표면상에 절연막을 형성하는 스텝과, (i) 적어도 하나의 트렌치를 채우도록 상기 절연막 상에 도전체를 적층하는 스텝과, (j) 그 개구에서 적어도 하나의 트렌치를 평평하게 하도록 도전체를 제거하는 스텝과, (k) 적어도 하나의 트렌치에 매립된 상기 제2, 제3 반도체층의 표면과 도전체의 표면상에 절연층을 형성하는 스텝과, (l) 제2 반도체층의 상기 표면상의 개구부와 제3 반도체층의 표면의 일부로 상기 절연층상에 레지스트패턴을 형성하는 스텝과, (m) 레지스트패턴을 마스크로 사용해서, 레지스트패턴의 개구를 통해 절연층을 제거하는 스텝과, (n) 제1 주전극을 형성하도록 스텝(m)으로 노출되는 제2 반도체층의 표면과 제3 반도체층의 표면의 일부에 도전체를 적층하는 스텝과, (o) 제2 주전극을 형성하도록 반도체기판의 제2 주표면상에 도전체를 적층하는 스텝과, (p) 적어도 하나의 트렌치에 매림된 상기 도전체와 전기적으로 접속 되도록 제어전극을 형성하는 스텝을 구비한다.
본 발명의 제 11관점에 따르면, 제 10 관점의 반도체 제조방법은 스텝(g)후 스텝(h)전에, (q) 제1 반도체층에 적어도 하나의 트렌치의 상기 내벽면의 표면영역에 존재하는 제2 도전형의 불순물을 제거하도록 적어도 하나의 트렌치의 내벽면상에 산화막을 형성하는 스텝과, (r) 적어도 하나의 트렌치의 내벽면상에 형성된 산화막을 제거하는 스텝을 더 구비한다.
본 발명의 제 12 관점에 따르면, 제10 또는 제 11관점의 반도체 제조방법은 스텝(d)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1 개구는 서로 병렬로 배열된 스트라이프형의 복수의 제3 개구를 포함하고, 스텝(f)에 형성된 차폐막의 적어도 하나의 제2 개구는 제3반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 스트라이프형의 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한다.
본 발명의 제13 관점에 따르면, 제 10, 또는 11관점의 반도체 제조방법은 스텝(d)에서 형성된 레지스트패턴의 적어도 하나의 개구는 소정의 피치로서 서로 병렬로 배열된 스트리이프형의 복수의 제3 개구를 포함하고, 스텝(f)에 형성된 차폐막의 적어도 하나의 제2 개구는 제3반도체층을 교차하도록 스트라이프 형태로 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한다.
본 발명의 제 14관점에 따르면, 절연 게이트 반도체장치의 제조방법은 (a) 제1, 제2 주표면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체기판을 형성하도록 상기 반도체기판의 제1 주표면에 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c)제1 반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1 개구로 상기 제1 반도체층의 표면상에 제1 레지스트패턴을 형성하는 스텝과, (d) 제2 반도체층을 형성하도록 적어도 하나의 제1 개구를 마스크로 사용해서 제1 레지스트패턴을 통해 제1 반도체층의 표면에 제1도전형의 불순물을 더 주입하고 확산하는 스텝과, (e) 제2 반도체층의 표면의 일부에 적어도 하나의 제3 개구와 제1 반도체층의 상기 표면에 연장하는 적어도 하나의 제2 개구로 상기 제1 반도체층의 표면과 제2 반도체의 표면위에 차폐막을 형성하는 스텝과, (f) 적어도 하나의 제2 개구와 적어도 하나의 제3 개구에 대향하는 제1 트렌치와 제2 트렌치를 형성하도록 상기 제2, 제3 레지스트를 마스크로 차폐막을 사용해서 반도체기판에 상기 제1, 제2 반도체층의 표면으로 부터 수직범위에서의 반도체를 제거하는 스텝과, (g) 제1 트렌치의 표면과 제2 트렌치의 표면위에 절연막을 형성하는 스텝과, (h) 상기 제1트렌치와 상기 제2 트렌치를 채우도록 상기 절연막상에 제1 도전체를 적층하는 스텝과, (i)그 개구에서 제1, 제2 트렌치를 평평하게 하도록 제1 도전체를 제거하는 스텝과, (j) 제1, 제2 트렌치에 매립된 차폐막과 제1 도전체의 표면상에 절연층을 형성하는 스텝과, (k) 제1 트렌치에 매립된 제1 도전체의 표면과 제2 반도체층의 표면의 일부, 제1반도체층의 표면을 한정하도록 제4 개구로 절연층의 표면상에 제2 레지스트패턴을 형성하는 스텝과, (l) 제4 개구를 마스크로서 제2 레지스트패턴을 사용해서 절연층을 제거하는 스텝과, (m) 제1 주전극을 형성하도록 스텝(l4)으로 노출되는 제1 트렌치에 매립된 제1 도전체의 표면과 제2 반도체층의 표면의 일부와, 제1 반도체층의 표면상에 제2도전체를 적층하는 스텝과, (n) 제2 주전극을 형성하도록 반도체기판의 제2 주표면상에 제3 도전체를 적층하는 스텝과, (o) 제2 트렌치에 매립된 제1 도전체와 전기적으로 접속되도록 제어전극을 형성하는 스텝을 구비한다.
본 발명의 제 15관점에 따른 제14관점의 반도체 제조 방법은 (p) 적어도 하나의 제2 개구와 적어도 하나의 제3 개구를 마스크로 사용해서 차폐막을 통해 제1, 제2 트렌치의 저부에서 반도체기판에서의 저농도의 제2 도전형의 불순물을 주입하고 확산하는 스텝을 더 구비한다.
본 발명의 제 16 관점에 따르면, 제 14 또는 15관점의 반도체 제조 방법은 스텝(c)에서 형성된 제1 레지스트패턴의 적어도 하나의 제1개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 제2 반도체층은 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4 반도체층을 포함하고, 스텝(e)에서 형성된 차폐막의 적어도 하나의 제3 개구와 적어도 하나의 제2 개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 제7 개구는 제4 반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 제4반도체층에 배열된다.
본 발명의 제 17 관점에 따른, 제 14 또는 15관점의 반도체제조방법은 스텝(c)에 형성된 제1 레지스트패턴의 적어도 하나의 제1 개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 제2 반도체층은 제5 개구를 통해 형성되는 스트라이프형의 복수의 제 4 반도체층을 포함하고, 스텝(e)에서 형성된 차폐막의 적어도 하나의 제2 개구와 적어도 하나의 제3 개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 제7 개구는 제4 반도체층보다 폭이 좁게 스트라이프형태로 긴쪽 방향을 따라 제4 반도체층상에 배열된다.
본 발명의 제18항의 관점에 따르면, 절연게이트 반도체장치를 제조하는 방법은 (a) 제1, 제2 주표면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체기판을 형성하도록 반도체기판의 상기 제1 주표면에 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c) 제1 반도체층의 표면의 일부를 제거하여 만든 적어도 하나의 제1 개구로 상기 제1 반도체층의 표면위에 제1 레지스트패턴을 형성하는 스텝과, (d) 제2 반도체층을 형성하도록 적어도 하나의 제1 개구를 마스크로 사용해서 상기 제1 레지스트패턴을 통해 제1 반도체층의 표면에 제1도전형의 불순물을 더 주입하고 확산하는 스텝과, (e) 제1 반도체층의 표면의 일부상에 적어도 하나의 제2 개구로 상기 제1 반도체층의 상기 표면과 상기 제2 반도체의 표면상에 제1 차폐막을 형성하는 스텝과, (f) 제1 반도체층의 표면에 개구를 가지는 제1 트렌치를 형성하도록 제2 개구를 마스크로서 상기 제1 차폐막을 사용해서 반도체기판에 상기 제1 반도체층의 표면으로 부터 수직범위에서의 반도체를 제거하는 스텝과, (g) 적어도 하나의 제2 개구를 마스크로서 사용해서 제1 차폐막을 통해 제1 트렌치의 저부에 반도체기판에서의 저농도의 제2 도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (h) 제1트렌치의 표면상에 제1 절연막을 형성하는 스텝과, (i) 제1 트렌치를 채우도록 제1 절연막상에 제1 도전체를 적층하는 스텝과, (j)그 개구에서 제1 트렌치를 평평하게 하도록 제1 도전체를 제거하는 스텝과, (k) 제2 반도체층의 표면의 일부상에 적어도 하나의 제3 개구로 제1, 제2 반도체층의 표면과 제1 트렌치에 매립된 상기 제1 도전체의 표면에 제2 차폐막을 형성하는 스텝과, (l) 제2 반도체층의 상기 표면에 개구를 가진 제2 트렌치를 형성하도록 적어도 하나의 제3 개구를 마스크로서 상기 제2 차폐막을 사용해서 반도체기판에 제2 반도체층의 표면으로 부터 수직범위에서 반도체를 제거하는 스텝과, (m) 제2 트렌치의 표면상에 제2 절연막을 형성하는 스텝과, (n) 제2 트렌치를 채우도록 제2 절연막상에 제2 도전체를 적층하는 스텝과, (o) 그 개구 부분에 제2 트렌치를 평평하게 하도록 제2 도전체를 제거하는 스텝과, (p)제1, 제2 트렌치에 매립된 상기 제1, 제2 도전체의 표면과 제1, 제2 반도체층의 표면상에 절연층을 제거하는 스텝과, (q) 제1트렌치에 매립된 제1 도전체의 표면과 제2 반도체층의 표면의 일부와, 제1 반도체층의 표면상에 제4 개구로 절연층상에 제2 레지스트 패턴을 형성하는 스텝과, (r) 제4 개구를 마스크로서 제2 레지스트패턴을 사용해서 상기 절연층을 제거하는 스텝과, (s) 제1 주전극을 형성하도록 스텝(r)에서 노출되는 제1 트렌치에 매립된 제1 도전체의 표면과 제2 반도체층의 표면의 일부와, 제1 반도체층의 표면상에 제 3 도전체를 적층하는 스텝과, (t) 반도체기판의 제2 주표면상에 제4도전체를 절층하는 스텝과, (u) 트렌치에 매립된 제2 도전체와 전기적으로 접속된 제어전극을 형성하는 스텝을 구비한다.
본 발명의 제 19관점에 따르면, 제 18관점의 반도체 제조방법은 스텝 (c)에 형성된 제1 레지스트 패턴의 적어도 하나의 제1 개구는 소정의 피치로 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 제2 반도체층은 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4 반도체층을 포함하고, 스텝(e)에 형성된 차폐막의 적어도 하나의 제2 개구와 적어도 하나의 제3 개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 제7 개구는 제4 반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 제4 반도체층상에 배열된다.
본 발명의 제 20관점에 따른 제 18관점의 반도체 제조방법은 상기 스텝(c)에 형성된 상기 제1 레지스트패턴의 적어도 하나의 제1개구는 소정의 피치로 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 제2 반도체층은 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4 반도체층을 포항하고, 스텝(e)에 사용된 차폐막의 적어도 하나의 제2 개구와 적어도 하나의 제3 개구는 서로 병렬로 교대로 배역되는 복수의 제6, 제7 개구를 각각 포함하고, 제7 개구는 제4 반도체층을 교차하도록 스트라이프형태로 배열된다.
그러므로, 본 발명의 목적은 온(on)저항을 낮추면서 내압의 감소를 막기 위한 절연게이트반도체 장치를 제공하는 것이다.
[실시예]
[실시예 1]
제1도는 본 발명의 일 실시예인 절연게이트형 반도체 장치의 평면도이다.
이하 절연게이트형 반도체 장치의 일예로서, UMOS를 사용하여 설명한다.
제2도는 제1도에 표시한 UMOS의 일부셀의 부분 평면도, 제3도는 제2도에 표시한 일부셀의 A-A단면에서의 부분 단면도이다.
제2도는 제3도의 소스전극 49 및 층간 절연막48을 제거한 상태로 묘사되어 있다.
제1도에 있어서, 30은 UMOS, 31은 제1의 주전극으로서의 소스 전극, 32는 게이트배선, 33은 제어전극으로서의 게이트 패드, 34는 일부 셀이다.
제2도 및 제3도에 있어서, 41은 N+기판, 42는 N-층으로, N+기판41과 N-층으로 반도체 기판으로 하고 있다.
43은 제1의 반도체층으로서의 P베이스층, 44는 제2의 반도체층으로서의 N+소스영역, 45는 트렌치로서의 트랜치, 46은 절연막, 47은 도전체로서의 폴리실리콘, 48은 절연층으로서의 층간 절연막, 47은 도전체로서의 폴리실리콘, 48은 절연층으로서의 층간절연막, 49는 제1도의 소스전극 31의 일부인 제1의 주전극으로서의 소스 전극, 50은 제 2주전극으로서의 드레인 전극, 51은 제3의 반도체층으로서의 P-층, 52는 채널영역 이다.
절연막46은 통상의 열 산화막으로 SiO2, 폴리실리콘 47은 P형불순물이 도프되어, 게이트로 된다.
층간 절연막48은 보론과 인을 함유한 실리케이트 글라스(이하 BPSG라 한다), 소스전극49은 Si함유의 Al(이하 Al-Si라 한다), 드레인 전극50은 TiNiAu로 각각 형성되어 있다.
게이트배선32는 셀의 게이트와 접속되어 있어, 게이트에서 게이트패드까지의 겨올의 폴리실리콘 부분을 적게하여, 게이트에서 게이트패드까지의 전기저항을 내리는 것과 함께 소자의 제어동작을 소자전면으로 균일하게 하는 기능을 가지고 있다.
이 실시예의 UMOS에는 N+기판41의 표면에 N-층42이 배열되어, 이 N-층42의 위에 P-층51이 배열되어, 그 위에 P베이스층 43이 배열되어 있다.
P베이스층43의 표면에 N+소스여역44이 간격을 두고 대상에 배열되어, 이 N+소스영역44의 대상형상의 긴쪽방향에 따라, N+소스영역44의 표면에서 N-층42에 판통하는 트렌치45이 배열되어 있다.
트렌치45의 내벽에는 절연막46이 배열되어 트렌치45내부에는 N+영역44의 표면의 개구부까지 폴리실리콘47이 매립되어 있다.
서로 이웃이 되는 트렌치45상호는 트렌치 45에 인접하고 있는 N+소스영역44과 이 N+소스영역44의 사이에 배열된 P베이스층43의 노출면을 통하여 배열되어 있다.
폴리실리콘47의 표면은 층간 절연막48으로 가려져 있어, 이 층간 절연막48, N+소스영역44및 P베이스층43이 배치된 소자의 표면상에, N+소스영역44과 P베이스층43이 단락하도록 소스전극49과 폴리실리콘47과 접속된 게이트배선32 및 게이트패드33가 배열되어 있다.
또 N+기판41의 이제 한편의 표면상에 드레인 전극이 배열되어 있다. 예컨대, 내압이 60V급의 소자에서의 각 부분의 치수를 표시하면 트렌치 간격이 약 3㎛로 셀피치로는 약 5㎛로 된다.
P베이스층43표면에서는 N-층42의 저면까지의 깊이는 약 8.5㎛, 트렌치45의 깊이는 2∼3㎛이다.
트랜치의 선단은 P베이스층43에서 N-층42에 0.5㎛정도 파져있다. N-기판41은 340㎛정도로, N형불순물 로서는 통상 As가 사용된다.
다음에 동작에 관하여 설명한다.
소스전극49과 드레인 전극50의 사이에 소정의 드레인 전압Vds을 또, 소스전극49과 게이트47의 사이에 소정의 게이트 전압Vgs을 인가하면, 절연막46은 게이트절연막으로서 기능하고, 이 절연막46의 근방에서 P베이스층43과 P-층52의 채널영역52이 N형으로반전하고, 전하의 통로인 채널이 형성된다.
이 채널에 의해 소스와 드레인의 사이가 도통하는 것으로 된다.
이 온상태로 있을때 소스전극49과 게이트47의 사이에 인가되어 있든 게이트전압Vgs을 OV로 하든지, 또는 역바이어스로 하는 것에의해 게이트는 오프되어, N형으로 반전하고 있든 채널영역52이 P영역으로 되돌아가, 소스와 드레인의 사이가 비도통 즉 오프상태로 된다.
이 오프상태에 있어서 드레인전압이 인가된 경우, P-층51이 없게 되면, 공핍층은 P베이스층43에는 대부분 연장하지 않지만, P베이스층43과 N-층42의 사이에 P-층51이 배열되어 있음으로, 공핍층은 P-층에도 연장한다.
이 때문에, P-층51이 연장한 공핍층이 트렌치45의 선단우부의 전위 분포를 끌어당겨, 트렌치45의 선단우부의 전계집중이 완화되기 위하여 소자의 내압이 높게된다.
제4도는 본 발명의 실시예 1의 UMOS의 드레인 전압인가시의 전계를 시뮬레이션에 의해 검토한 결과를 표시하는 그래프이다.
이 시뮬레이션에는, N-층2의 불순물농도를 1 lcm, P베이스층표면에 서 N-층42의 저면까지 두께를 8.5㎛로 하였다.
제4도의 좌상우의 구형부분이 트렌치 구조의 부분이다.
제4도와 종래예의 전계를 표시하는 그래프인 제51도를 비교하면, 제4도에 표시한 이 실시예의 경우는, 공핍층이 P-층51에도 연장하고 있어, 전계가 횡방향으로 연장되어 있어, 트렌치45의 선단우부의 전계집중이 완화되어 있는 것이 알게된다.
시뮬레이션에는 P-층이 없는 경우의 소자의 내압을 82V로 있는데 대하여, P-층51을 설치한 겅우에는 소자의 내압은 98V로 상승하였다.
또 이 구성에는 트렌치45상호의 간격을 좁게하는 것이 됨으로, 온전 압을 낮게 억제하는 것이된다.
또 이 실시예에 있어서는, N+소스영역44이 게이트절연막46을 통하여 트렌치47에 인접하고, 트렌치47의 긴쪽방향에 따라 연장하도록 설치되어 있음으로, 게이트폭이 크게되어, 소자의 전류밀도를 크게하는 것이된다.
다음에, 이 실시예의 UMOS의 제조방법의 일예를 설명한다.
제5도~제14도는 각 종겅에서의 소자를 표시하는 부분단면도이다.
우선, N+기판60상에 N-층61이 형성된다(제5도 참조).
다음에 N-층61에 P형의 불순물이 주입되어 확산하는 것에 의해 P층62이 형성된다(제6도 참조).
이 P-층62의 표면에 P형의 불순물이 주입되어, N-층61과 접하여 소정의 두께의 P-층62을 남기도록 P형의 불순물이 확산되어 P베이스층 63이 형성된다(제7도 참조).
이 P베이스층63의 표면에 레지스트를 적층하고, 사진제판 스텝에 의해, 제1의 개구로서의 대상개구를 복수병렬하여 설치한 레지스트 패턴64이 형성되어, 이 레지스트패턴64을 마스크로서 P베이스층63의 표면에 N형불순물을 고농도로 주입하고 확산되어 N+소스영역65이 형성된다. (제8도참조)
이후 P베이스층63및 N+소스영역65의 표면상에 차폐막으로서의 산화막66을 형성하고, 이 산화막66으로 N+소스영역65 각각의 표면에 제2의 개구로서의 N+소스영역65보다 좁은 폭으로 대상의 개구를 설치한 실리콘 에칭충 마스크가 형성되어, 이 실리콘 에칭용 마스크로서 RIE(Reaction Ton Etching)에 의해 에칭을 행하고, N' 소스영역65 표면에서 N-61까지 관통하는 트렌치67를 형성한다(제9도 참조).
뒤이어 트렌치67의 표면에 열 산화막을 형성하고, P베이스층63 N+소스영역65 및 트렌치67의 표면에 형성되어 있는 산화막의 위에, P형 불순물이 도프된 폴리실리콘69이 적층되어 트레치67을 매립한다 (제10도 참조).
다음에 적층된 폴리실리콘69을, 트렌치67에 매립된 폴리실리콘69을 남기도록 트렌치67의 개구부까지 에지백한다(제11도 참조).
이후 P베이스층63과 N+소스영역65의 표면상의 산화막68표면 및 트렌치67에 매립된 폴리실리콘69의 표면상에 BPSG70를 적층한다(제12도 참조).
뒤이어 이 BPSG70의 표면상에 레지스트71를 적층하고, 사진제판 스텝에 의해 인접하는 트렌치67 상호간의 P베이스층63표면과 N+소스영역65의 일부를 둘러싸여 트렌치67에 병렬하는 대상의 개구를 설치한 레지스트 패턴이 형성되어, 이 레지스트 패턴을 마스크로서 BPSG70 및 산화막68의 에칭을 행하고, 트렌치67에 매립된 폴리실리콘 69의 표면상에 층간 절연막70을 형성한다(제13도 참조).
그후 에칭으로 노출한 P베이스층63과 N+소스영역65이 단락하도록 P베이스층63, N+소스영역65 및 층간절연막70이 배열된 소자표면상에 Al-Si가 적층되어, 소스전극파 트렌치67의 폴리실리콘69에 접속된 게이트배선과 게이트패드가 동시에·형성된다(제14도 참조).
더 N+기판60의 표면상에 드레인 전극이 형성된다.
[실시예 2]
제15도는 본 발명의 제2의 실시예의 일예인 UMOS의 부분단면도이다.
제15도에 있어서, p-층51은 트렌치45의 절연막46과 N-층42을 통하여 대향하고 있다.
다른 구성은, 실시예 1의 UMOS와 동일한 구성이다.
실시예 1의 동작의 설명으로 기술한 바와같이 소스전극49과 드레인전극50의 사이에 소정의 드레인 전압Vds을, 또 소스전극49과 게이트47의 사이에 소정의 게이트전압 Vgs을 인가하면 절연막46 근방의 P형 반도체층이 N형 반도체 영역에 반전하고 전하의 통로인 채널이 형성 되어, 이 채널에 의해 소스와 드레인과의 사이가 도통하는 것으로 된다.
실시예 1에는 P베이스층43과 P-층52이 채널영역52으로서 N형에 반전하고 전하의 통로인 채널을 형성하지만, 실시예 2의 UMOS에는 채널영역52으로서 N형으로 반전하는 것은 P베이스층43만으로 있음으로, P베이스층43보다 불순물 농도가 낮은 P-층52이 없고, 채널영역이 짧게 된다.
따라서 실시예 1의 UMOS의 채널영역52에서 불순물 농도의 낮은 P-층52의 채널이 제거되는 분 만큼 온저항을 작게하는 것이 된다.
제16도는 실시예 2의 UMOS제조방법의 스텝에 있어서 소자의 부분단면도이다.
실시예 2의 UMOS의 제조방법은 실시예 1의 UMOS의 제조방법에 일부의 스텝을 부가한 것이다.
즉, 제9도에서 표시한 트렌치67의 형성까지 동일하며, 이후 트렌치형성 마스크를 제거한후, 산화스텝을 행하면 트렌치67의 측벽에 노출하고 있는 P-층62의 표면에서 P형 불순물이 산화막중에 꺼내게 된다.
이 산화스텝의 후에 에칭을 행하는 것에 의해 P형 불순물이 포함된 산화막을 제거한다.
이 산화스텝과 에칭스텝을 반복하는 것에 의해 트렌치67에 인접하는 P-층62의 P형 불순물이 제거되어, P형 불순물이 주입되기 전의 N-층61으로 된다(제16도 참조).
이 이후의 스텝은, 실시예 1의 UMOS의 제조방법에 표시함과 같이, 트렌치67의 표면에 열산화막을 형성하고, P베이스층63, N+소스영역65 및 트렌치67의 각각의 표면에 형성되어 있는 산화막68상에, P형불순물이 도프된 폴리실리콘69이 적층되어 트렌치67를 매립하는(제10도 참조) 스텝을 행하여, 이하는 실시예 1의 UMOS의 제조방법과 동일하다.
[실시예 3]
제17도는 본 발명의 더 다른 실시예를 표시하는 UMOS의 부분평면도이고, 제18도는 제17도의 A-A단면의 부분단면도, 제19도는 제17도의 B-B단면의 부분 단면도이다.
제17도는 제18도 및 제19도의 소스전극49 및 층간 절연막48을 제거 한 상태로 묘사되어 있다.
실시예 1 및 실시예 2의 UMOS에 있어서는, N+소스영역44이 트렌치 47에 인접하여, 그의 긴쪽 방향에 따라 연장하도록 설치되어 있지만, 이 실시예에는, N+소스영역44을 트렌치47와 직교시켜서, P베이스층 43의 노출면과 번갈아 되도록 설치하고 있다.
제18도 및 제19도에 있어서, P-층51은, P베이스층43과 N-층42의 사이에 설치되어 있다.
N+소스영역44은 P베이스층43의 표면영역에 설치되어 있어, N+소스영역44의 아래의 P베이스층43을 통하여 표면에 노출한 P베이스층 43은 연속하고 있다.
이와같은 구성을 취하는 것에 의해, 실시예 1의 UMOS와 동일하게 내압을 높게하는 것이 되는 것과 함께, 복수의 셀을 구성하는 경우, 밀도높게 트렌치45를 배치하는 것이된다.
즉, N+소스영역44이 트렌치45와 병렬하여 배치되어 있는 경우, 트렌치45의 폴리실리콘47은 층간절연막48으로 가려져 있어, 이 층간절연막48상에 형성되는 소스전극49과 N+소스영역44 및 P베이스층43의 콘택트를 취하는 것이 필요함으로 인접하는 트렌치45의 사이에 N+소스영역44 끼리가 P베이스층43을 끼워서 배치되지 않으면 안된다.
통상 N+소스영역44은 확산으로 형성하기 때문에, 확산깊이 분에 상당하는 횡폭이 필요하다.
또, N+소스영역44의 노출면에 트렌치45의 폴리실리콘47을 가리는 층간 절연막48을 형성할때에, 후스텝으로 N+소스영역44과 P베이스층43을 단락시키기 위한 콘택트를 취하는 것이 필요로 되기 위하여, 마스크 맞춤의 여유분으로서, 예컨대 트렌치의 한쪽편으로 0.5∼l㎛정도를 기대할 필요가 있다.
이들의 것에서 N+소스영역44의 폭을 좁게 하기 어렵고, N+소스영역44의 폭이 넓게 되어, 트렌치 간격L을 작게하는 것에 제조프로세스의 위에서 제한이 있다.
그렇지만, N+소스영역44을 트렌치47와 직교시켜서 P베이스층43과 번갈아 설치한 경우에는 서로 이웃이되는 트렌치47 상호간에는 N+소스영역44의 사이에 P베이스층43을 노출시켜 설치할 필요가 없고, 트렌치 간격L을 충분 작게하는 것이 된다.
이때문에 셀을 밀도 높게 배치하는 것이 되어, 소자의 소형화를 도모하는 것이된다.
제조스텝은 실시예 1의 UMOS와 동일하다.
[실시예 4]
제20도는 본 발명의 더 다른 실시예를 표시하는 UMOS의 부분단면도이다.
제21도는 이 실시예의 N+소스영역44을 포함하는 단면에서의 부분단면도이다.
이 부분의 평면도는 실시예 3에 있어서 제17도와 동일하다.
제20도는 제17도의 A-A단면에 상당하는 부분의 단면도, 제21도는 제17도의 B-B단면도에 상당하는 부분의 부분단면도이다.
이 실시예의 UMOS는 N+소스영역44을 트렌치47와 직교시켜 P베이스층43의 노출면과 번갈아 되도록 설치하고 더 P-층51은 트렌치45의 절연막46과 N-층42을 통하여 대향하고 있다.
다른 구성은 실시예 3의 UMOS와 동일한 구성이다.
이 구성으로 하는 것에의해, 내압을 높게하는 것과 함께, 온 전압은 낮게 억제하여, 셀을 밀도높게 배치하는 것이되어, 소자의 소형화를 도모하는 것이된다.
제조스텝은 실시예 2의 UMOS와 동일하다.
[실시예 5]
제22도는 본 발명의 더 다른 일실시예인 UMOS의 일부 셀의 부분 평면도로, 소자 전체의 평면도는 제1도와 동일하고, 이 부분평면도는 제1도의 예컨대 34에 상당하는 부분의 평면도이다.
제23도는 제22도에 표시한 일부 셀의 A-A단면에서의 부분 단면도이다.
제22도는 제23도의 소스전극49 및 층간 절연막48을 제거한 상태로 묘사되어 있다.
제23도에 있어서, N+기판41의 표면에 N-층42의 뒤에 P-층51이 배열되어, 그의 위에 P베이스층43이 배열되어 있다.
P베이스층43의 표면에 N+소스영역44이 간격을 두고 대상으로 병렬하여 배열되어, 이 N+소스영역44의 대상형상의 긴쪽방향에 따라 N+소스영역의 표면에서 N-층42에 관통하는 제1의 트렌치로서의 트렌치45와 인접하는 N+소스영역44상호간의 P베이스층43의 표면에서 N-층42에 관통하는 제2의 트렌치로서의 트렌치55가 배열되어 있다.
트렌치45 및 트렌치55의 내벽에는 절연막46이 배열되어 있지만, 트렌치45의 절연막46이 게이트절연막으로서 작용한다.
트렌치45및 트렌치55의 내부에는, 각각의 표면의 개구부까지 폴리실리콘47이 매립되어 있다.
트렌치45의 폴리실리콘47의 표면은 층간 절연막48으로 가려져 있어, 이 층간절연막48, 트렌치55의 폴리실리콘47의 표면, N+소스영역44 및 P베이스층43이 배치된 소자표면상에 소스전극49이 배열되어 있어, 트렌치55의 폴리실리콘47과 P베이스층43과 N+소스영역44은 소스전극49에 의해 전기적으로 접속되어 있다.
또 N+기판41의 이제 한편의 표면상에 드레인전극이 배열되어 있다.
트렌치55에 형성된 트렌치 구조를 이하에 있에서 만일 더미트렌치로 명명한다.
예컨대 내압이 60V급의 소자에서의 각 부분의 치수를 표시하면 트렌치45와 트렌치55의 트렌치 간격이 1.5㎛, 트렌치의 폭을 1㎛로 하면, 더미트렌치 1개를 통상의 트렌치의 사이에 설치한 경우의 통상의 트렌치간의 피치를 셀피치로 규정하면, 셀피치는 5㎛정도로 된다.
기타의 구성은 실시예 1의 UMOS와 동일하다.
또 각부분은 실시예 1와 동일한 재료로 구성되어 있다.
다음에 동작에 관하여 설명한다.
제24도는 시뮬레이션에 의해 구한 UMOS의 셀피치와 내압의 관계를 표시하는 그래프이다.
이 시뮬레이션에 사용한 셀의 모델은 제50도에 표시한 셀구조를 사용하여 셀피치를 변화시켰을 때의 내압의 변화를 구하고 있다.
트렌치의 트렌치폭은 일정함으로, 셀피치의 변화는 트렌치 간격의 변화와 등가이다.
제24도에 있어서, 드레인 전압을 인가한 상태에서의 소자의 내압은 셀피치가 5㎛이하로 되면, 게이트 전압 Vgs이 OV의 경우의 내압은 트랜치간격이 좁게되어도 너무 변동은 없고, 약간 저하하는데 대하여 게이트전압 Vgs이 역 바이어스가 0V의 경우에 내압에 접근하여 옴으로, 역 바이어스의 경우의 내압은 셀피치가 좁게되도록 상승하는 것으로 된다.
따라서, 종래의 소자에 있어서도, 트렌치 간격을 충분 짧게 하면, 소자의 내압이 상승한다.
이것은, 트렌치 간격이 넓은 경우, N-층 2에 돌출한 트렌치5의 선단 우부에는, 드레인전압 Vds과 역바이어스로 한 게이트전압 Vgs의 화의 전압에 의한 전계가 형성된다.
그러나 셀피치가 5㎛이하로 되면, 인접하는 트렌치5의 선단우부에도 동일한 전압에 의한 전계가 형성되어, 서로 이웃이 되는 트렌치가 서로 간섭하여 각각의 선단우부의 전위분포를 상호 맞당기어, 이때문에 트렌치45의 선단우부의 전계집중이 완화되기 때문에 소자의 내압이 높게 된다고 생각된다.
그렇지만, 조앨 구조에는 트렌치5마다에 N+소스영역을 설치하면 N+소스영역의 노출면에 트렌치의 폴리실리콘을 가리는 층간 절연막을 형성할 때에, 후스텝으로 N+소스영역과 P베이스층을 단락시키는 것이 필요로 되기 때문에, 마스크 맞춤의 여유분을 기대할 필요가 있음으로 N+소스영역의 폭을 좁게하는 것은 제조프로세스의 위에서 어렵다.
이 실시예에는 N+소스영역44을 가지지 않은 더미트렌치를 통상의 트렌치45의 사이에 설치하는 것에 의해, 마스크 맞춤의 여유분을 적게하여 더미트렌치와 통상의 트렌치45상호간의 거리를 짧게 하여, 내압을 높이는 것이다.
더미 트렌치를 설치한 소자에 있어서는, 통상의 트렌치와 더미 트렌치의 피치가 5㎛이하로 되면 트렌치 45의 선단우부의 전계는 인가전압 상당에 강하게되지만 인접하는 트렌치55(더미 트렌치)의 선단우부에도 소스전압상당의 전계가 형성됨으로, 통상의 트렌치와 더미 트렌치의 양자의 전위 분포가 서로 간섭하여, 트렌치45와 트렌치55 각각의 선단우부의 전위분포가 상호 맞당기는 트렌치45의 선단우부의 전계집중이 완화된다.
이때문에 소자의 내압이 높게된다.
다음에 이 실시예에 관련하는 UMOS의 제조방법의 일예를 설명한다.
제25도∼제33도가 각 스텝에서의 소자를 표시하는 단면도이다.
N+기판60상에 N-층61이 형성된다(제25도 참조).
다음에 N-층61에 P형의 불순물이 주입되어 확산하는 것에 의해 P베이스층63이 형성된다(제26도 참조).
이 P베이스층63의 표면에 레지스트를 적층하고, 사진 제판스텝에 의해, 제1의 개구로서의 대상 개구를 복수설치한 레지스트 패턴64이 형성되어, 이 레지스트패턴64을 마스크로서 P베이스층63이 형성된다 (제27도 참조).
이후 P베이스층63 및 N+소스영역65의 표면상에 산화막64을 형성하고, 이 산화막64으로 P베이스층63의 표면에 제2의 개구로서의 대상의 개구를, N+소스영역65의 표면에 N+소스영역65보다 좁은 폭으로 제3의 개구로서의 대상의 개구를 설치한 실리콘 에칭을 마스크가 형성되어, 이 실리콘 에칭용 마스크를 마스크로서 RIE(Reaction ion Etching)에 의해 에칭을 행하고, P베이스층63의 표면 및 N+소스영역65표면에서 N-층61까지 관통하는 트렌치67을 형성한다(제28도 참조).
뒤이어, 트렌치67의 표면에 열 산화막을 형성하고, P베이스층63, N+소스영역65 및 트렌치67의 표면에 형성된 산화막68상에 P형 불순물이 도프된 폴리실리콘69이 적층되어 트렌치67를 매립한다(제29도 참조).
다음에 적층된 폴리실리콘69을 트렌치67에 매립된 폴리실리콘69을 남기도록 트렌치67의 개구부까지 에치백한다(제30도 참조).
이후 P베이스층63, N+소스영역65 및 트렌치67에 매립된 폴리실리콘69의 표면상에 BPSG70을 적층한다(제31도 참조).
뒤이어 이 BPSG70의 표면상에 레지스트71를 적층하고, 사진제판 스텝에 의해, P베이스층63 표면과 P베이스층63 표면에 설치된 트렌치 67의 개구부와 N+소스영역65의 일부를 둘러싸고 N+소스영역65의 일부와 이 N+소스영역65에 설치된 트렌치67의 개구부를 제거한 개구를 설치한 레지스트 패턴이 형성되어 이 레지스트 패턴을 마스크로서 BPSG70 및 산화막68의 에칭을 행하고, 트렌치67에 매립된 폴리실리콘69의 표면상에 층간 절연막70을 형성한다(제32도 참조).
그후 P베이스층63과 N+소스영역65이 단락하도록 에칭으로 노출한 P베이스층63과 N+소스영역65의 표면상 또는 층간 절연막70상에 Al-Si가 적층되어, 소스전극과 트렌치67에 매립된 폴리실리콘69에 접속된 게이트 배선과 게이트 패드가 동시에 형성된다(제33도 참조).
또, N+기판60의 표면상에 드레인 전극이 형성된다.
[실시예 6]
제34도는 본 발명의 더 다른 실시예를 표시하는 부분 단면도이다.
이 실시예의 UMOS는, 실시예 5의 UMOS의 트렌치45 및 트렌치55각각의 제부에 대향하는 N-층42에 제3의 반도체층으로서의 P-영역54이 형성되어 있다.
기타의 구성은 실시예 5와 동일하다.
이와같이 P-영역54을 배열하는 것에 의해, 트렌치45 및 트렌치55의 선단의 전위분포가 P-영역54에 따르도록 연장함으로, 인접하는 트렌치간 상호로 전계가 간섭하기 쉽게 되어, 각각의 트렌치의 선단우부의 전계가 완화되기 때문에 소자의 내압이 더 높게 된다.
이 실시예의 UMOS의 제조방법을 설명한다.
제35도는 제조스텝에서의 소자를 표시하는 부분단면도이다.
이 실시예의 UMOS의 제조방법은 실시예 5의 UMOS의 제조방법과 거의 동일하고, 실시예 5의 UMOS의 제조방법에 있어서 트렌치67를 형성하기(제28도 참조)까지 동일하여, 이후 실리콘 에칭용 마스크66를 마스크로서 P형 불순물을 저농도로 주입하고 확산하는 것에 의해, 트렌치67의 저부의 N-61에 P-영역81을 형성한다(제35도 참조).
뒤이어 트렌치67의 표면에 열산화막을 형성하고, P베이스층63, N+소스영역65 및 트렌치67의 표면상에 형성된 산화막68의 위에 P형 불순물이 도프된 폴리실리콘69이 적층되어 트렌치67를 매립한다(제29도 참조).
이 이후의 스텝은 실시예 5의 UMOS의 제조방법과 동일하다.
[실시예 7]
제36도는 본 발명의 더 다른 실시예를 표시하는 부분 단면도이다.
이 실시예의 UMOS는 실시예 5의 UMOS의 트렌치55의 저부에 대향하는 N-층42에 P-영역54이 형성되어 있다.
기타의 구성은 실시예 5와 동일하다.
이와같이 P-영역54을 배열하는 것에 의해, 트렌치55의 선단의 전위 분포가 P-영역54에 따르도록 연장함으로, 인접하는 트렌치의 사이에서 전계가 간섭하기 쉽게 되어, 트렌치의 선단우부의 전계가 완화되기 때문에 내압이 높게 된다.
더 소스전극49에서 드레인 전극50에의 전류경로는 트렌치45의 근방의 채널 영역52을 경유하는 경로로 있음으로 이 경로상에는 P-영역 54을 설치하고 있지 않기때문에, 온 전압은 낮게 억제된다.
다음에 이 실시예에 관련하는 UMOS의 제조방법을 설명한다.
제37도∼제48도가 각 스텝에서의 소자를 표시하는 단면도이다.
N+기판60상에 N-층61이 형성된다(제37도 참조).
다음에 N-층61에 P형의 불순물이 주입되어 확산하는 것에 의해 P베이스층63이 형성된다(제38도 참조).
이 P베이스층63의 표면에 레지스트64를 적층하고, 사진제판스텝에 의해, 제1의 개구로서의 대상개구를 복수설치한 레지스트패턴이 형성되어, 이 레지스트패턴을 마스크로서 P베이스층63의 표면에 N형 불순물을 고농도로 주입하고, 확산되어 N+소스영역65이 형성된다(제39도 참조).
이후 P베이스층63 및 N+소스영역65의 표면상에 차폐막으로서의 산화막66을 형성하고, 이 산화막으로 P베이스층63의 표면에 제2의 개구로서의 대상의 개구를 설치한 실리콘 에칭용 마스크가 형성되어, 이 실리콘 에칭용 마스크를 마스크로서 RIE(Reactive Ion Etching)에 의해 에칭을 행하고, P베이스층63표면에서 N-층61까지 관통하는 트렌치67를 형성하고, 실리콘 에칭용 마스크를 마스크로서 P형 불순물을 저농도로 주입하고 확산하는 것에 의해 트렌치67의 저부의 N-층 61에 P-영역81을 형성한다(제40도 참조).
뒤이어 트렌치67의 표면에 열산화막을 형성하고 소자표면상에 P형 불순물이 도프된 폴리실리콘69을 적층하고 트렌치67를 매립한다(제41도 참조).
다음에 적층된 폴리실리콘69을 트렌치67에 매립된 폴리실리콘69을 남기도록 트렌치67의 개구부까지 에지백한다(제42도 참조).
뒤이어 트렌치67의 개구부까지 에지백한 폴리실리콘69의 표면에 산화막을 형성하고, 소자표면을 가진 산화막으로 N+소스영역65각각의 표면에, P베이스층63의 표면에 형성된 트렌치67에 따라 제3의 개구로서의 대상의 개구를 형성한 실리콘 에칭용 마스크84가 형성되어, 이 실리콘에칭용 마스크84를 마스크로서 RIE(Reactive Ion Etching)에 의해 에칭을 행하고, N+소스영역65표면에서 N-층61까지 관통하는 트렌치82를 형성한다(제43도 참조).
뒤이어 트렌치82의 표면에 열산화막을 형성하고, 소자표면상에 P형불순물이 도프된 폴리실리콘83을 적층하고 트렌치82를 매립한다(제44도 참조).
다음에 적층된 폴리실리콘83을, 트렌치82에 매립된 폴리실리콘83을 남기도록 트렌치82의 개구부까지 에지백한다(제45도 참조).
제40도∼제42도의 스텝과 제43도∼제45도의 스텝은 교체하여도 상관없다.
뒤이어 소자표면상에 BPSG70를 적층한다(제46도 참조).
뒤이어 이 BPSG70의 표면상에 레지스트를 적층하고 사진제판 스텝에 의해, P베이스층63표면과, P베이스층63표면에 개구부가 설치된 트렌치69의 개구부와 N+소스영역65에 개구부가 설치된 트렌치 82의 개구부를 제거하는 개구를 설치한 레지스트패턴71이 형성되어, 이 레지스트패턴을 마스크로서 BPSG70 및 산화막68의 에칭을 행하고, 트렌치82에 매립된 폴리실리콘83의 표면상에 층간 절연막을 형성한다(제47도 참조).
그후 P베이스층63과 N+소스영역65이 단락하도록, 에칭으로 노출한 P베이스층63과 N+소스영역65의 표면상 또는 층간 절연막상에 Al-Si가 적층되어, 소스전극과 트렌치67에 매립된 폴리실리콘69에 형성된다(제48도 참조).
더 N+기판67의 표면상에 드레인 전극이 형성된다.
[실시예 8]
제49도는 본 발명의 더 다른 실시예를 표시하는 부분평면도이다.
이 실시예의 UMOS는, P베이스층43의 표면에 대상의 N+소스영역44을 열상으로 복수배치하고, 이 대상의 N+소스영역44과 교차하도록 트렌치47를 직교시켜서 배치한 것이다.
N+소스영역44의 하층은 P베이스층43으로 되어 있어, 표면에 노출한 P베이스층43과 연결되어 있다.
N+소스영역44의 배치의 다른곳은 실시예 5∼실시예 7과 동일한 구성이다.
이와같은 구성으로 하는것에 의해, P베이스층43 및 N+소스영역44과 소스전극49의 콘택트를, 트렌치47와 직교하는 N+소스영역44의 표면으로 층간 절연막48에서 노출하고 있는 위치로 마스크 맞춤의 여유분이 적어도 좋음으로, 트렌치47에 인접시켜 그의 긴쪽방향으로 N+소스영역44을 연장시키는 경우보다도, 게이트로서의 트렌치와 더미트렌치의 간격을 짧게 할수 있음으로, 더 셀을 고속도로 배치되어, 소자의 소형화를 도모하는 것이된다.
그런데 상기 설명에는 본 발명을 N채널의 UMOS에 관하여 설명하여 왔지만, P채널의 UMOS에 관하여 본 발명을 적용되는 것은 말할것도 없다.
본 발명은 이상 설명한 바와 같이 구성되어 있음으로, 이하에 표시함 과 같은 효과가 있다.
제1의 발명과 같이 구성된 절연게이트형 반도체 장치는, 제1의 반도체층보다도 불순물 농도가 낮은 제2의 도전형의 제3의 반도체층을 반도체 기판의 제1의 주면과 제1의 반도체층의 사이에 배열하고 있음으로, 제1의 주전극과 제2의 주전극의 사이에 전압을 인가하였을때, 공핍층은 제3의 반도체층에도 연장하고, 트렌치 선단우부의 전계가 완화됨으로, 내압이 높은 절연 게이트형 반도체 장치를 구성된다.
제2의 발명과 같이 구성된 절연 게이트형 반도체장치는 제3의 반도체 층이 반도체 기판의 일부를 통하여 트렌치와 대향하고 있음으로, 채널영역이 제1의 반도체 층에 형성되어, 채널길이가 짧게 되어, 온 전압을 낮게 하는 것이 됨으로, 내압이 높고, 소비전력의 적은 절연 게이트형 반도체 장치를 구성된다.
제3의 발명과 같이 구성된 절연게이트형 반도체 장치는 제2의 반도체 층이 트렌치의 개구에 인접하여 연장하고 있음으로 형성되는 채널폭이 넓게 됨으로, 소자의 전류밀도가 높게 된다.
제4의 발명과 같이 구성된 절연 게이트형 반도체 장치는, 제5의 반도체층이 복수의 트렌치의 개구가 교차하도록 병렬로 배열하였음으로, 복수의 셀영역이 구성되어 대전류용량의 소자를 구성하는 것이 된다.
제5의 발명과 같이 구성된 절연 게이트형 반도체 장치는 제어전극과 접속된 도전체가 배열된 제1의 트렌치와 제1의 주전극과 단락접속된 도전체가 배열된 제2의 트렌치를 구비하고 있음으로, 제2의 트렌치를 통하여 제1의 트렌치상호의 거리를 단축되어, 트렌치 선단우부 상호간으로 전계가 간섭하고, 트렌치 선단우부의 전계가 상호 끌어 당김으로, 트렌치 선단부의 전계가 완화됨으로 내압의 높은 절연게이트형 반도체 장치를 구성된다.
제6의 발명과 같이 구성된 절연 게이트형 반도체 장치는 트렌치의 저부의 도전체에 절연막을 통하여 대향하는 반도체 기판의 일부에 제1의 반도체 층보다도 불순물 농도가 낮은 제2의 도전형이 제3의 반도체층을 배열하고 있음으로, 트렌치 선단우부 상호간에서 전계가 간섭하기쉽게 되어, 트렌치 선단우부의 전계가 보다 완화됨으로, 더 내압의 높은 절연게이트형 반도체 장치를 구성된다.
제7의 발명과 같이 구성된 절연게이트형 반도체장치는, 제3의 반도체층을 제2의 트렌치의 제2 도전체만으로 대향하여 배열하였음으로, 온 저항이 억제됨으로, 내압이 높고, 소비전력이 적은 절연게이트형 반도체 장치를 구성된다.
제8의 발명과 같이 구성된 절연게이트형 반도체 장치는 제3의 트렌치와 제4의 트렌치가 번갈아 배열되는 것과 함에 제2의 반도체 층이 제3의 트렌치의 양측에 인접하여 연장하고 있음으로, 형성되는 채널폭이 넓게 되기 때문에, 소자의 전류밀도를 크게되고 대용량화를 도모하는 것이된다.
제9의 발명과 같이 구성된 절연게이트형 반도체장치는, 제3의 트렌치와 제4의 트렌치가 번갈아 배열되는 것과 함께 복수의 제4의 반도체층이 제3및 제4의 트렌치에 교차하고 스트라이프형으로 배열되었음으로, 트렌치 간격을 좁게 복수의 트렌치가 배열되어, 셀의 고밀도화와 대용량화를 도모하는 것이 된다.
제10의 발명과 같이 구성된 절연게이트형 반도체장치의 제조방법은 제1도전형의 반도체 기판의 주면에 제2 도전형의 불순물을 저농도로 주입하고 확산하는 스텝과, 이 주입스텝에 의해 형성된 제1의 반도체층의 표면에 제2의 도전형의 불순물을 이 주입스텝보다도 고농도로 주입하고 확산하는 주입스텝을 구비하여, 제2의 반도체층보다도 불순물 농도가 낮은 제2도전형의 제1의 반도체층을 반도체 기판의 주면과 제2의 반도체층의 사이에 형성하므로서, 내압이 높은 절연게이트형 반도체 장치를 형성하는 것이 된다.
제11의 발명과 같이 구성된 절연게이트형 반도체장치의 제조방법은 반도체 제거스텝의 후에 제1의 반도체층의 트렌치내벽표면 영역의 제2도전형의 불순물이 제거되도록 트렌치 내벽에 산화막을 형성하는 스텝과 산화막 제거스텝은, 제3의 반도체층이 반도체 기판의 일부를 개재하여 트렌치와 대향시키는 것이 됨으로, 내압이 높고, 소비전력의 적은 절연게이트형 반도체 장치를 형성하는 것이 된다.
제12의 발명과 같이 구성된 절연게이트형 반도체 장치의 제조방법은 병렬로 배열된 복수의 제3 개구를 레지스트패턴으로 사용하는 주입스텝과, 제3의 개구의 각각에 대응하는 위치에서 긴쪽방향으로 제3의 개구보다 폭의 좁은 스트라이프형의 복수의 제4의 개구를 차폐막으로 사용하는 제거스텝을 구비하고, 제2의 반도체층을 복수의 트렌치의 개구의 양측에 따라 연장 형성하는 것과 인접 트렌치사이의 두 개의 제2 반도체층이 제1의 반도체층에 끼워지므로서, 소자의 전류밀도가 높고, 용량의 큰 절연게이트형 반도체 장치를 형성하는 것이 된다.
제13의 발명과 같이 구성된 절연게이트형 반도체장치의 제조방법은 제1의 개구가 소정의 피치 배열된 스트라이프형의 복수의 제 3개구를 레지스트패턴으로 사용하는 주입스텝과, 제3의 개구가 교차하도록 스트라이프형의 복수의 제4 개구를 차폐막으로 사용하는 제거스텝을 구비하여, 트렌치를 교차하여 병렬로 연장되는 영역을 포함하는 제2의 반도체층을 형성하는 것이 가능하므로, 소형으로 고밀도에 소자가 배열된 절연게이트형 반도체 장치를 형성하는 것이 된다.
제14의 발명과 같이 구성된 절연 게이트형 반도체 장치의 제조방법은 주입스텝에 의해 형성된 제1의 반도체층의 표면상에 이 제1의 반도체층의 표면의 일부를 제거하여 형성된 제1의 개구를 가지는 레지스트 패턴을 형성하고 이 레지스트패턴을 마스크로서 제1도전형의 불순물을 주입하고 확산하는스텝과, 제1의 반도체층 표면 및 제2의 주입스텝에 의해 형성된 제2의 반도체층 표면상에 제1의 반도체층 표면상에 연장하는 제2의 개구와 제2의 반도체층 표면의 일부를 둘러싼 제3의 개구를 가지는 차폐막을 형성하고 이 차폐막을 마스크로서 깊이가 각각 반도체 기판에 달하기 까지 반도체를 제거하는 제거스텝을 구비하고 있음으로, 제1도전형의 반도체 기판의 제1의 주면상에 제2도전형의 제1의 반도체층을 배열하고, 이 제1의 반도체충의 표면으로 개구를 가지고 서로 병렬로 제1의 트렌치와 제2의 트렌치로 구성되어, 그의 깊이가 제1의 반도체층의 표면에서 반도체 기판에 달하도록 복수의 트렌치를 배열하고, 이 트렌치의 각각의 내벽에 절연막을 배열 설치하고, 이 절연막을 개재하여 제1의 반도체층과 대향하도록 트렌치의 내측에 도전체를 배열하고, 제1의 트렌치에 배열된 도전체와 이 제1의 트렌치의 절연막을 개재하여 대향하도록 제1의 반도체층의 표면의 일부에 제1의 도전형의 제2의 반도체층을 배열하는 것이 됨으로, 내압의 높은 절연게이트형 반도체 장치를 형성하는 것이 된다.
제15의 발명과 같이 구성된 절연게이트형 반도체 장치의 제조방법은, 제거스텝은 계속하여 제2 및 제3의 개구를 가지는 차폐막을 마스크로서, 제1 및 제2의 트렌치 저부의 반도체 기판에 제2도전형의 불순물을 저농도로 주입하고 확산하는 주입확산스텝을 부가한것으로 제1 및 제2의 트렌치의 저부의 도전체에 절연막을 통하여 대향하는 반도체 기판의 일부에 제1의 반도체층보다도 불순물 농도가 낮은 제2도전형의 제3의 반도체층이 배열하게 됨으로, 내압이 높은 절연게이트형 반도체장치를 형성된다.
제16의 발명과 같이 구성된 절연게이트형 반도체 장치의 제조방법은 복수의 제4 반도체층을 형성하기위해 소정의 피치로 배열된 스트라이프형의 복수의 제5 개구를 제1 레지스트 패턴으로 사용하는 주입스텝과, 제1의 반도체층 표면상으로 각각 연장하는 복수의 제6의 개구와 제 4 반도체층의 일부에 각각 한정하는 복수의 제 7개구를 제1 반도체층과 제4 반도체층상에 형성되는 차폐막을 사용함으로서 제4의 반도체층 표면에서 반도체 기판으로 깊이로 반도체를 제거하는 스텝을 구비하고, 제6의 개구와 제7의 개구는 병렬로 교대 배열되고, 제 7개구는 각 제4 반도체층이 좁게되도록 길이 방향을 따라 제 4반도체층에 배열되므로서 소형으로 고밀도에 소자가 배열된 절연게이트형 반도체 장치를 형성하는 것이 된다.
또한, 제거스텝에 사용되는 차폐막이 제1 레지스트 패턴상에 놓여지므로, 제7 개구는 제 5 개구보다 좁게 되도록 스트라이프형으로 길이방향에 따라 제5 개구에 대응하게 연장되고, 제 6개구 및 제 7개구는 병렬로 교대 배열된다.
제17의 발명과 같이, 구성된 절연 게이트형 반도체 장치의 제조방법은 복수의 제 4 반도체층을 형성하기 위해 병렬로 배열된 스트라이프형의 복수의 제 5개구를 제 1레지스트 패턴을 사용하는 주입스텝과, 제6 및 7 개구는 서로 병렬로 배열되며, 제 7 개구는 제4 반도체층을 교차하도록 스트라이프형으로 배열되어, 복수의 셀을 형성됨으로, 소형으로 고밀도로 소자를 배치한 절연게이트형 반도체 장치를 제공한다.
또한, 제거스텝에 사용되는 차폐막은 제1 레지스트패턴상에 놓여지므로, 제7개구는 제5 및 제6개구를 교차하도록 스트라이프형으로 연장되고 제 7개구는 교대로 병렬 배열된다.
제18의 발명과 같이 구성된 절연게이트형 반도체장치의 제조방법은 제1 반도체층의 표면에 개구를 가지는 제 1트렌치를 형성하기 위해 마스크로서 제1의 반도체층 표면의 일부를 한정하는 제2의 개구를 제1 반도체층의 표면과 제2 반도체층의 표면에 형성되는 제1 차폐막을 사용함으로서, 제1 반도체층의 표면에서 반도체 기판의 깊이로 반도체를 제거하는 스텝과, 제1의 트렌치의 저부의 반도체기판에 제2의 개구를 가지는 차폐막을 통해 제2도전형의 불순물을 저농도로 주입하는 주입스텝과, 제1의 트렌치의 표면에 제1 절연막을 형성하는 스텝과, 제7의 트렌치를 채우도록 제1 절연막상에 제1의 도전체를 적층하는 스텝과, 개구부에서 평평하게 제1의 트렌치내에 남겨진 제1의 도전체를 제거하는 제거스텝과 제2 반도체층의 표면의 일부를 한정하는 제3개구를 제1 도전체와 제1 및 제2의 반도체층의 표면상에 제2 차폐막을 형성하는 스텝과, 제2 반도체층의 표면에 개구를 가지는 제2 트렌치를 형성하기 위해 제 3개구를 제2 차폐막으로 이용함으로서 제2 반도체층의 표면에서 반도체 기판까지 깊이로 반도체를 제거하는 스텝과, 제2의 트렌치의 표면에 제2 절연막을 형성하는 스텝과, 제2의 트렌치를 채우도록 제2절연막상에 제2의 도전체를 적층하는 적층스텝과, 개구에서 평평하게 제2띄 트렌의 남기도록 제2 도전체를 제거하는 스텝과, 제1 및 제2 반도체층과 제1 및 제2 트렌치각각에 매립된 제1 및 제2 도전체상에 절연층을 형성하는 스텝을 구비하고, 제2 절연막을 개재하여 제2 트렌치의 저부에서 제2 도전체를 대향하는 반도체 기판의 일부에 제1의 반도체층보다도 불순물농도가 낮은 제2의 도전형의 제3의 반도체층이 배열하는 것이 됨으로 내압이 높고 소비전력의 적은 절연게이트형 반도체장치가 형성된다.
또한, 제거스텝에 사용되는 제2 차폐막은 제1 레지스트패턴상에 놓여지므로, 제7개구는 제5 개구보다 좁게 스트라이프형으로 길이 방향에 따라 대응하는 제 5개구로 연장하고, 제1 차폐막의 제 5개구에 대응하는 복수부분과, 제2 차폐막의 제7개구에 대웅하는 복수의 부분으로 교대로 병렬 배열된다.
제20의 발명과 같이 구성된 절연게이트형 반도체장치의 제조방법은 소정의 피치로 배열된 스트라이프형의 복수의 제 6개구를 제1 레지스트 패턴으로 사용하는 주입스텝과, 제6의 개구와 제7의 개구는 서로 병렬로 배열되고, 제 7개구는 제 4반도체층을 교차하도록 스트라이프형으로 배열된다. 따라서, 복수의 셀을 형성됨으로, 전류밀도가 높고 대용량의 절연게이트형 반도체장치를 형성된다.
또한, 제거 스텝에서 사용되는 제2 차폐막이 제1 레지스트패턴상에 놓여지면, 제 7개구는 제 5개구를 교차하도록 연장되고, 제1 차폐막의 제 6개구에 대응하는 복수부분과, 제2 차페막의 제7개구에 대응하는 복수의 부분으로 교대로 병렬 배열된다.

Claims (31)

  1. 제1과 제2의 주면을 가지는 제1 도전형의 반도체 기판과, 표면과, 제 1 반도체층의 표면에 깊이로 상기 반도체 기판의 제 1 주면에 다달은 상기 표면에서 개구를 가진 적어도 하나의 트렌치를 가지고 상기 반도체 기판의 상기 제 1 주면상에 배열된 제2 도전형의 제1 반도체층과 상기 적어도 하나 트렌치의 내벽에 형성된 절연막과, 상기 절연막을 개재하여 상기 제 1 의 반도체층과 대향하도록 상기 적어도 하나의 트렌치 내측에 배열됨과 동시에 제어전극과 도통 접속된 도전체와, 상기 도전체에 상기 절연막을 개재하여 대향하도록 상기 제 1 의 반도체 층의 표면의 일부에 배열된 제 1 도전형의 제 2 의 반도체 층과, 상기 제 2의 반도체층의 표면의 일부와, 상기 도전체의 표면을 덮도록 배열된 절연층과, 상기 반도체 기판의 제 1 의 주면과 상기 제 1의 반도체층의 사이에 배열되어, 상기 제 1 의 반도체층보다도 불순물농도가 낮은 제2도전형의 제 3 의 반도체층과, 상기 제 1 및 제 2 의 반도체층 표면상에 배열된 제 1 의 주전극과, 상기 반도체 기판의 제 2 의 주면상에 배열된 제 2 의 주전극을 구비한 절연게이트형 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치는 복수개로 형성되고, 상기 제 2 반도체층은 상기 개구의 양측면에 따라 상기 복수의 트렌치에 인접하여 배열 되고, 상기 복수개의 트렌치 중의 인접한 것들 사이에 존재하는 2개의 상기 제 2 반도체 층은 상기 제 1 반도체 층이 상기 2개의 제 2 반도체 층 사이에 놓일 수 있도록 배열되는 절연게이트형 반도체 장치 .
  3. 제1항에 있어서, 상기 트렌치는 복수개로 형성되고, 상기 제 2반도체층은 상기 복수의 트렌치의 개구가 교차하도록 서로 병렬로 연장되는 절연게이트형 반도체 장치 .
  4. 제1항에 있어서, 상기 제 3 반도체층은 상기 반도체 기판일부를 개재하여 상기 적어도 하나의 트렌치에 대향하는 절연게이트형 반도체장치 .
  5. 제4항에 있어서, 상기 트렌치는 복수개로 형성되고, 상기 제 2 반도체층은 상기 개구의 양측면에 따라 상기 복수의 트렌치가 인접하게 배열되며, 상기 복수개의 트렌치중 인접한 것들 사이에 존재하는 2개의 상기 제 2반도체층은 상기 제 1 반도체층이 상기 2개의 제 2반도체층 사이에 놓일 수 있도록 배열되는 절연게이트형 반도체 장치 .
  6. 제4항에 있어서, 상기 트렌치는 복수개로 형성되고, 상기 제 2 반도체 층은 상기 복수의 트렌치의 개구가 교차하도록 서로 병렬로 연장하는 절연게이트형 반도체 장치 .
  7. 제1주면과 제2주면을 가지는 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상기 제1주면에 배열되고, 적어도 하나의 제1 트렌치와 적어도 하나의 제2 트렌치와 표면을 가지고 상기 적어도 제1트렌치와 상기 적어도 하나의 제2트렌치는 각각 상기 표면에 개구를 가지고 상기 반도체기판의 제1 주면에 병렬로 다달은 제2 도전형의 제1반도체층과, 적어도 하나의 제1트렌치의 내벽상에 형성된 제1 절연막과, 상기 적어도 하나의 제2트렌치의 내벽상에 형성된 제2 절연막과, 상기 제1 절연막사이에 개재되어 상기 제1 반도체층에 대향되는 상기 적어도 하나의 제1트렌치내부에 배열되는 제1 도전체와, 상기 제2 절연막사이에 개재되어 상기 제1 반도체 층에 대향되는 상기 적어도 하나의 제2트렌치가 배열된 제2 도전체와, 상기 제1 절연막사이에 개재되어 상기 제1 도전체층에 대향되는 상기 제1 반도체층의 상기면의 일부에 배열된 제1 도전형의 제2 반도체층과, 상기 제2 반도체 층의 일부면과 상기 제1 도전체면을 덮도록 배열된 절연층과, 상기 제2 도전체와 단락되고 상기 제1및 제2반도체층의 상기면에 배열된 제1 주전극과, 상기 반도체 기판의 상기 제2 주면상애 배열된 제2 주전극을 구비하는 절연 게이트형 반도체 장치.
  8. 제7항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수의 제3트렌치를 포함하고, 상기 적어도 하나의 제2트렌치는 복수의 제4트렌치를 포함하며, 상기 제2 반도체층은 복수의 제3 반도체층을 포함하고, 상기 제3 트렌치와 상기 제4트렌치는 서로 교대로 배열되고, 상기 제3 반도체층은 상기 제3 트렌치에 인접하는 절연 게이트형 반도체 장치.
  9. 제7항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수의 제3트렌치를 포함하고, 상기 적어도 하나의 제2트렌치는 복수의 제4트렌치를 포함하며, 상기 제2 반도체층은 복수의 제3 반도체층을 포함하고, 상기 제3트렌치와 상기 제4트렌치는 서로 교대로 배열되고, 상기 제3 반도체 층은 상기 제3및 제4트렌치를 교차하도록 스트라이프 형으로 배열되는 절연 게이트형 반도체 장치.
  10. 제7항에 있어서, 상기 제1 반도체층의 불순물 농도보다 낮은 제2 도전형의 복수의 제3 반도체층은 상기 제1 절연막사이에 개재되어 상기 적어도 하나의 제1 트렌치의 저부에서 상기 제1 도전체에 대향되고 및/ 또는 상기 제2 절연막 사이에 개재되어 적어도 하나의 제2 트렌치의 저부에서 상기 제2 도전체에 대향되는 상기 반도체 기판의 일부에 배열되는 절연게이트형 반도체 장치.
  11. 제7항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수의 제3트렌치를 포함하고, 상기 적어도 하나의 제2 트렌치는 복수의 제4트렌치를 포함하며, 상기 제2 반도체 층은 복수의 제4 반도체층을 포함하고, 상기 제3 트렌치와 상기 제4트렌치는 서로 교대로 배열되고, 상기 제4 반도체 층은 상기 제3 트렌치에 인접하는 절연 게이트형 반도체 장치.
  12. 제7항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수의 제3트렌치를 포함하고, 상기 적어도 하나의 제2 트렌치는 복수의 제4트렌치를 포함하며, 상기 제2 반도체 층은 복수의 제4반도체층을 포함하고, 상기 제3 트렌치와 상기 제4트렌치는 교대로 배열되고, 상기 제4 반도체층은 상기 제3 트렌치와 상기 제4 트렌치를 교차하도록 스트라이프형으로 배열되는 절연 게이트형 반도체 장치.
  13. 제10항에 있어서, 상기 복수의 제3 반도체층은 상기 제2 절연막을 개재하여 상기 제2트렌치의 제2도전형에만 대향되어 배열되는 절연게이트형 반도체장치.
  14. 제13항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수의 제3 트렌치를 포함하고, 상기 적어도 하나의 제2 트렌치는 복수의 제4트렌치를 포함하고, 상기 제2 반도체층은 복수의 제4 반도체층을 포함하고, 상기 제3트렌치와 상기 제4트렌치는 서로 교대로 배열되고, 상기 제4 반도체층은 상기 제3 트렌치에 인접하는 절연게이트형 반도체장치.
  15. 제13항에 있어서, 상기 적어도 하나의 제1 트렌치는 복수와 제3 트렌치를 포함하고, 상기 제2 반도체층은 복수의 제4 반도체층을 포함하며, 상기 제3 트렌치와 상기 제4 트렌치는 교대로 배열되고, 상기 제4 반도체층은 상기 제3 트렌치와 상기 제4 트렌치를 교차하도록 스트라이프형으로 배열되는 절연게이트형 반도체장치.
  16. 제1, 제2 주면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체층을 형성하도록 상기 반도체기판의 상기 제1 주표면에 저농도의 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c) 제2 반도체층을 형성하도록 상기 제1 반도체층의 표면에 상기 스텝(b)보다 고농도의 제2 도전형의 불순물을 더 주입하고 확산하는 스텝과, (d) 상기 제2 반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1개구로 상기 제2 반도체층의 표면상에 레지스트패턴을 형성하는 스텝과, (e) 제3 반도체층을 형성하도록 상기 레지스트패턴을 마스크로 사용해서, 상기 적어도 하나의 제1 개구를 통해 상기 제2 반도체층의 상기 표면에 제1 도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (f) 상기 제3 반도체층의 상기 표면의 일부를 한정하도록 적어도 하나의 제2 개구로 상기 제2 반도체층의 상기 표면과 상기 제3 반도체의 표면상에 차폐막을 형성하는 스텝과, (g) 적어도 하나의 트렌치를 형성하도록 상기 차폐막을 마스크로 사용해서 상기 적어도 하나의 제2 개구를 통해 상기 반도체기판에 상기 제3 반도체의 상기 표면으로 부터 깊이로 반도체를 제거하는 스텝과, (h) 상기 적어도 하나의 트렌치의 표면상에 절연막을 형성하는 스텝과, (i) 상기 적어도 하나의 트렌치를 채우도록 상기 절연막상에 도전체를 적층하는 스텝과, (j)그 개구부에서 상기 적어도 하나의 트렌치를 평평하게 하도록 상기 도전체를 제거하는 스텝과, (k) 상기 적어도 하나의 트렌치에 매립된 상기 제2, 제3 반도체층의 상기 표면과 상기 도전체의 표면상에 절연층을 형성하는 스텝과, (l) 상기 제2 반도체층의 상기 표면상의 개구부와 상기 제3 반도체층의 상기 표면의 일부로 상기 절연층상에 레지스트패턴을 형성하는 스텝과, (m) 상기 레지스트패턴을 마스크로 사용해서, 상기 레지스트패턴의 상기 개구를 통해 상기 절연층을 제거하는 스텝과, (n) 제1 주전극을 형성하도록 상기 스텝(m)으로 노출되는 상기 제2 반도체층의 상기 표면과 상기 제3 반도체층의 상기 표면의 일부에 도전체를 적층하는 스텝과, (o) 제2 주전극을 형성하도록 상기 반도체기판의 상기 제2 주표면상에 도전체를 적층하는 스텝과, (p) 상기 적어도 하나의 트렌치에 매립된 상기 도전체와 전기적으로 접속되도록 제어전극을 형성하는 스텝을 구비한 절연게이트형 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 스텝(d)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1 개구는 서로 병렬로 배열된 스트라이프형의 복수의 제3 개구를 포함하고, 상기 스텝(f)에 형성된 상기 차폐막의 상기 적어도 하나의 제2 개구는 상기 제3 반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 스트라이프형의 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한 절연게이트형 반도체장치의 제조방법.
  18. 제16항에 있어서, 상기 스텝(d)에서 형성된 상기 레지스트패턴의 상기 적어도 하나의 개구는 소정의 피치로서 서로 병렬로 배열된 스트리이프형의 복수의 제3 개구를 포함하고, 상기 스텝(f)에 형성된 상기 차폐막의 상기 적어도 하나의 제2 개구는 상기 제3 반도체층을 교차하도록 스트라이프형으로 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한 절연게이트형 반도체장치의 제조방법.
  19. 제16항에 있어서, 상기 스텝(g)후 상기 스텝(h)전에, (q) 상기 제1 반도체층에 상기 적어도 하나의 트렌치의 상기 내벽면의 표면영역에 존재하는 상기 제2 도전형의 상기 불순물을 제거하도록 상기 적어도 하나의 트렌치의 내벽면상에 산화막을 형성하는 스텝과, (r) 상기 적어도 하나의 트렌치의 상기 내벽면상에 형성된 상기 산화막을 제거하는 스텝을 더 구비한 절연게이트형 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 스텝(d)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1 개구는 병렬로 배열된 스트라이프형의 복수의 제3 개구를 포함하고, 상기 스텝(f)에서 형성된 상기 차폐막의 상기 적어도 하나의 제2 개구는 상기 제3반도체보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 스트라이프형의 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한 절연게이트형 반도체장치의 제조방법.
  21. 제19항에 있어서, 상기 스텝(d)에서 형성된 상기 레지스트패턴의 상기 제1 개구는 소정의 피치로 병렬 배열된 스트라이프형의 복수의 제3 개구를 포함하고, 상기 스텝(f)에서 형성된 상기 차폐막의 상기 제2 개구는 상기 제3 반도체층을 교차하도록 스트라이프형으로 상기 스텝(e)에서의 상기 제3 개구를 통해 형성되는 상기 제3 반도체층상에 배열된 복수의 제4 개구를 포함한 절연게이트형 반도체장치의 제조방법.
  22. (a) 제1, 제2 주표면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체기판을 형성하도록 상기 반도체기판의 상기 제1 주표면에 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c)상기 제1 반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1 개구로 상기 제1 반도체층의 표면상에 제1 래지스트패턴을 형성하는 스텝과, (d)제2 반도체층을 형성하도록 상기 적어도 하나의 제1 개구를 마스크로 사용해서 상기 제1 레지스트패턴을 통해 상기 제1 반도체층의 상기 표면에 제1 도전형의 불 순물을 더 주입하고 확산하는 스텝과, (e) 상기 제2 반도체층의 상기 표면의 일부에 적어도 하나의 제3 개구와 상기 제1반도체층의 상기 표면으로 연장하는 적어도 하나의 제2 개구로 상기 제1 반도체층의 상기 표면과 상기 제2 반도체의 표면위에 차폐막을 형성하는 스텝과, (f) 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구에 대향하는 제1트렌치와 제2 트렌치를 형성하도록 상기 제2, 제3 레지스트의 마스크로서 상기 차폐막을 사용해서 상기 반도체기판에 상기 제1, 제2 반도체층의 상기 표면으로 부터 깊이로 반도체를 제거하는 스텝과, (g) 상기 제1 트렌치의 표면과 상기 제2 트렌치의 표면위에 절연막을 형성하는 스텝과, (h) 상기 제1 트렌치와 상기 제2 트렌치를 채우도록 상기 절연막상에 제1 도전체를 적층하는 스텝과, (i)그 개구부에서 상기 제1, 제2 트렌치를 평평하게 하도록 상기 제1 도전체를 제거하는 스텝과, (j) 상기 제1, 제2 트렌치에 매립된 상기 차폐막과 상기 제1 도전체의 표면상에 절연층을 형성하는 스텝과, (k) 상기 제1 트렌치에 매립된 상기 제1 도전체의 상기 표면과 상기 제2 반도체층의 상기 표면의 일부와, 상기 제1 반도체층의 상기 표면을 한정하도록 제4 개구로 상기 절연층의 표면상에 제2 레지스트패턴을 형성하는 스텝과, (l) 상기 제4 개구를 마스크로서 상기 제2 레지스트패턴을 사용해서 상기 절연층을 제거하는 스텝과, (m) 제1 주전극을 형성하도록 상기 스텝(l)으로 노출되는 상기 제1 트렌치에 매립된 상기 상기 제1 도전체의 상기 표면과 상기 제2 반도체층의 상기 표면의 상기 일부와, 상기 제1 반도체층의 상기 표면상에 제2 도전체를 적층하는 스텝과, (n) 제2 주전극을 형성하도록 상기 반도체기판의 상기 제2 주표면상에 제3 도전체를 적층하는 스텝과, (o)상기 제2 트렌치에 매립된 상기 제1 도전체와 전기적으로 접속되도록 제어전극을 형성하는 스텝을 구비한 절연게이트형 반도체장치의 제조방법.
  23. 제22항에 있어서, 상기 스텝(c)에서 형성된 상기 제1 레지스트패턴의 상기 적어도 하나의 제1 개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 형성된 상기 차폐막의 상기 적어도 하나의 제3 개구와 상기 적어도 하나의 제2 개구는 서로 병렬로 교대 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 상기 제7 개구는 상기 제4 반도체층보다 폭이 좁게 스트라이프형으로 긴쪽방향을 따라 상기 제4 반도체층에 배열되는 절연게이트형 반도체장치의 제조방법.
  24. 제22항에 있어서, 상기 스텝(c)에서 형성된 상기 제1 레지스트패턴의 상기 적어도 하나의 제1 개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4 반도체층을 포함하고, 상기 스텝(e)에서 사용된 상기 차폐막의 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구는 서로 병렬로 교대 배열되는 복수의 제6, 제7 개구를 포함하고, 상기 제7 개구는 상기 제4 반도체층을 교차하도록 스트라이프형으로 배열되는 절연게이트형 반도체장치의 제조방법.
  25. 제22항에 있어서, 상기 스텝(f)에 이어서, (p) 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구를 마스크로 사용해서 상기 차폐막을 통해 상기 제1, 제2 트렌치의 저부에서 상기 반도체기판에서의 저농도의 제2 도전형의 불순물을 주입하고 확산하는 스텝을 더 구비한 절연 게이트형 반도체장치의 제조방법.
  26. 제25항에 있어서, 상기 스텝(c)에 형성된 상기 제1 레지스트패턴의 상기 적어도 하나의 제1 개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 형성된 상기 차폐막의 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구는 서로 병렬로 교대 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 상기 제7 개구는 상기 제4 반도체층보다 폭이 좁게 스트라이프형으로 긴쪽 방향을 따라 상기 제4 반도체층상에 배열되는 절연게이트형 반도체장치의 제조방법.
  27. 제25항에 있어서, 상기 스텝(c)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1 개구는 소정의 피치로서 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에 사용된 상기 차폐막의 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구는 병렬로 교대 배열되는 복수의 제6, 제7개구를 각각 포함하고 상기 제7 개구는 상기 제4 반도체층을 교차하도록 스트라이프형으로 배열되는 절 연게이트형 반도체장치의 제조방법.
  28. (a) 제1, 제2 주표면을 가진 제1 도전형의 반도체기판을 준비하는 스텝과, (b) 제1 반도체기판을 형성하도록 상기 반도체기판의 상기 제1 주표면에 제2 도전형의 불순물을 주입하고 확산하는 스텝과, (c) 상기 제1 반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1개구로 상기 제1 반도체층의 표면상에 제1 레지스트패턴을 형성하는 스텝과, (d) 제2 반도체층을 형성하도록 상기 적어도 하나의 제1 개구를 마스크로 사용해서 상기 제1 레지스트패턴을 통해 상기 제1 반도체층의 상기 표면에 제1 도전형의 불순물을 더 주입하고 확산하는 스텝과, (e) 상기 제1 반도체층의 상기 표면의 일부에 적어도 하나의 제2 개구로 상기 제1반도체층의 상기 표면과 상기 제2 반도체의 표면상에 제1 차폐막을 형성하는 스텝과, (f) 상기 제1 반도체층의 상기 표면에 개구를 가지는 제1 트렌치를 형성하도록 상기 제2 개구를 마스크로서 상기 제1 차폐막을 사용해서 상기 반도체기판에 상기 제1 반도체층의 상기 표면으로 부터 깊이로 반도체를 제거하는 스텝과, (g) 적어도 하나의 상기 제2 개구를 마스크로서 사용해서 상기 제1 차폐막을 통해 상기 제1 트렌치의 저부에 상기 반도체기판에서의 저농도의 제2 도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (h) 상기 제1 트렌치의 표면상에 제1 절연막을 형성하는 스텝과, (i) 상기 제1 트렌치를 채우도록 상기 제1 절연막상에 제1 도전체를 적층하는 스텝과, (j)그 개구부에서 상기 제1 트렌치를 평평하게 하도록 상기 제1 도전체를 제거하는 스텝과, (k) 상기 제2 반도체층의 상기 표면의 일부에 적어도 하나의 제3 개구로 상기 제1, 제2 반도체층의 상기 표면과 상기 제1 트렌치에 매립된 상기 제1 도전체의 표면에 제2 차폐막을 형성하는 스텝과, (l)상기 제2 반도체층의 상기 표면에 개구를 가진 제2 트렌치를 형성하도록 적어도 하나의 제3 개구를 마스크로서 상기 제2 차폐막을 사용해서 상기 반도체기판에 상기 제2 반도체층의 상기 표면으로 부터 깊이로 반도체를 제거하는 스텝과, (m) 상기 제2 트렌치의 표면상에 제2 절연막을 형성하는 스텝과, (n) 상기 제2 트렌치를 채우도록 상기 제2 절연막상에 제2 도전체를 적층하는 스텝과, (o) 그 개구 부분에 상기 제2 트렌치를 평평하게 하도록 상기 제2 도전체를 제거하는 스텝과, (p) 상기 제1, 제2 트렌치에 매립된 상기 제1, 제2 도전체의 표면과 상기 제1, 제2반도체층의 상기 표면상에 절연층을 제거하는 스텝과, (q)상기 제1 트렌치에 매립된 상기 제1 도전체의 상기표면과 상기 제2 반도체층의 상기 표면의 일부와, 상기 제1 반도체층의 상기 표면상에 제4 개구로 상기 절연층상에 제2 레지스트패턴을 형성하는 스텝과, (r)상기 제4 개구를 마스크로서 상기 제2 레지스트패턴을 사용해서 상기 절연층을 제거하는 스텝과, (s)제1 주전극을 형성하도록 상기 스텝(r)에서 노출되는 상기 제1 트렌치에 매립된 상기 제1 도전체의 상기 표면과 상기 제2 반도체층의 상기 표면의 상기 일부와, 상기 제1 반도체층의 상기 표면상에 제3 도전체를 적층하는 스텝과, (t) 상기 반도체기판의 상기 제2 주표면상에 제4도전체를 적층하는 스텝과, (u) 상기 트렌치에 매립된 상기 제2 도전체와 전기적으로 접속된 제어전극을 형성하는 스텝을 구비한 절연게이트형 반도체장치의 제조방법.
  29. 제28항에 있어서, 상기 스텝(c)에 형성된 상기 제1 레지스트패턴의 상기 적어도 하나의 제1 개구부는 소정의 피치로 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에 형성된 상기 차폐막의 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구는 서로 병렬로 교대 배열되는 복수의 제6, 제7 개구를 각각 포함하고, 상기 제7 개구는 상기 제4 반도체층보다 폭이 좁게 스트라이프형으로 긴쪽방향을 따라 상기 제4 반도체층상에 배열되는 절연게이트형 반도체장치의 제조방법.
  30. 제28항에 있어서, 상기 스텝(c)에 형성된 상기 제1 레지스트패턴의 상기 적어도 하나의 제1 개구는 소정의 피치로 배열된 스트라이프형의 복수의 제5 개구를 포함하고, 상기 제2 반도체층은 상기 제5 개구를 통해 형성되는 스트라이프형의 복수의 제4 반도체층을 포함하고, 상기 스텝(e)에 사용된 상기 차폐막의 상기 적어도 하나의 제2 개구와 상기 적어도 하나의 제3 개구는 서로 병렬로 교대 배열되는 복수의 제6, 제7 개구를 각각 포함하고,상기 제7 개구는 상기 제4 반도체층을 교차하도록 스트라이프형으로 배열되는 절연게이트형 반도체장치의 제조방법.
  31. 제1항에 있어서, 상기 제3반도체층은 상기 제1반도체 층에 접촉하는 절연게이트형 반도체장치.
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