KR100485556B1 - 절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체장치의 제조 방법 - Google Patents

절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체장치의 제조 방법 Download PDF

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Abstract

본 발명은 절연 게이트형 바이폴라 트랜지스터, 그것을 이용한 반도체 장치, 및 이들의 제조 방법에 관한 것으로, 특히 환류 전류를 바이패스하기 위한 프리휠 다이오드의 접속을 필요로 하지 않는 것을 목적으로 한다. 그리고, 상기 목적을 달성하기 위해서, P+ 콜렉터층(11)과 접합을 형성하는 N+ 버퍼층(12)의 불순물 농도를 높게 함으로써, N 베이스층(12, 13)과 P+ 콜렉터층(11)에 의해 형성되는 기생 다이오드(D)의 애밸런치 항복 전압이 낮게 억제된다. 그에 따라, IGBT(101)의 역 내압이 콜렉터·에미터간 포화 전압(VCE(sat))의 5배 이하로 저감된다.

Description

절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연 게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체 장치의 제조 방법{INSULATED GATE BIPOLAR TRANSISTOR, SEMICONDUCTOR DEVICE, MANUFACTURING METHOD OF INSULATED GATE BIPOLAR TRANSISTOR AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 절연 게이트형 바이폴라 트랜지스터, 그 제조 방법, 해당 절연 게이트형 바이폴라 트랜지스터를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
모터 등의 부하를 구동하는 파워 반도체 장치에서는, 이것에 구비되는 스위칭 소자로서, 정격 전압이 300V 이상인 영역에서는 그 특성 상, 절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; IGBT라고 약칭함)가 이용된다. 이 경우에는 스위칭 소자에 병렬로 접속된 환류용 다이오드가 동시에 사용된다.
도 29는 종래의 IGBT의 정면 단면도이다. 이 IGBT(151)는 제1 및 제2 주면을 갖는 반도체 기판(90)을 구비하고 있다. 이 반도체 기판(90)은 실리콘 기판으로서, 그 제1 주면에 노출되는 P+ 기판인 P+ 콜렉터층(91), 그 위에 형성된 N+ 버퍼층(92), 그 위에 형성되며 N+ 버퍼층(92)보다 불순물 농도가 낮은 N- 베이스층(93), N- 베이스층(93)이 노출되는 제2 주면에 P형 불순물을 선택적으로 확산함으로써 형성된 P 베이스 영역(2), 및 이 P 베이스 영역(2)의 내측에 N형 불순물을 고농도로 선택적으로 확산함으로써, P 베이스 영역(2)보다 얕게 형성된 N+ 소스 영역(3)을 구비하고 있다.
반도체 기판(90)의 제2 주면 위에는 P 베이스 영역(2)의 일부 표면 및 N- 베이스층(93)의 표면을 덮도록, 실리콘 산화물을 재료로 하는 게이트 절연막(4)이 형성되어 있다. 게이트 절연막(4) 위에는 폴리실리콘을 재료로 하는 게이트 전극(5)이 형성되어 있다. 반도체 기판(90)의 제2 주면 위에는, N+ 소스 영역(3)의 표면의 일부와 P 베이스 영역(2)의 표면 중 중앙 영역에 접속하도록, 에미터 전극(7)이 또한 형성되어 있다. 게이트 전극(5)과 에미터 전극(7)은, 층간 절연막(6)에 의해 상호 절연되어 있다.
따라서, 반도체 기판(90)의 제2 주면 측에 형성된 N- 베이스층(93)과 P 베이스 영역(2)과 N+ 소스 영역(3)은 MOS 트랜지스터의 반도체 부분에 상당한다. 반도체 기판(90)의 제2 주면 측에 형성된 MOS 트랜지스터와 동등한 구조를 갖는 부분을, MOS 구조 M이라고 칭한다. P 베이스 영역(2)의 표면 중, 게이트 전극(5)의 바로 아래에 위치하고 소스 영역(3)과 N- 베이스층(93)에 끼워진 부분, 즉 게이트 절연막(4)을 사이에 두고 게이트 전극(5)이 대향하는 부분은, MOS 구조 M의 채널 영역 CH에 상당한다. P 베이스 영역(2) 및 N+ 소스 영역(3)은 게이트 전극(5)을 마스크로 이용하여 불순물을 선택적으로 주입 및 확산함으로써 형성된다. 즉, P 베이스 영역(2) 및 N+ 소스 영역(3)은 이중 확산 영역으로 되어 있기 때문에, MOS 구조 M은 Double Diffused MOS(DMOS라고 약칭함)의 일례로 되어 있다. 반도체 기판(90)의 제1 주면 위에는 P+ 콜렉터층(91)에 접속되는 콜렉터 전극(8)이 형성되어 있다.
도 30은 다른 종래예에 의한 절연 게이트형 바이폴라 트랜지스터의 정면 단면도이다. 이 IGBT(151a)는 반도체 기판(90)의 제2 주면 측에 형성되는 MOS 구조 M이, IGBT(151)와는 특징적으로 다르게 되어 있다. 제2 주면에는 N+ 소스 영역(3) 및 P 베이스 영역(2)을 관통하여, N- 베이스층(93)에 도달하는 트렌치(9)가 형성되며, 그 내벽면을 덮도록 게이트 절연막(4)이 형성되어 있다. 또한, 게이트 절연막(4)의 내측에 게이트 전극(5)이 매설되어 있다. 이 IGBT(151a)에서도, P 베이스 영역(2)의 표면(표면이라는 것은, 트렌치(9)에 노출되는 표면을 포함함) 중, N+ 소스 영역(3)과 N- 베이스층(93)에 끼워지고, 게이트 절연막(4)을 사이에 두고 게이트 전극(5)이 대향하는 부분은 MOS 트랜지스터의 채널 영역 CH에 상당한다.
이와 같이 도 29의 평면형(Planar) IGBT(151) 및 도 30의 트렌치형 IGBT(151a)는 모두 반도체 기판(90)의 제1 주면에 노출되는 P+ 콜렉터층(91)과, 그 위에 형성된 N 베이스층(92, 93)과, 제2 주면 측에 형성된 MOS 구조 M(N- 베이스층(93)의 일부를 포함함)과, 제1 주면 위에 형성되며 P+ 콜렉터층(91)에 접속되는 콜렉터 전극(8)을 구비하고 있다. 통상에는, 도 29 또는 도 30에 도시한 셀이 반도체 기판(90)의 주면을 따라 반복적으로 다수 배열되어 있으며, 그에 따라 큰 전류 정격이 얻어지고 있다. 도 29에서는 1개의 셀이 도시되어 있으며, 도 30에는 2개의 셀이 도시되어 있다.
다음으로, IGBT(151, 151a)의 동작에 대하여 설명한다. 도 29 및 도 30의 구조에서, 에미터 전극(7)과 콜렉터 전극(8) 사이에, 소정의 콜렉터·에미터간 전압(콜렉터 전압이라고 칭함) VCE를 인가한 상태에서, 에미터 전극(7)과 게이트 전극(5) 사이에 소정 크기의 정 바이어스의 게이트·에미터간 전압(게이트 전압이라고 칭함) VGE를 인가하면, 즉 게이트를 온 상태로 하면, 채널 영역 CH의 도전형이 P형으로부터 N형으로 반전된다. 그 결과, 채널 영역 CH에, 캐리어의 경로가 되는 채널이 형성된다. 이 채널을 통해, 에미터 전극(7)으로부터 전자가 N- 베이스층으로 주입된다. 주입된 전자에 의해 P+ 콜렉터층(91)과 N 베이스층(92, 93)이 순방향 바이어스되기 때문에, P+ 콜렉터층(91)으로부터 홀이 N 베이스층(92, 93)으로 주입된다. 그 결과, N- 베이스층(92)의 저항이 대폭 낮아지므로, IGBT(151, 151a)의 전류 용량이 높아진다.
다음으로, 게이트 전압 VGE를 정 바이어스의 값으로부터 0 또는 역 바이어스의 값으로 하면, 즉 게이트를 오프 상태로 하면, N형으로 반전되어 있던 채널 영역 CH가 P형으로 복귀한다. 그 결과, 에미터 전극(7)으로부터의 전자의 주입이 정지한다. 전자의 주입이 정지함으로써, P+ 콜렉터층(91)으로부터의 홀의 주입도 정지한다. 그 후, N 베이스층(92, 93)에 축적되어 있던 전자와 홀은, 각각 콜렉터 전극(8) 및 에미터 전극(7)으로 빠져나가거나, 상호 재결합함으로써 소멸된다.
다음으로, 종래의 IGBT(151, 151a)의 대표적인 응용 기기로서의 반도체 장치에 대하여 설명한다. 도 31은 스위칭 소자로서 IGBT(151, 151a)를 이용한 반도체 장치의 회로도(IGBT의 부호에 대표로서 부호 151이 붙어 있음)이다. 이 반도체 장치(152)는 삼상 인버터로 구성되어 있다. 6개의 IGBT(151)의 각각에는, 프리휠 다이오드(freewheel diode: 160)가 병렬로 접속되어 있다. 프리휠 다이오드(160)는, 대응하는 IGBT(151)의 역 전류를 바이패스하는 방향으로 접속되어 있다. 이 방향에서의 병렬 접속은 「역 병렬 접속」이라고 칭한다.
6개의 IGBT(151)는 2개씩 직렬로 접속되어 있다. 직렬 접속된 2개의 IGBT(151) 중 한쪽의 콜렉터 전극(8)은 고전위 전원 단자 PP에 접속되고, 다른 쪽의 에미터 전극(7)은 저전위 전원 단자 NN에 접속되어 있다. 즉, 각각이 2개의 IGBT(151)를 갖는 3개의 직렬 회로가 고전위 전원 단자 PP와 저전위 전원 단자 NN 사이에 병렬로 접속되어 있다. 고전위 전원 단자 PP와 저전위 전원 단자 NN에는 외부의 직류 전원(20)이 접속되고, 그에 따라 직류 전압이 공급된다. 각 직렬 회로에서, 직렬 접속된 2개의 IGBT(151)의 접속부는 출력 단자 U, V, W 중 어느 하나에 접속되어 있다. 삼상의 출력 단자 U, V, W에는, 예를 들면 삼상 모터 등의 부하(21)가 접속된다. 6개의 IGBT(151)가 구비하는 6개의 게이트 전극(5)에, 게이트 전압 VGE를 외부로부터 개별적으로 부여함으로써, 6개의 IGBT(151)가 선택적으로 온·오프된다. 그에 따라, 부하(21)에는 삼상의 교류 전류가 공급된다. 또, 도 31의 반도체 장치(152)로부터, 3개의 직렬 회로 중의 1개를 제거하여 구성되는 단상의 인버터도 종래부터 이용되고 있다.
도 32는 도 31의 반도체 장치(즉, 삼상 인버터)의 구체적 구성으로서 종래부터 알려진 반도체 장치의 평면도이고, 도 33은 도 32의 X-X 절단선을 따라 취한 반도체 장치의 단면도이다. 이 반도체 장치(153)의 회로도는 도 31에 도시한 바와 같다. 반도체 장치(153)는 케이싱(130), 그 일부로서의 방열판(131), 방열판(131) 위에 배치된 기판(135), 기판(135) 위에 형성된 6개의 IGBT(151), 마찬가지로 기판(135) 위에 배치된 6개의 프리휠 다이오드(160), 고전위 전원 단자 PP, 저전위 전원 단자 NN, 3개의 출력 단자 U, V, W, 6개의 게이트 단자 G, 다수의 도전 와이어 w, 및 덮개(133)를 구비하고 있다.
케이싱(130)(방열판(131)을 포함함)과 덮개(133)는, 공동으로 수납실(132)을 내부에 형성하고 있으며, 기판(135)은 이 수납실(132)에 수납되어 있다. 고전위 전원 단자 PP, 저전위 전원 단자 NN, 3개의 출력 단자 U, V, W, 6개의 게이트 단자 G의 각각은, 그 상단부가 케이싱(130)의 상방으로부터 돌출되도록 케이싱(130)에 매설됨과 함께, 하단부가 수납실(132)에 노출되어 있다. 6개의 IGBT(151), 및 6개의 프리휠 다이오드(160)는 다수의 도전 와이어 w를 통해, 11개의 단자 PP, NN, U, V, W, G에 접속되어 있다. 도전 와이어 w는, 예를 들면 알루미늄 와이어이다. 또, 도 32는 덮개(133)를 제거한 상태에서 반도체 장치(153)를 도시하고 있다.
도 34는 기판(135)의 평면도로서, 그 위에 배치된 IGBT(151) 및 프리휠 다이오드(160)가 동시에 그려져 있다. 기판(135)은 절연판(136)과, 그 위에 배치된 배선 패턴(137)을 구비하고 있다. 절연판(136)은 방열판(131)(도 33) 위에 고정되고, IGBT(151) 및 프리휠 다이오드(160)는 배선 패턴(137) 상에 고착됨과 함께 전기적으로 접속된다. 이와 같이 IGBT(151) 및 프리휠 다이오드(160)는 모두 베어 칩의 형태로 이용된다.
IGBT(151)의 콜렉터 전극(8)은 배선 패턴(137)을 통해, 대응하는 프리휠 다이오드(160)의 캐소드 전극에 접속되어 있다. IGBT(151)의 에미터 전극(7)과 대응하는 프리휠 다이오드(160)의 애노드 전극은, 도전 와이어 w에 의해 접속되어 있다. 또한, 직렬 회로를 구성하는 2개의 IGBT(151) 중 한쪽의 에미터 전극(7)과 고전위 전원 단자 PP와의 사이는 도전 와이어 w에 의해 접속되어 있으며, 다른 쪽의 에미터 전극(7)과 3개의 출력 단자 U, V, W 중 어느 하나와의 사이, 한쪽의 콜렉터 전극(8)과 3개의 출력 단자 U, V, W 중 어느 하나와의 사이, 다른 쪽의 콜렉터 전극(8)과 저전위 전원 단자 NN과의 사이는 모두 배선 패턴(137)과 도전 와이어 w를 통해 접속되어 있다. 또한, 6개의 IGBT(151)의 각각의 게이트 전극(5)과 대응하는 게이트 단자 G 사이는 도전 와이어 w로 접속되어 있다.
도 35는 또 다른 응용 기기로서의 반도체 장치의 내부 투시도이다. 이 반도체 장치(154)는 방열판(125), 그 위에 장착된 IGBT(151)와 프리휠 다이오드(160), 콜렉터 단자(121), 에미터 단자(122), 게이트 단자(123), 도전 와이어 w, 및 3개 단자(121, 122, 123)의 각각의 선단부를 제외하고 이상의 모든 요소를 밀봉하는 밀봉체(126)를 구비하고 있다. 방열판(125)은 구리를 재료로 하고 있어, 구리 프레임이라고도 하며, 보강재로서도 배선 패턴으로서도 기능한다.
IGBT(151)의 콜렉터 전극(8)은 방열판(125)을 통해, 대응하는 프리휠 다이오드(160)의 캐소드 전극과 콜렉터 단자(121)에 접속되어 있다. IGBT(151)의 에미터 전극(7)과 대응하는 프리휠 다이오드(160)의 애노드 전극 사이는 도전 와이어 w에 의해 접속되어 있다. 또한, IGBT(151)의 에미터 전극(7)과 에미터 단자(122)와의 사이, IGBT(151)의 게이트 전극(5)과 게이트 단자(123)와의 사이는 모두 도전 와이어 w에 의해 접속되어 있다.
도 31∼도 33에 예시한 바와 같이, 종래의 IGBT(151)(부호 151a도 동일)에 모터 등의 유도 부하를 접속하는 경우에는, IGBT(151)에 대하여 역 전류로 되는 환류 전류를 바이패스하기 위해서 프리휠 다이오드(160)를 필요로 하였다. 유도 부하의 임피던스에 포함되는 유도 성분(임시로, 유도 L로 나타냄)은 전류에 의해 발생하는 자계에 에너지를 축적한다. 따라서, 유도 L을 흐르는 전류의 변화는 축적되는 에너지의 변화에 상당한다. 유도 부하에 흐르고 있는 전류가 차단되는 과정에서는 유도 L은 전류의 변화를 방해하려고 한다. 유도 L에 축적되어 있는 에너지가 전류를 차단하는 스위치 소자인 IGBT(151)에 개방됨으로써, 유도 L을 흐르는 전류는 감쇠한다.
유도 L에 축적되어 있는 에너지는, 순간적으로 개방된 경우에는 IGBT(151)를 파괴하고도 여유가 있을 만큼 큰 에너지이다. 그래서, IGBT(151)가 턴 오프하는 과정에서, 유도 부하를 흐르는 전류를 프리휠 다이오드(160)로 우회시킴으로써 환류시켜, 유도 부하를 흐르는 전류 그 자체는 스위칭에 의해 변화하지 않도록 하는 것이 필요하게 된다. 도 31의 반도체 장치(152)에서는 온 상태로 함으로써, 직류 전원(20)과 부하(21)를 전기적으로 접속하고, 부하(21)에 전원 전압을 공급하고 있던 IGBT(151)의 하나가 오프 상태로 되면, 부하(21)를 흐르고 있던 전류는 부하(21)의 유도 L에 축적되어 있는 에너지에 의해, 프리휠 다이오드(160)를 통과하여 직류 전원(20)을 역류한다. 그 결과, 부하(21)에는 등가적으로 반대의 직류 전압이 인가된다.
IGBT(151)가 온 상태로 되는 시간과 오프 상태로 되는 시간의 비율을 바꿈으로써, 직류 전원(20)의 전원 전압이 정 방향으로 인가되는 기간과 역방향으로 인가되는 기간의 비율이 변하기 때문에, 부하(21)에 인가되는 평균 전압을 제어할 수 있다. 따라서, 이 비율을 정현파 형상으로 변화시킴으로써, 부하(21)에 흐르는 전류를 IGBT(151)의 스위칭에 동기하여 급격히 온·오프하지 않아, 원활한 교류 전류를 부하(21)에 공급할 수 있다.
반도체 장치(152) 등의 인버터는 이러한 동작을 행하기 위해서, 도 31∼도 33에 도시한 바와 같이 대응하는 IGBT(151)에 역병렬로 프리휠 다이오드(160)를 접속할 필요가 있었다. IGBT(151)가 등장하기 이전부터 스위칭 소자로서 이용되고 있었던 파워 MOSFET는, 본래 역 병렬 다이오드를 내장하는 구조를 갖기 때문에, 별도로 프리휠 다이오드(160)를 접속할 필요가 없었다. 그러나, 파워 MOSFET는 전류 밀도가 낮아, 대전류의 용도에는 부적합하다.
이에 대하여 IGBT는 대전류의 용도에 적합한 한편, 파워 MOSFET의 N+층을 P+ 콜렉터층(91)으로 치환한 구조를 갖기 때문에, 콜렉터 전극(8) 측의 P+ 콜렉터층(91)과 N- 베이스층(92, 93) 사이에 기생 다이오드가 형성되고, 이것이 환류 전류에 대하여 높은 배리어로서 기능하게 된다. 기생 다이오드의 역 내압은 30∼50V 정도로서, 기생 다이오드가 역 병렬의 프리휠 다이오드의 대체를 완수하기 위해서는 과도하게 높은 값이다. 이 때문에, 프리휠 다이오드(160)가 접속되지 않으면, 환류 시에 발생하는 역 전압에 의한 발열 때문에, IGBT(151)의 손상을 초래하게 된다.
이상과 같이 종래의 IGBT(151, 151a)는 전류 밀도가 높다고 하는 점에서, 파워 MOSFET보다 우수하지만, 응용 시에 프리휠 다이오드(160)를 접속할 필요가 있어, 그 결과 여분의 비용을 필요로 함과 동시에, 응용 기기로서의 반도체 장치의 구조가 복잡하게 되어, 사이즈의 증대, 접속을 위한 부품의 증가 및 가공비의 증가 등의 문제점을 초래하고 있었다.
〈발명의 개시〉
본 발명은 상기한 바와 같은 문제점을 해결하고, 프리휠 다이오드의 접속을 필요로 하지 않는 절연 게이트형 바이폴라 트랜지스터, 이것을 이용한 반도체 장치 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 위해서, 본 발명의 제1 양태에 따른 것은 절연 게이트형 바이폴라 트랜지스터로서, 제1 및 제2 주면을 포함한 반도체 기판을 구비하고, 해당 반도체 기판의 상기 제1 주면 측에 콜렉터 전극이 배치되고, 상기 제2 주면 측에 에미터 전극과 게이트 전극이 배치된 절연 게이트형 바이폴라 트랜지스터로서, 상기 반도체 기판이 상기 제1 주면에 노출되어 상기 콜렉터 전극에 접속된 제1 도전형의 콜렉터층과, 해당 콜렉터층 위에 형성되며 상기 제1 주면에 노출되지 않는 제2 도전형의 베이스층을 구비하고, 상기 베이스층과 상기 콜렉터층이 프리휠 다이오드로서의 특성을 갖고 있다.
본 발명의 제2 양태에 따른 것은, 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 에미터 전극과 상기 콜렉터 전극 사이에 역 전류가 흐르는 콜렉터·에미터간 전압의 최소치인 역 내압이 콜렉터·에미터간 포화 전압의 5배 이하이다.
본 발명의 제3 양태에 따른 것은, 제2 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비하고, 상기 베이스층과 상기 콜렉터층에 의해 형성되는 기생 다이오드에 애밸런치 전류가 흐르는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당한다.
본 발명의 제4 양태에 따른 것은, 제2 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 반도체 기판이 상기 베이스층에 연결되지 않도록 상기 콜렉터층의 내측에 형성되며 상기 제1 주면에 선택적으로 노출되어 상기 콜렉터 전극에 접속된 제2 도전형의 역도전형층을 더 구비하고, 상기 베이스층과 상기 콜렉터층 사이의 PN 접합에 생기는 공핍층이 상기 역도전형층에 도달하는 펀치 스루가 생기는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당한다.
본 발명의 제5 양태에 따른 것은, 제4 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 콜렉터층이 저불순물 농도 콜렉터층과 고불순물 농도 콜렉터층을 구비하고, 상기 저불순물 농도 콜렉터층은 상기 콜렉터층 중, 상기 베이스층과 상기 역도전형층에 끼워진 부분을 포함하고 있으며, 상기 고불순물 농도 콜렉터층은 상기 저불순물 농도 콜렉터층보다 불순물 농도가 높다.
본 발명의 제6 양태에 따른 것은, 제4 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비한다.
본 발명의 제7 양태에 따른 것은, 제2 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 반도체 기판이, 상기 베이스층에 연결되지 않도록 상기 콜렉터층의 내측에 형성되며 상기 제1 주면에 선택적으로 노출되어 상기 콜렉터 전극에 접속된 제2 도전형의 역도전형층을 더 구비하고, 상기 베이스층과 상기 콜렉터층과 상기 역도전형층에 의해 형성되는 기생 바이폴라 트랜지스터가 턴 온하는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당한다.
본 발명의 제8 양태에 따른 것은, 제7 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 콜렉터층이 저불순물 농도 콜렉터층과 고불순물 농도 콜렉터층을 구비하고, 상기 저불순물 농도 콜렉터층은 상기 콜렉터층 중, 상기 베이스층과 상기 역도전형층에 끼워진 부분을 포함하고 있으며, 상기 고불순물 농도 콜렉터층은 상기 저불순물 농도 콜렉터층보다 불순물 농도가 높다.
본 발명의 제9 양태에 따른 것은, 제7 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비한다.
본 발명의 제10 양태에 따른 것은, 제2 양태에 따른 절연 게이트형 바이폴라 트랜지스터로서, 상기 역 내압이 10V 이하이다.
본 발명의 제11 양태에 따른 것은 반도체 장치로서, 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터와, 상기 절연 게이트형 바이폴라 트랜지스터를 수납하는 케이싱과, 각각의 일부가 상기 케이싱의 외부로 돌출되도록 상기 케이싱에 부착되고, 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속된 3개의 단자를 구비한다.
본 발명의 제12 양태에 따른 것은, 제11 양태에 따른 반도체 장치로서, 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극이 도전 와이어를 매개로 하여, 상기 3개의 단자에 각각 전기적으로 접속되어 있다.
본 발명의 제13 양태에 따른 것은, 제11 양태에 따른 반도체 장치로서, 상기 절연 게이트형 바이폴라 트랜지스터를 제1 트랜지스터로 하고, 해당 제1 트랜지스터와 동일하게 구성되는 3개의 절연 게이트형 바이폴라 트랜지스터를 제2 내지 제4 트랜지스터로 하여 더 구비하고, 상기 3개의 단자를 제1 내지 제3 단자로 하고, 각각의 일부가 상기 케이싱의 외부로 돌출되도록 상기 케이싱에 형성된 5개의 단자를 제4 내지 제8 단자로 하여 더 구비하고, 상기 제1 및 제2 트랜지스터는 직렬 접속되어 있으며, 상기 제3 및 제4 트랜지스터는 직렬 접속되어 있고, 상기 제1 단자는 상기 제1 및 제3 트랜지스터의 상기 콜렉터 전극에 전기적으로 접속되어 있으며, 상기 제2 단자는 상기 제1 및 제2 트랜지스터의 접속부에 전기적으로 접속되어 있고, 상기 제3 단자는 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 접속되어 있고, 상기 제4 단자는 상기 제2 및 제4 트랜지스터의 상기 에미터 전극에 전기적으로 접속되어 있으며, 상기 제5 단자는 상기 제3 및 제4 트랜지스터의 접속부에 전기적으로 접속되어 있으며, 상기 제6 내지 제8 단자는 상기 제2 내지 상기 제4 트랜지스터의 상기 게이트 전극에 각각 전기적으로 접속되어 있다.
본 발명의 제14 양태에 따른 것은, 제13 양태에 따른 반도체 장치로서, 상기 제2 단자와 상기 제5 단자에 접속된 유도 부하를 더 구비한다.
본 발명의 제15 양태에 따른 것은 반도체 장치로서, 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터와, 상기 절연 게이트형 바이폴라 트랜지스터를 밀봉하는 밀봉체와, 해당 밀봉체의 외부로 각각의 일부가 돌출하도록 상기 밀봉체에 밀봉되며, 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속된 3개의 단자를 구비한다.
본 발명의 제16 양태에 따른 것은 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 제1 및 제2 주면을 갖는 반도체 기판을 구비하고, 해당 반도체 기판의 상기 제1 주면 측에 콜렉터 전극이 배치되고, 상기 제2 주면 측에 에미터 전극과 게이트 전극이 배치된 절연 게이트형 바이폴라 트랜지스터를 제조하는 방법으로서, (a) 상기 제1 주면에 노출되는 제1 도전형의 콜렉터층과, 해당 콜렉터층 위에 형성되며 상기 제1 주면에 노출되지 않는 제2 도전형의 베이스층을 구비하도록 상기 반도체 기판을 형성하는 공정과, (b) 상기 콜렉터층에 접속하도록 상기 제1 주면 위에 상기 콜렉터 전극을 형성하는 공정을 포함하며, 상기 공정 (a)에서는 상기 베이스층과 상기 콜렉터층이 프리휠 다이오드로서의 특성을 갖도록 상기 반도체 기판이 형성된다.
본 발명의 제17 양태에 따른 것은, 제16 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 에미터 전극과 상기 콜렉터 전극 사이에 역 전류가 흐르는 콜렉터·에미터간 전압의 최소치인 역 내압이 콜렉터·에미터간 포화 전압의 5배 이하로 억제되도록 상기 반도체 기판이 형성된다.
본 발명의 제18 양태에 따른 것은, 제17 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비하고, 상기 베이스층과 상기 콜렉터층에 의해 형성되는 기생 다이오드에 애밸런치 전류가 흐르는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당하도록 상기 반도체 기판이 형성된다.
본 발명의 제19 양태에 따른 것은, 제17 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 반도체 기판이, 상기 베이스층에 연결되지 않도록 상기 콜렉터층의 내측에 형성되며 상기 제1 주면에 선택적으로 노출되어 상기 콜렉터 전극에 접속된 제2 도전형의 역도전형층을 더 구비하고, 상기 베이스층과 상기 콜렉터층 사이의 PN 접합에 생기는 공핍층이 상기 역도전형층에 달하는 펀치 스루가 생기는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당하도록 상기 반도체 기판이 형성된다.
본 발명의 제20 양태에 따른 것은, 제19 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 콜렉터층이 저불순물 농도 콜렉터층과 고불순물 농도 콜렉터층을 구비하고, 상기 저불순물 농도 콜렉터층은 상기 콜렉터층 중, 상기 베이스층과 상기 역도전형층에 끼워진 부분을 포함하고 있으며, 상기 고불순물 농도 콜렉터층은 상기 저불순물 농도 콜렉터층보다 불순물 농도가 높아지도록 상기 반도체 기판이 형성된다.
본 발명의 제21 양태에 따른 것은, 제19 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비하도록 상기 반도체 기판이 형성된다.
본 발명의 제22 양태에 따른 것은, 제17 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 반도체 기판이, 상기 베이스층에 연결되지 않도록 상기 콜렉터층의 내측에 형성되며 상기 제1 주면에 선택적으로 노출되어 상기 콜렉터 전극에 접속된 제2 도전형의 역도전형층을 더 구비하고, 상기 베이스층과 상기 콜렉터층과 상기 역도전형층에 의해 형성되는 기생 바이폴라 트랜지스터가 턴 온하는 콜렉터·에미터간 전압의 최소치가 상기 역 내압에 상당하도록 상기 반도체 기판이 형성된다.
본 발명의 제23 양태에 따른 것은, 제22 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 콜렉터층이 저불순물 농도 콜렉터층과 고불순물 농도 콜렉터층을 구비하고, 상기 저불순물 농도 콜렉터층은 상기 콜렉터층 중, 상기 베이스층과 상기 역도전형층에 끼워진 부분을 포함하고 있고, 상기 고불순물 농도 콜렉터층은 상기 저불순물 농도 콜렉터층보다 불순물 농도가 높아지도록 상기 반도체 기판이 형성된다.
본 발명의 제24 양태에 따른 것은, 제22 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 베이스층이, 베이스 본체부와, 해당 베이스 본체부보다 불순물 농도가 높고 상기 콜렉터층과 상기 베이스 본체부 사이에 개재하는 버퍼층을 구비하도록 상기 반도체 기판이 형성된다.
본 발명의 제25 양태에 따른 것은, 제17 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법으로서, 상기 공정 (a)에서는 상기 역 내압이 10V 이하로 되도록 상기 반도체 기판이 형성된다.
본 발명의 제26 양태에 따른 것은 반도체 장치의 제조 방법으로서, (A) 각각의 일부가 외부로 돌출되도록 장착된 3개의 단자를 갖는 케이싱을 준비하는 공정과, (B) 제16 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법을 실행함으로써, 상기 절연 게이트형 바이폴라 트랜지스터를 얻는 공정과, (C) 상기 절연 게이트형 바이폴라 트랜지스터를 상기 케이싱에 수납하는 공정과, (D) 상기 3개의 단자를 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속하는 공정을 포함한다.
본 발명의 제27 양태에 따른 것은, 제26 양태에 따른 반도체 장치의 제조 방법으로서, 상기 공정 (D)가, (D-1) 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극을 도전 와이어를 매개로 하여 상기 3개의 단자에 각각 전기적으로 접속하는 공정을 포함한다.
본 발명의 제28 양태에 따른 것은, 제26 양태에 따른 반도체 장치의 제조 방법으로서, 상기 공정 (A)에서는 상기 3개의 단자를 제1 내지 제3 단자로 하고, 각각의 일부가 상기 외부로 돌출되도록 장착된 5개의 단자를 제4 내지 제8 단자로 하여 더 구비하도록, 상기 케이싱이 준비되고, 상기 공정 (B)에서는 상기 절연 게이트형 바이폴라 트랜지스터를 제1 트랜지스터로 하고, 해당 제1 트랜지스터와 동일하게 구성되는 3개의 절연 게이트형 바이폴라 트랜지스터를 제2 내지 제4 트랜지스터로 하여 더 얻어지고, 상기 공정 (C)에서는 상기 제1 트랜지스터 외에, 상기 제2 내지 제4 트랜지스터가 상기 케이싱에 수납되고, 상기 공정 (D)는, (D1) 상기 제1 및 제2 트랜지스터를 직렬로 접속하는 공정과, (D2) 상기 제3 및 제4 트랜지스터를 직렬로 접속하는 공정과, (D3) 상기 제1 단자를 상기 제1 및 제3 트랜지스터의 상기 콜렉터 전극에 전기적으로 접속하는 공정과, (D4) 상기 제2 단자를 상기 제1 및 제2 트랜지스터의 접속부에 전기적으로 접속하는 공정과, (D5) 상기 제3 단자를 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 접속하는 공정과, (D6) 상기 제4 단자를 상기 제2 및 제4 트랜지스터의 상기 에미터 전극에 전기적으로 접속하는 공정과, (D7) 상기 제5 단자를 상기 제3 및 제4 트랜지스터의 접속부에 전기적으로 접속하는 공정과, (D8) 상기 제6 내지 제8 단자를 상기 제2 내지 상기 제4 트랜지스터의 상기 게이트 전극에 각각 전기적으로 접속하는 공정을 포함한다.
본 발명의 제29 양태에 따른 것은, 제28 양태에 따른 반도체 장치의 제조 방법으로서, (E) 상기 제2 단자와 상기 제5 단자와 유도 부하를 접속하는 공정을 더 포함한다.
본 발명의 제30 양태에 따른 것은 반도체 장치의 제조 방법으로서, (A) 3개의 단자를 준비하는 공정과, (B) 제16 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법을 실행함으로써, 상기 절연 게이트형 바이폴라 트랜지스터를 얻는 공정과, (C) 상기 3개의 단자를 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속하는 공정과, (D) 상기 절연 게이트형 바이폴라 트랜지스터와 상기 3개의 단자를, 해당 상기 3개 단자의 각각의 일부가 외부로 돌출되도록 밀봉하는 공정을 포함한다.
본 발명은 이상에 설명한 바와 같이 구성되어 있기 때문에, 다음과 같은 효과가 있다.
본 발명의 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 베이스층과 콜렉터층이 프리휠 다이오드로서의 특성을 갖기 때문에, 사용 시에 외부에 프리휠 다이오드를 접속하는 것을 필요로 하지 않는다.
본 발명의 제2 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 역 내압이 콜렉터·에미터간 포화 전압의 5배 이하로 억제되어 있기 때문에, 유도 부하를 접속했을 때에, 특별한 방열 설계를 요하지 않고, 환류 전류를 자신에게 흘릴 수 있다.
본 발명의 제3 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 역 내압이 기생 다이오드의 애밸런치 항복에 의해 결정되기 때문에, 콜렉터층의 불순물 농도를 높게 하여 콜렉터·에미터간 포화 전압을 낮게 억제하는 것이 용이하다. 또한, 버퍼층이 형성되므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 및 역 내압 모두 보다 낮게 할 수 있다.
본 발명의 제4 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 콜렉터층의 내측에 역도전형층이 형성됨으로써, 역 내압이 펀치 스루 전압에 의해 결정되기 때문에, 역 내압을 낮게 설정하는 것이 용이하다.
본 발명의 제5 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 콜렉터층이 고불순물 농도 콜렉터층을 구비하기 때문에, 역도전형층이 형성됨에 기인하는 홀의 주입량의 저하를 보상하여, 콜렉터·에미터간 포화 전압을 낮게 억제할 수 있다.
본 발명의 제6 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 버퍼층이 형성되므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 및 역 내압을 모두 낮게 억제할 수 있다.
본 발명의 제7 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 콜렉터층의 내측에 역도전형층이 형성됨으로써, 역 내압이 기생 바이폴라 트랜지스터의 턴 온에 의해 결정되기 때문에, 역 내압을 낮게 설정하는 것이 용이하다.
본 발명의 제8 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 콜렉터층이 고불순물 농도 콜렉터층을 구비하기 때문에, 역도전형층이 형성에 기인하는 홀의 주입량의 저하를 보상하여, 콜렉터·에미터간 포화 전압을 낮게 억제할 수 있다.
본 발명의 제9 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 버퍼층이 형성되므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 및 역 내압 모두 낮게 억제할 수 있다.
본 발명의 제10 양태에 따른 절연 게이트형 바이폴라 트랜지스터에 따르면, 역 내압이 10V 이하이기 때문에, 콜렉터·에미터간 포화 전압이 2V를 초과하는 경우라도, 역 전류에 의한 발열량이 낮게 억제할 수 있다.
본 발명의 제11 양태에 따른 반도체 장치에 따르면, 절연 게이트형 바이폴라 트랜지스터가 케이싱에 수납되어 있기 때문에, 절연 게이트형 바이폴라 트랜지스터를 전원 및 부하에 접속하여 이용하는 데 편리하다. 또한, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되기 때문에, 장치를 소형화할 수 있어, 또한 제조 비용을 저렴화할 수 있다.
본 발명의 제12 양태에 따른 반도체 장치에 따르면, 절연 게이트형 바이폴라 트랜지스터의 각 전극과 각 단자가 도전 와이어를 매개로 하여 전기적으로 접속되기 때문에, 제조 공정이 간소화되어, 제조 비용을 더욱 저렴화할 수 있다. 특히, 프리휠 다이오드가 필요로 하지 않으므로, 도전 와이어의 개수와 접속 공정을 절감할 수 있다.
본 발명의 제13 양태에 따른 반도체 장치에 따르면, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되기 때문에, 소형으로 사용하기 쉽고, 또한 저렴한 인버터가 실현한다.
본 발명의 제14 양태에 따른 반도체 장치에 따르면, 유도 부하가 접속되어 있기 때문에, 직류 전원과 제어 회로를 접속하는 것만으로, 유도 부하의 구동이 가능해진다.
본 발명의 제15 양태에 따른 반도체 장치에 따르면, 절연 게이트형 바이폴라 트랜지스터가 밀봉체에 밀봉되어 있기 때문에, 절연 게이트형 바이폴라 트랜지스터를 전원 및 부하에 접속하여 이용하는 데 편리하다. 또한, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되기 때문에, 장치를 소형화할 수 있고, 또한 제조 비용을 저렴화할 수 있다.
본 발명의 제16 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 베이스층과 콜렉터층에, 프리휠 다이오드로서의 특성이 부여되기 때문에, 사용 시에 외부에 프리휠 다이오드를 접속하는 것을 필요로 하지 않는 절연 게이트형 바이폴라 트랜지스터가 얻어진다.
본 발명의 제17 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 역 내압이 콜렉터·에미터간 포화 전압의 5배 이하로 억제되기 때문에, 유도 부하를 접속했을 때에, 특별한 방열 설계를 필요로 하지 않고, 환류 전류를 자신에게 흘릴 수 있는 절연 게이트형 바이폴라 트랜지스터가 얻어진다.
본 발명의 제18 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 기생 다이오드의 애밸런치 항복이 역 내압을 결정하도록 반도체 기판이 형성되기 때문에, 콜렉터층의 불순물 농도를 높게 하여 콜렉터·에미터간 포화 전압을 용이하게 낮게 억제할 수 있다. 또한, 버퍼층이 형성되므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 및 역 내압을 모두 보다 낮게 할 수 있다.
본 발명의 제19 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 콜렉터층의 내측에 역도전형층이 형성되고, 역 내압이 펀치 스루 전압에 의해 결정되도록 반도체 기판이 형성되기 때문에, 역 내압을 낮게 설정하는 것이 용이하다.
본 발명의 제20 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 콜렉터층이 고불순물 농도 콜렉터층을 구비하도록 반도체 기판이 형성되기 때문에, 역도전형층이 형성됨에 기인하는 홀의 주입량의 저하를 보상하여, 콜렉터·에미터간 포화 전압을 낮게 억제할 수 있다.
본 발명의 제21 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 버퍼층이 형성므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 및 역 내압을 모두 낮게 억제할 수 있다.
본 발명의 제22 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 콜렉터층의 내측에 역도전형층을 구비하고, 역 내압이 기생 바이폴라 트랜지스터의 턴 온에 의해 결정되도록 반도체 기판이 형성되기 때문에, 역 내압을 낮게 설정하는 것이 용이하다.
본 발명의 제23 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 콜렉터층이 고불순물 농도 콜렉터층을 구비하도록 반도체 기판이 형성되기 때문에, 역도전형층이 형성됨에 기인하는 홀의 주입량의 저하를 보상하여, 콜렉터·에이터간 포화 전압을 낮게 억제할 수 있다.
본 발명의 제24 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 버퍼층이 형성되므로 베이스층을 얇게 할 수 있고, 그에 따라 콜렉터·에이터간 포화 전압 및 역 내압을 모두 낮게 억제할 수 있다.
본 발명의 제25 양태에 따른 절연 게이트형 바이폴라 트랜지스터의 제조 방법에 따르면, 역 내압이 10V 이하로 설정되기 때문에, 콜렉터·에미터간 포화 전압이 2V를 초과하는 경우라도, 역 전류에 의한 발열량을 낮게 억제할 수 있다.
본 발명의 제26 양태에 따른 반도체 장치의 제조 방법에 따르면, 절연 게이트형 바이폴라 트랜지스터가 케이싱에 수납되기 때문에, 절연 게이트형 바이폴라 트랜지스터를 전원 및 부하에 접속하여 이용하는 데 편리한 반도체 장치가 얻어진다. 또한, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되기 때문에, 장치를 소형화할 수 있어, 제조 비용을 더욱 저렴화할 수 있다.
본 발명의 제27 양태에 따른 반도체 장치의 제조 방법에 따르면, 절연 게이트형 바이폴라 트랜지스터의 각 전극과 각 단자가 도전 와이어를 매개로 하여 전기적으로 접속되기 때문에, 제조 공정이 간소화되어, 제조 비용을 더 저렴화할 수 있다. 특히, 프리휠 다이오드를 필요로 하지 않기 때문에, 도전 와이어의 개수와 접속 공정을 절감할 수 있다.
본 발명의 제28 양태에 따른 반도체 장치의 제조 방법에 따르면, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되므로, 소형으로 사용하기 쉽고, 또한 저렴한 인버터를 실현한다.
본 발명의 제29 양태에 따른 반도체 장치의 제조 방법에 따르면, 유도 부하가 접속되기 때문에, 직류 전원과 제어 회로를 접속하는 것만으로, 유도 부하의 구동이 가능한 반도체 장치가 얻어진다.
본 발명의 제30 양태에 따른 반도체 장치의 제조 방법에 따르면, 절연 게이트형 바이폴라 트랜지스터가 밀봉체에 밀봉되기 때문에, 절연 게이트형 바이폴라 트랜지스터를 전원 및 부하에 접속하여 이용하는 데 편리한 반도체 장치가 얻어진다. 또한, 프리휠 다이오드를 필요로 하지 않는 제1 양태에 따른 절연 게이트형 바이폴라 트랜지스터가 이용되기 때문에, 장치를 소형화할 수 있고, 또한 제조 비용을 저렴화할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백하게 된다.
도 1은 제1 실시예에 따른 IGBT의 정면 단면도.
도 2는 제1 실시예에 따른 다른 예의 IGBT의 정면 단면도.
도 3 및 도 4는 제1 실시예에 따른 IGBT의 구성을 설명하기 위해서 인용된 설명도.
도 5는 제1 실시예에 따른 IGBT의 구성을 설명하기 위해서 인용된 그래프.
도 6 및 도 7은 제1 실시예에 따른 IGBT의 제조 방법을 설명하는 제조 공정도.
도 8은 제1 실시예에 따른 IGBT의 다른 제조 방법을 설명하는 제조 공정도.
도 9는 제2 실시예에 따른 IGBT의 정면 단면도.
도 10은 제2 실시예에 따른 다른 예의 IGBT의 정면 단면도.
도 11 및 도 12는 제2 실시예에 따른 IGBT의 제조 방법을 설명하는 공정도.
도 13은 제2 실시예에 따른 IGBT의 다른 제조 방법을 설명하는 공정도.
도 14는 제3 실시예에 따른 IGBT의 정면 단면도.
도 15는 제3 실시예에 따른 다른 예의 IGBT의 정면 단면도.
도 16은 제4 실시예에 따른 IGBT의 정면 단면도.
도 17은 제4 실시예에 따른 다른 예의 IGBT의 정면 단면도.
도 18은 제4 실시예에 따른 IGBT의 제조 방법을 설명하는 공정도.
도 19는 제4 실시예에 따른 IGBT의 다른 제조 방법을 설명하는 공정도.
도 20은 제5 실시예에 따른 반도체 장치의 회로도.
도 21은 제6 실시예에 따른 반도체 장치의 평면도.
도 22는 제6 실시예에 따른 반도체 장치의 단면도.
도 23은 제6 실시예에 따른 기판의 평면도.
도 24는 제6 실시예에 따른 기판의 단면도.
도 25는 제6 실시예에 따른 반도체 장치의 투시도.
도 26, 도 27 및 도 28은 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하는 공정도.
도 29는 종래 기술에 의한 IGBT의 정면 단면도.
도 30은 종래 기술에 의한 다른 예의 IGBT의 정면 단면도.
도 31은 종래 기술에 의한 반도체 장치의 회로도.
도 32는 종래 기술에 의한 다른 예의 반도체 장치의 평면도.
도 33은 종래 기술에 의한 다른 예의 반도체 장치의 단면도.
도 34는 종래 기술에 의한 다른 예의 기판의 평면도.
도 35는 종래 기술에 의한 또 다른 예의 반도체 장치의 투시도.
〈발명을 실시하기 위한 최선 형태〉
〈제1 실시예〉
(장치 구성의 개략)
도 1은 본 발명의 제1 실시예에 따른 IGBT의 정면 단면도이다. 이 IGBT(101)는 제1 및 제2 주면을 포함한 반도체 기판(1)을 구비하고 있다. 이 반도체 기판(1)은 실리콘 기판으로서, 그 제1 주면에 노출되는 P+ 기판인 P+ 콜렉터층(11), 그 위에 형성된 N+ 버퍼층(12), 그 위에 형성되며 N+ 버퍼층(12)보다 불순물 농도가 낮은 N- 베이스층(13), N- 베이스층(13)이 노출되는 제2 주면에 P형 불순물을 선택적으로 확산함으로써 형성된 P 베이스 영역(2), 및 이 P 베이스 영역(2)의 내측에 N형 불순물을 고농도로 선택적으로 확산함으로써, P 베이스 영역(2)보다 얕게 형성된 N+ 소스 영역(3)을 구비하고 있다. 여기서, N+ 버퍼층(12)에서는 종래의 IGBT(151)(도 29)의 N+ 버퍼층(92)보다, N형 불순물의 농도가 높게 설정되어 있다.
반도체 기판(1)의 제2 주면 위에는, P 베이스 영역(2)의 일부 표면 및 N- 베이스층(13)의 표면을 덮도록, 실리콘 산화물을 재료로 하는 게이트 절연막(4)이 형성되어 있다. 게이트 절연막(4) 위에는 폴리실리콘을 재료로 하는 게이트 전극(5)이 형성되어 있다. 반도체 기판(1)의 제2 주면 위에는, N+ 소스 영역(3)의 표면의 일부와, P 베이스 영역(2)의 표면 중 중앙 영역에 접속하도록 에미터 전극(7)이 더 형성되어 있다. 게이트 전극(5)과 에미터 전극(7)은, 층간 절연막(6)에 의해 상호 절연되어 있다.
따라서, 반도체 기판(1)의 제2 주면 측에 형성된 N- 베이스층(13)과 P 베이스 영역(2)과 N+ 소스 영역(3)은 MOS 트랜지스터의 반도체 부분에 상당한다. IGBT(151, 151a)와 마찬가지로, 반도체 기판(1)의 제2 주면 측에 형성된 MOS 트랜지스터와 동등한 구조를 갖는 부분을 MOS 구조 M이라고 칭한다. P 베이스 영역(2)의 표면 중, 게이트 전극(5)의 바로 아래에 위치하고 소스 영역(3)과 N- 베이스층(13)에 끼워진 부분, 즉 게이트 절연막(4)을 사이에 두고 게이트 전극(5)이 대향하는 부분은 MOS 구조 M의 채널 영역 CH에 상당한다. P 베이스 영역(2) 및 N+ 소스 영역(3)은 게이트 전극(5)을 마스크로 이용하여 불순물을 선택적으로 주입 및 확산함으로써 형성된다. 즉, P 베이스 영역(2) 및 N+ 소스 영역(3)은 이중 확산 영역으로 되어 있기 때문에, MOS 구조 M은 Double Diffused MOS(DMOS라고 약칭함)의 일례로 되어 있다. 반도체 기판(1)의 제1 주면 위에는 P+ 콜렉터층(11)에 접속되는 콜렉터 전극(8)이 형성되어 있다.
도 2는 제1 실시예의 다른 예에 따른 절연 게이트형 바이폴라 트랜지스터의 정면 단면도이다. 이 IGBT(101a)는 반도체 기판(1)의 제2 주면 측에 형성되는 MOS 구조 M이, IGBT(101)와는 특징적으로 다르게 되어 있다. 제2 주면에는 N+ 소스 영역(3) 및 P 베이스 영역(2)을 관통하여, N- 베이스층(13)에 도달하는 트렌치(9)가 형성되며, 그 내벽면을 덮도록 게이트 절연막(4)이 형성되어 있다. 또한, 게이트 절연막(4)의 내측에 게이트 전극(5)이 매설되어 있다. 이 IGBT(101a)에서도, P 베이스 영역(2)의 표면(표면이라는 것은, 트렌치(9)에 노출되는 표면을 포함함) 중, N+ 소스 영역(3)과 N- 베이스층(13)에 끼워지고, 게이트 절연막(4)을 사이에 두고 게이트 전극(5)이 대향하는 부분은 MOS 트랜지스터의 채널 영역 CH에 상당한다. N+ 버퍼층(12)에서는 종래의 IGBT(151a)(도 30)의 N+ 버퍼층(92)보다, N형 불순물의 농도가 높게 설정되어 있다는 점은 IGBT(101)와 마찬가지이다.
이와 같이 도 1의 평면형(Planar) IGBT(101), 및 도 2의 트렌치형 IGBT(101a) 모두, 반도체 기판(1)의 제1 주면에 노출되는 P+ 콜렉터층(11)과, 그 위에 형성된 N 베이스층(12, 13)과, 제2 주면 측에 형성된 MOS 구조 M(N- 베이스층(13)의 일부를 포함함)과, 제1 주면 위에 형성되며 P+ 콜렉터층(11)에 접속되는 콜렉터 전극(8)을 구비하고 있다. 도 1 또는 도 2에 도시한 셀이 반도체 기판(1)의 주면을 따라 반복적으로 다수 배열되어 있으며, 그에 따라 큰 전류 정격이 얻어진다. 도 1에서는 1개의 셀이 도시되어 있으며, 도 2에는 2개의 셀이 도시되어 있다.
(장치의 동작의 개략)
다음으로, IGBT(101, 101a)의 동작에 대하여 설명한다. 도 1 및 도 2의 구조에서, 에미터 전극(7)과 콜렉터 전극(8) 사이에, 소정의 콜렉터·에미터간 전압(즉, 콜렉터 전압) VCE를 인가한 상태에서, 에미터 전극(7)과 게이트 전극(5) 사이에 소정 크기의 정 바이어스의 게이트·에미터간 전압(즉, 게이트 전압) VGE를 인가하면, 즉 게이트를 온 상태로 하면, 채널 영역 CH의 도전형이 P형으로부터 N형으로 반전된다. 그 결과, 채널 영역 CH에, 캐리어의 경로로 되는 채널이 형성된다. 이 채널을 통해, 에미터 전극(7)으로부터 전자가 N- 베이스층으로 주입된다. 주입된 전자에 의해 P+ 콜렉터층(11)과 N 베이스층(12, 13)이 순 방향 바이어스되므로, P+ 콜렉터층(11)으로부터 홀이 N 베이스층(12, 13)으로 주입된다. 그 결과, N- 베이스층(12)의 저항이 대폭 낮아지므로, IGBT(101, 101a)의 전류 용량이 높아진다.
다음으로, 게이트 전압 VGE를 정 바이어스의 값으로부터 0 또는 역 바이어스의 값으로 하고, 즉 게이트를 오프 상태로 하면, N형으로 반전되어 있던 채널 영역 CH가 P형으로 복귀한다. 그 결과, 에미터 전극(7)으로부터의 전자의 주입이 정지한다. 전자의 주입이 정지함으로써, P+ 콜렉터층(11)으로부터의 홀의 주입도 정지한다. 그 후, N 베이스층(12, 13)에 축적되어 있던 전자와 홀은, 각각 콜렉터 전극(8) 및 에미터 전극(7)으로 빠져나가거나, 상호 재결합함으로써 소멸된다.
(장치의 특징적 구성과 특징적 동작)
IGBT(101, 101a)가 오프 상태로 있을 때에, 에미터 전극(7)과 콜렉터 전극(8) 사이에 인가할 수 있는 콜렉터 전압 VCE는 N- 베이스층(13)의 두께와 불순물 농도에 따라 결정된다. 또한, IGBT(101, 101a)에서는 N 베이스층(12, 13)과 P+ 콜렉터층(11)에 의해, 기생 다이오드 D가 등가적으로 형성되어 있다. N+ 버퍼층(12)에서는 N형 불순물의 농도가, 종래의 IGBT(151, 151a)의 N+ 버퍼층(92)에 비하여, 충분히 높게 설정되어 있기 때문에, P+ 콜렉터층(11)과 N+ 버퍼층(12)에 따라 결정되는 기생 다이오드 D의 항복 전압이 낮게 억제되어 있다. 이 항복 전압은 IGBT(101, 101a)의 역 내압을 결정한다. 에미터 전극(7)과 콜렉터 전극(8) 사이에 인가되는 역 전압이 역 내압을 초과하면, 에미터 전극(7)으로부터 콜렉터 전극(8)으로 역 전류가 흐른다.
도 3∼도 5는 S. M. Sze 저서 「반도체 디바이스」(「산업도서」 1987년)(S. M. Sze "Semiconductor Devices-Physics and Technology-" Bell Telephone Laboratories, Inc. 1985의 번역서) 제105페이지에서 인용한 도면이다. 도 3은 플래너 확산 프로세스에서, 확산 마스크의 단부에 발생하는 PN 접합의 곡면을 나타내고 있으며, 부호 rj는 곡면의 곡률 반경을 나타내고 있다. 도 4는 장방형의 확산 마스크를 이용하여 형성되는 확산 영역을 나타내고 있으며, 부호 PL은 평면 영역을 나타내고, 부호 CY는 원통형 영역을 나타내고, 부호 SP는 구형 영역을 나타내고 있다. 도 3은 도 4의 확산 영역의 종단면도에 상당한다. 도 5는 도 3 및 도 4에 도시한 PN 접합에 있어서의 항복 전압 VB와 불순물 농도 NB와의 관계를 나타내고 있다. 항복 전압 VB는, PN 접합에 애밸런치 항복을 일으키는 역 전압을 의미한다.
도 5의 그래프로부터, N+ 버퍼층(12)의 불순물 농도를 조정(5×1017㎝-3 이상으로 함)함으로써, N+ 버퍼층(12)과 P+ 콜렉터층(11) 사이의 항복 전압을 10V 이하로 억제할 수 있는 것이 이해된다. 모터 등의 통상의 유도 부하의 역률은 0.8 이상으로 높게 설정되어 있기 때문에, 이들 유도 부하를 접속하여 사용하는 통상의 인버터에 있어서는 IGBT를 순방향으로 흐르는 전류의 평균값은 환류 전류의 평균값의 5배 이상이 된다. 따라서, IGBT의 역 내압을 IGBT가 온했을 때의 콜렉터 전극(8)과 에미터 전극(7) 사이의 전압, 즉 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하로 설정할 수 있으면, 프리휠 다이오드를 접속하지 않고, 또한 종래의 IGBT의 방열 구조를 그대로 채용해도, 발열에 의한 손상을 초래하지 않고 환류 전류를 IGBT 자신에게 역 전류로서 통과시킬 수 있다. 콜렉터·에미터간 포화 전압 VCE(sat)는 2V 전후이므로, IGBT의 역 내압을 10V 이하로 설정할 수 있으면, 프리휠 다이오드없이 IGBT를 인버터로 사용할 수 있다.
도 5의 그래프는 N+ 버퍼층(12)의 불순물 농도를 충분히 높게 함으로써, 프리휠 다이오드없이 사용 가능한 IGBT로서, IGBT(101, 101a)를 구성할 수 있음을 나타내고 있다. 이와 같이 구성된 IGBT(101, 101a)는 순 전압 VF가 10V 이하의 프리휠 다이오드가 역병렬로 접속된 IGBT(151, 151a)와 등가적으로 기능한다.
(장치의 제조 방법)
도 6 및 도 7은 IGBT(101, 101a)를 제조하는 방법의 일례를 도시하는 제조 공정도이다. 본 예에서는 처음에 P+형 실리콘 기판(11)이 준비된다(도 6). 다음으로, 실리콘 기판(11)의 일주면 측에 N+ 버퍼층(12) 및 N- 베이스층(13)이 이 순서로 형성된다(도 7). N+ 버퍼층(12) 및 N- 베이스층(13)은 불순물의 주입 및 확산에 의해서도, 또한 에피택셜 성장에 의해서도 형성 가능하다. 실리콘 기판(11) 중, N+ 버퍼층(12) 및 N- 베이스층(13)이 형성된 후에 P+형 반도체층으로서 남겨진 부분이 P+ 콜렉터층(11)에 상당한다.
N+ 버퍼층(12) 및 N- 베이스층(13)의 어느 형성 공정에도 에피택셜 성장이 이용된 경우에는, 실리콘 기판(11)은 그대로 P+ 콜렉터층(11)이 된다. 불순물의 주입 및 확산이 이용된 경우에도, 실리콘 기판(11)의 주요부는 P+ 콜렉터층(11)이 된다. 이 때문에, 실리콘 기판(11)에는 P+ 콜렉터층(11)과 동일한 부호를 붙이고 있다.
다음으로, N- 베이스층(13)의 일부를 포함하는 MOS 구조 M이, 반도체 기판(1)의 제2 주면 측에 형성된 후에, P+ 콜렉터층(11)이 노출되는 반도체 기판(1)의 제1 주면 위에 콜렉터 전극(8)이 형성된다(도 1 또는 도 2). MOS 구조 M을 형성하는 공정은 종래 주지의 사실이므로, 그 상세한 설명은 생략한다. 반도체 기판(1)을 형성하는 과정에서는, IGBT(101, 101a)의 역 내압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하가 되도록, 보다 바람직하게는 10V 이하가 되도록, 각 반도체층의 형상(치수를 포함함) 및 불순물 농도가 컨트롤된다. 특히, N+ 버퍼층(12)의 불순물 농도가 조정된다. 이상의 공정을 거쳐, IGBT(101, 101a)가 완성된다.
도 8은 IGBT(101, 101a)를 제조하는 방법의 다른 예를 도시하는 제조 공정도이다. 본 예에서는 처음에 N-형의 실리콘 기판(13)이 준비된다. 다음으로, 실리콘 기판(13)의 일주면 측에 N+ 버퍼층(12) 및 P+ 콜렉터층(11)이 이 순서로 형성됨으로써, 도 7과 동등한 구조가 완성된다. N+ 버퍼층(12) 및 P+ 콜렉터층(11)은 불순물의 주입 및 확산에 의해서도, 또한 에피택셜 성장에 의해서도 형성 가능하다. 그 후에, 도 1 또는 도 2를 인용하면서 설명한 MOS 구조 M 및 콜렉터 전극(8)을 형성하는 상기 공정을 거침으로써, IGBT(101, 101a)가 완성된다.
실리콘 기판(13) 중, N+ 버퍼층(12), P+ 콜렉터층(11), P 베이스 영역(2), 및 N+ 소스 영역(3)이 형성된 후에, N-형 반도체층으로서 남겨진 부분이 N- 베이스층(13)에 상당한다. N- 베이스층(13)은 실리콘 기판(13)의 주요부에 상당하므로, 실리콘 기판(13)에는 N- 베이스층(13)과 동일한 부호를 붙이고 있다.
IGBT(101, 101a)의 역 내압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하가 되도록, 각 반도체층의 형상 및 불순물 농도가 컨트롤되는 점을 제외하면, 이상의 공정은 종래의 IGBT(151, 151a)의 제조 공정과 동등하다. 즉, IGBT(101, 101a)는 종래의 IGBT(151, 151a)에 비하여, 특별히 복잡한 공정을 필요로 하지 않고 제조 가능하다.
〈제2 실시예〉
도 9는 본 발명의 제2 실시예에 따른 IGBT의 정면 단면도이다. 이하의 도면에서, 도 1 및 도 2에 도시한 제1 실시예의 장치와 동일 부분 또는 상당 부분(동일한 기능을 갖는 부분)에 대해서는 동일 부호를 붙이고 그 상세한 설명을 생략한다. 도 9에 도시한 IGBT(102)는 반도체 기판(1)이 N+ 역도전형층(주위의 P+ 콜렉터층(11)과는 역도전형이므로, 역도전형층이라고 임시로 칭함)(14)을 구비하는 점에서, 도 1의 IGBT(101)는 특징적으로 다르게 되어 있다. N+ 역도전형층(14)은 반도체 기판(1)의 제1 주면에 선택적으로 노출되고, P+ 콜렉터층(11)보다 얕아지도록 P+ 콜렉터층(11)의 내측에 형성되어 있다. 따라서, N+ 역도전형층(14)과 N 베이스층(12, 13)은 P+ 콜렉터층(11)에 의해 격리되어 있다.
콜렉터 전극(8)과 에미터 전극(7) 사이에 역 전압을 인가하면, 기생 다이오드 D의 PN 접합에 공핍층 DL이 발생한다. 이 역 전압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하(바람직하게는, 10V 이하)일 때, 공핍층 DL이 N+ 역도전형층(14)에 도달하도록(즉, 펀치 스루가 발생하도록), P+ 콜렉터층(11)의 두께(특히, N+ 역도전형층(14)과 N+ 버퍼층(12)을 이격시키는 부분의 두께)와 불순물 농도가 조정된다. 그 결과, IGBT(102)의 역 내압은 펀치 스루로 규정되게 되고, 역 내압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하의 값으로 된다. 따라서, 제1 실시예의 IGBT(101, 101a)와 마찬가지로, 프리휠 다이오드를 접속하지 않고, IGBT(102)를 인버터로 사용할 수 있게 된다.
N+ 역도전형층(14)이 형성되어도, IGBT로서의 기본적인 스위칭 동작은 종래의 IGBT(151, 151a)의 동작과 변함이 없다. N+ 역도전형층(14)이 형성되었기 때문에, P+ 콜렉터층(11)으로부터의 홀의 주입 효율이 저하된다. 그러나, IGBT(151, 151a)에서는 일반적으로 라이프 타임 킬러가 N- 베이스층과 N+ 버퍼층(12)에 도입되기 때문에, 라이프 타임 킬러를 도입하는 양을 조정함으로써, 홀의 주입 효율의 저하에 의한 특성의 변화를 보상할 수 있다.
IGBT(102)에서는 N+ 버퍼층(12)은 펀치 스루에 본질적인 역할을 하는 것이 아니다. 따라서, 도 10에, IGBT(102a)로서 도시한 바와 같이 N+ 버퍼층(12)을 제거한 구조에 있어서도, 역 내압에 관하여 IGBT(102)와 마찬가지의 효과를 얻을 수 있다. 단, N+ 버퍼층(12)이 형성되는 IGBT(102)에서는 N- 베이스층(13)을 얇게 할 수 있다는 이점이 얻어진다. 또한, 도시하지 않았지만, 제1 실시예의 IGBT(101a)(도 2)와 마찬가지로, IGBT(102, 102a)의 MOS 구조 M을 트렌치형으로 할 수도 있어, 역 내압에 관하여 동등한 효과가 얻어진다.
IGBT(102, 102a)의 구조는 P+ 콜렉터층(11)의 두께 및 불순물 농도에 있어서의 특징을 제외하면, 일반적으로 논 펀치 스루 구조라고 하고 종래부터 고내압의 IGBT에서 채용되고 있는 구조와 변함이 없다. 따라서, IGBT(102, 102a)를 제조하는 방법에 있어서도, 이하에 도시한 바와 같이 P+ 콜렉터층(11)의 두께 및 불순물 농도를 컨트롤하는 점을 제외하면, 종래의 방법을 그대로 이용할 수 있다.
IGBT(102, 102a)를 제조하기 위해서는, 우선 도 8에 도시한 바와 같이 N-형의 실리콘 기판(13)이 준비된다. 다음으로, 도 11에 도시한 공정을 실행함으로써, 실리콘 기판(13)의 일주면 측에 P+층(11)이 형성된다. P+층(11)은 불순물의 주입 및 확산에 의해서도, 또한 에피택셜 성장에 의해서도 형성 가능하다. 다음으로, 도 12에 도시한 바와 같이, P+층(11)이 노출되는 주면에 N형 불순물을 선택적으로 주입 및 확산시킴으로써, N+ 역도전형층(14)이 형성된다.
N+ 버퍼층(12)을 형성하는 경우에는, 도 12 대신에 도 13에 도시한 바와 같이 실리콘 기판(13)의 일주면 측에 N+ 버퍼층(12) 및 P+ 콜렉터층(11)이 이 순서로 형성되고, 그 후 P+층(11)이 노출되는 주면에 N형 불순물을 선택적으로 주입 및 확산시킴으로써, N+ 역도전형층(14)이 형성된다. N+ 버퍼층(12) 및 P+ 콜렉터층(11)은 불순물의 주입 및 확산에 의해서도, 또한 에피택셜 성장에 의해서도 형성 가능하다.
도 12 또는 도 13의 공정이 종료되면, MOS 구조 M 및 콜렉터 전극(8)이 형성됨으로써, IGBT(102, 102a)가 완성된다(도 9 또는 도 10).
〈제3 실시예〉
도 14 및 도 15는 본 발명의 제3 실시예에 따른 IGBT의 정면 단면도이다. 도 14에 도시한 IGBT(103) 및 도 15에 도시한 IGBT(103a)는, P+ 콜렉터층(11)의 두께 및 불순물 농도의 차이를 제외하면, 제2 실시예의 IGBT(102, 102a)와, 각각 동등하게 구성된다. N 베이스층(12, 13)과 P+ 콜렉터층(11)과 N+ 역도전형층(14)은, NPN형 기생 바이폴라 트랜지스터 Q를 등가적으로 형성하고 있다. 이 기생 바이폴라 트랜지스터 Q의 에미터는 콜렉터 전극(8)에 접속되고, 베이스는 저항 R을 통해 콜렉터 전극(8)에 접속되어 있다. 저항 R은 P+ 콜렉터층(11) 중, N 베이스층(12, 13)과 N+ 역도전형층(14)에 끼워진 부분이 갖는 저항 성분이다.
IGBT(103, 103a)에서는 콜렉터 전극(8)과 에미터 전극(7) 사이에 인가되는 역 전압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하(바람직하게는, 10V 이하)일 때에, 기생 바이폴라 트랜지스터 Q가 온 상태로 되도록, P+ 콜렉터층(11)의 두께(특히, N+ 역도전형층(14)과 N+ 버퍼층(12)을 이격시키는 부분의 두께)와 불순물 농도가 조정된다. 그 결과, IGBT(103, 103a)의 역 내압은 기생 바이폴라 트랜지스터 Q의 턴 온으로 규정되게 되고, 역 내압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하의 값으로 된다. 따라서, 제1 실시예의 IGBT(101, 101a)와 마찬가지로, 프리휠 다이오드를 접속하지 않고, IGBT(102)를 인버터로 사용할 수 있다.
IGBT(103)에 있어서, N+ 버퍼층(12)은 기생 바이폴라 트랜지스터 Q의 턴온에 본질적인 역할을 하는 것은 아니다. 따라서, IGBT(103, 103a)는 역 내압에 관하여 상호 마찬가지의 효과를 얻을 수 있다. 단, N+ 버퍼층(12)이 형성되는 IGBT(103)에서는 N- 베이스층(13)을 얇게 할 수 있다고 하는 이점이 얻어진다. 또한, 도시 하지 않았지만, 제1 실시예의 IGBT(101a)(도 2)와 마찬가지로, IGBT(103, 103a)의 MOS 구조 M을 트렌치형으로 할 수도 있오, 역 내압에 관하여 동등한 효과가 얻어진다.
IGBT(103, 103a)의 구조는 P+ 콜렉터층(11)의 두께 및 불순물 농도에 있어서의 특징을 제외하면, IGBT(102, 102a)의 구조와 동등하기 때문에, IGBT(102, 102a)의 제조 공정과 마찬가지의 공정을 거침으로써 IGBT(103, 103a)를 용이하게 제조 가능하다. 이 이유에 의해, IGBT(103, 103a)의 제조 방법에 대해서는 상세한 설명을 생략한다.
〈제4 실시예〉
도 16 및 도 17은 본 발명의 제4 실시예에 따른 IGBT의 정면 단면도이다. 도 16에 도시한 IGET(104)는 제2 실시예에 따른 IGBT(102), 또는 제3 실시예에 따른 IGBT(103)의 P+ 콜렉터층(11)에, 불순물의 농도가 높은 P+형 확산층(15)이 선택적으로 형성되어 있는 것을 특징으로 한다. 마찬가지로, 도 17에 도시한 IGBT(104a)는 제2 실시예에 따른 IGBT(102a), 또는 제3 실시예에 따른 IGBT(103a)의 P+ 콜렉터층(11)에, 불순물 농도가 높은 P+형 확산층(15)이 선택적으로 형성되어 있는 것을 특징으로 한다.
다시 말하면, IGBT(104, 104a)에서는 P+ 콜렉터층(11)이 불순물 농도가 낮은 P+층(「저불순물 농도 콜렉터층」이라고 기칭함)(11a)과 불순물 농도가 높은 P+ 확산층(「고불순물 농도 콜렉터층」이라고 가칭함)(15)을 구비하고 있다. P+ 확산층(15)은 반도체 기판(1)의 제1 주면 중, N+ 역도전형층(14)이 노출되지 않는 부분에, P형 불순물을 선택적으로 확산함으로써, 반도체 기판(1)의 제1 주면을 따라 N+ 역도전형층(14)에 인접하도록 형성된다. P+층(11a)은 P+ 콜렉터층(11) 중, P+ 확산층(15)이 형성되지 않는 부분, 즉, N+ 역도전형층(14)과 N 베이스층(12, 13)에 끼워진 부분에 상당한다.
IGBT(104, 104a)의 기본 동작은, 제2 실시예 또는 제3 실시예에 따른 IGBT(102, 102a, 103, 103a)와 동등하다. 그러나, IGBT(102, 102a, 103, 103a)에서는 P+ 콜렉터층(11)의 내측에 N+ 역도전형층(14)을 형성하기 위해서, 종래의 IGBT(151, 151a)에 비하여 P+ 콜렉터층(11)의 P형 불순물 농도를 낮게 억제할 필요가 있었다. 그 결과, P+ 콜렉터층(11)으로부터의 홀의 주입량이 낮아지므로, 콜렉터·에미터간 포화 전압 VCE(sat)이 어느 정도 높아진다는 문제점이 있었다. 이에 대하여, IGBT(104, 104a)에서는 P+ 콜렉터층(11) 중, N+ 역도전형층(14)이 형성되지 않는 영역에 불순물 농도가 높은 P+ 확산층(15)이 형성되기 때문에, N+ 역도전형층(14)의 기능을 손상시키지 않고, P+ 콜렉터층(11)으로부터의 홀의 주입량을 높일 수 있고, 그에 따라 콜렉터·에미터간 포화 전압 VCE(sat)을 낮게 억제할 수 있다.
IGBT(104)를 제조하기 위해서는, IGBT(102)를 제조하기 위한 도 13의 공정이 종료된 후에, 도 18이 도시한 바와 같이 P+층(11)의 노출면 중, N+ 역도전형층(14)이 형성되지 않는 영역에, P형 불순물을 고농도로 주입하고, 다시 확산시킴으로써 P+ 확산층(15)이 형성된다. P+ 확산층(15)은 N+ 버퍼층과 접합을 형성하도록 깊게 형성된다. 그 후의 공정은, 도 13의 공정 후의 IGBT(102)의 제조 공정과 동등하다.
마찬가지로, IGBT(104a)를 제조하기 위해서는, IGBT(102a)를 제조하기 위한 도 12의 공정이 종료된 후에, 도 19에 도시한 바와 같이 P+층(11)의 노출면 중, N+ 역도전형층(14)이 형성되지 않는 영역에, P형 불순물을 고농도로 주입하고, 다시 확산시킴으로써 P+ 확산층(15)이 형성된다. P+ 확산층(15)은 N- 베이스층(13)과 접합을 형성하도록 깊게 형성된다. 그 후의 공정은, 도 12의 공정 후의 IGBT(102a)의 제조 공정과 동등하다.
이상과 같이 IGBT(104, 104a)는 IGBT(102, 102a, 103, 103a)를 제조하는 방법에 P+ 확산층(15)을 형성하는 공정을 부가하는 것만으로, 용이하게 제조할 수 있다.
〈제5 실시예〉
도 20은 스위칭 소자로서 IGBT(101∼104, 101a∼104a)를 이용한 반도체 장치의 회로도(IGBT의 부호에 대표적으로 부호 101이 붙어 있음)이다. 이 반도체 장치(105)는 삼상 인버터로 구성되어 있다. 종래의 반도체 장치(152)와는 달리, P+ 콜렉터층(11)과 N 베이스층(12, 13)이 프리휠 다이오드로서의 특성을 가짐으로써, IGBT(101) 자신이 프리휠 다이오드의 기능을 등가적으로 완수하기 때문에, 별도로 프리휠 다이오드(160)(도 31)를 접속할 필요가 없다. 도 20에는 IGBT(101) 자신이 등가적으로 기능하는 프리휠 다이오드가 동시에 그려져 있다.
6개의 IGBT(101)는 2개씩 직렬로 접속되어 있다. 직렬 접속된 2개의 IGBT(101) 중 한쪽의 콜렉터 전극(8)은 고전위 전원 단자 PP에 접속되고, 다른 쪽의 에미터 전극(7)은 저전위 전원 단자 NN에 접속되어 있다. 즉, 각각이 2개의 IGBT(101)를 갖는 3개의 직렬 회로가 고전위 전원 단자 PP와 저전위 전원 단자 NN 사이에 병렬로 접속되어 있다. 고전위 전원 단자 PP와 저전위 전원 단자 NN에는 외부의 직류 전원(20)이 접속되고, 그에 따라 직류 전압이 공급된다. 각 직렬 회로에 있어서, 직렬 접속된 2개의 IGBT(101)의 접속부는 출력 단자 U, V, W 중 어느 하나에 접속되어 있다. 삼상의 출력 단자 U, V, W에는, 예를 들면 삼상 모터 등의 부하(21)가 접속된다. 또, 도 20의 반도체 장치(105)로부터, 3개의 직렬 회로 중의 1개를 제거함으로써, 단상의 인버터를 구성할 수도 있다.
6개의 IGBT(101)가 구비하는 6개의 게이트 전극(5)에 게이트 전압 VGE를 외부로부터 개별적으로 부여함으로써, 6개의 IGBT(101)가 선택적으로 온·오프한다. 그에 따라, 부하(21)에는 삼상의 교류 전류가 공급된다. 동작의 상세는 다음과 같다.
하나의 직렬 회로 중, 고전위 전원 단자 PP에 접속되는 IGBT(101)가 온 상태로 되고, 다른 직렬 회로 중, 저전위 전원 단자 NN에 접속되는 IGBT(101)가 온 상태로 되면, 직류 전원(20)이 공급하는 직류 전압이 부하(21)에 인가된다. 그 결과, 부하(21)를 흐르는 전류가 점차 증가한다. 온 상태에 있던 이들 IGBT(101)가 오프 상태로 되면, 부하(21)의 유도 L에 축적된 에너지에 의해, 부하(21)의 전류는 계속 흐르고자 하므로, 온 상태에 있던 IGBT(101)와 직렬로 접속된 다른 IGBT(101)에 역 전류로서 흐른다.
IGBT(101)는 프리휠 다이오드(160)와 동등한 기능을 하도록, 그 역 내압이 낮게 설정되어 있기 때문에, 부하(21)의 전류는 급격히 차단되지 않고 계속 흐른다. 이에 의해, 부하(21)는 전원(20)을 역방향으로 흘린다. 그와 함께, 유도 L에 축적되어 있던 에너지는 점차로 직류 전원(20)에 복귀되고, 그 결과 전류는 점차 감소한다. IGBT(101)의 역 내압이 낮기 때문에, 유도 L에 축적되어 있던 에너지가 급격히 IGBT(101)로 개방되지 않는다.
따라서, 부하(21)의 전류를 IGBT(101)의 온·오프 동작에 의해 제어할 수 있다. 즉, IGBT(101)를 짧은 주기로 반복적으로 온·오프시키면서, IGBT(101)의 온 기간과 오프 기간을 적절하게 조정함으로써, 부하(21)에 인가되는 평균 전압을 정현파 형상으로 완만하게 변화시키면, 이 정현파 전압과 부하(21)의 역률에 대응한 정현파 형상의 전류가 흐른다. 인버터에 접속되는 모터 등의 부하(21)는 고역률이므로, 정현파 전압의 위상과 정현파 전류의 위상은 대략 일치한다.
이 때문에, 정현파 전압이 최대로 되는 시기, 즉 IGBT(101)의 온 기간 비율(온 상태에 있는 기간의 비율)이 최대인 시기에, 전류가 대략 최대로 되고, IGBT(101)의 오프 기간 비율(오프 상태에 있는 기간의 비율, 즉 IGBT(101)에 역 전류가 흐르는 기간의 비율)이 가장 높은 시기에, 전류가 대략 최소로 된다. 그 결과, 시간 평균하면, IGBT(101)가 온 상태에 있는 IGBT(101)를 흐르는 순 전류는 IGBT(101)가 오프 상태에 있을 때에 흐르는 역 전류의 5배 이상이 된다. IGBT(101)에서는 역 내압이 콜렉터·에미터간 포화 전압 VCE(sat)의 5배 이하로 억제되어 있기 때문에, 반도체 장치(105)에서는 IGBT(101)에 발생하는 손실 열을 방열시키기 위한 구조, 즉 방열 구조를 종래의 반도체 장치(152)와 동등하게 설정한 상태에서, 프리휠 다이오드(160)를 접속하지 않고, IGBT(101)의 손상을 회피할 수 있다.
〈제6 실시예〉
(장치의 구성)
도 21은 IGBT(101∼104, 101a∼104a)(대표적으로 IGBT(101)를 예로 듦)의 응용 기기로서의 반도체 장치의 평면도이다. 이 반도체 장치(106)는 도 20의 반도체 장치(즉, 삼상 인버터)(105)의 바람직한 구체적 구성예에 상당한다. 따라서, 반도체 장치(106)의 회로도는 도 20과 같이 그릴 수 있다. 도 22는 도 21의 A-A 절단선을 따라 취한 반도체 장치의 단면도이다.
반도체 장치(106)는 케이싱(30), 그 일부로서의 방열판(31), 방열판(31) 위에 배치된 기판(35), 기판(35) 위에 형성된 6개의 IGBT(101), 고전위 전원 단자 PP, 저전위 전원 단자 NN, 3개의 출력 단자 U, V, W, 6개의 게이트 단자 G, 다수의 도전 와이어 w, 및 덮개(33)를 구비하고 있다. 종래의 반도체 장치(153)(도 32 및 도 33)와는 달리, 기판(35) 위에 프리휠 다이오드(160)는 배치되어 있지 않다.
케이싱(30)(방열판(31)을 포함함)과 덮개(33)는, 공동으로 수납실(32)을 내부에 형성하고 있으며, 기판(35)은 이 수납실(32)에 수납되어 있다. 고전위 전원 단자 PP, 저전위 전원 단자 NN, 3개의 출력 단자 U, V, W, 6개의 게이트 단자 G의 각각은 그 상단부가 케이싱(30)의 상방으로부터 돌출되도록 케이싱(30)에 매설됨과 함께, 하단부가 수납실(32)에 노출되어 있다. 6개의 IGBT(101)는 다수의 도전 와이어 w를 통해, 11개의 단자 PP, NN, U, V, W, G에 접속되어 있다. 도전 와이어 w는 예를 들면 알루미늄 와이어이다. 또, 도 21은 덮개(33)를 제거한 상태에서 반도체 장치(106)를 도시하고 있다.
도 23은 기판(35)의 평면도이고, 도 24는 도 23의 B-B 절단선을 따라 취한 기판(35)의 단면도이다. 도 23 및 도 24에는 기판(35) 위에 배치된 IGBT(101)가 동시에 그려져 있다. 기판(35)은 절연판(36)과, 그 위에 배치된 배선 패턴(37)을 구비하고 있다. 배선 패턴(37)은 바람직하게는 구리를 주성분으로 한다. 절연판(36)은 방열판(31)(도 22) 위에 고정되고, IGBT(101)는 배선 패턴(37) 위에 고착됨과 함께 전기적으로 접속된다. 이와 같이 IGBT(101)는 베어 칩의 형태로 이용된다.
IGBT(101)의 콜렉터 전극(8)은 배선 패턴(37)에 접속되어 있다. 또한, 직렬 회로를 구성하는 2개의 IGBT(101) 중 한쪽의 에미터 전극(7)과 고전위 전원 단자 PP와의 사이는 도전 와이어 w에 의해 접속되어 있으며, 다른 쪽의 에미터 전극(7)과 3개의 출력 단자 U, V, W 중 어느 하나와의 사이, 한쪽의 콜렉터 전극(8)과 3개의 출력 단자 U, V, W 중 어느 하나와의 사이, 다른 쪽의 콜렉터 전극(8)과 저전위 전원 단자 NN과의 사이는 모두 배선 패턴(37)과 도전 와이어 w를 통해 접속되어 있다. 또한, 6개의 IGBT(101)의 각각의 게이트 전극(5)과 대응하는 게이트 단자 G 사이는 도전 와이어 w로 접속되어 있다.
반도체 장치(106)에서는 프리휠 다이오드(160)를 배치할 필요가 없기 때문에, 종래의 반도체 장치(153)와 비교하여 기판(35)의 사이즈를 작게 할 수 있다. 이것은 도 34와 도 23을 비교하면 분명하다. 그 결과, 반도체 장치(106) 전체의 사이즈도, 반도체 장치(153)에 비하여 축소할 수 있다. 또한, 도 21과 도 32를 비교하면 분명한 바와 같이, 반도체 장치(106)에서는 반도체 장치(153)에 비하여, 도전 와이어 w의 개수를 절감할 수 있다.
도 25는 다른 응용 기기로서의 반도체 장치의 내부 투시도이다. 이 반도체 장치(107)는 방열판(125), 그 위에 장착된 IGBT(101)(IGBT(101∼104, 101a∼104a)를 대표함), 콜렉터 단자(41), 에미터 단자(42), 게이트 단자(43), 도전 와이어 w, 및 3개 단자(41, 42, 43)의 각각의 선단부를 제외하고 이상의 모든 요소를 밀봉하는 밀봉체(46)를 구비하고 있다. 방열판(45)은 구리를 재료로 하고 있어, 구리 프레임이라고도 하며, 보강재로서도 배선 패턴으로서도 기능한다. 종래의 반도체 장치(154)와는 달리, 프리휠 다이오드(160)는 형성되어 있지 않다.
IGBT(101)의 콜렉터 전극(8)은 방열판(45)을 통해 콜렉터 단자(41)에 접속되어 있다. IGBT(101)의 에미터 전극(7)과 에미터 단자(42)와의 사이, IGBT(101)의 게이트 전극(5)과 게이트 단자(43)의 사이는 모두 도전 와이어 w에 의해 접속되어 있다.
반도체 장치(107)에서는 프리휠 다이오드(160)를 배치할 필요가 없기 때문에, 종래의 반도체 장치(154)와 비교하여 반도체 장치(106) 전체의 사이즈를 반도체 장치(154)에 비하여 축소할 수 있다. 또한, 도 25와 도 35를 비교하면 분명한 바와 같이, 반도체 장치(107)에서는 반도체 장치(154)에 비하여, 도전 와이어 w의 개수를 절감할 수 있다.
(장치의 제조 방법)
도 26∼도 28은 반도체 장치(107)를 제조하는 방법을 설명하는 제조 공정도이다. 도 28은 도 27에 도시한 중간 생성물의 C-C 절단선을 따라 취한 단면도이다. 반도체 장치(107)를 제조하기 위해서는, 처음에 제1 실시예에 따른 제조 방법을 실행함으로써 IGBT(101)가 얻어진다. 이에 전후하여, 기판(35)(도 26) 및 케이싱(30)(도 27 및 도 28)이 준비된다. 기판(35)에는 절연판(36) 위에 배선 패턴(37)이 배치되어 있다. 바닥부에 방열판(31)을 갖는 케이싱(30)에는 각종 단자 PP, NN, U, V, W, G가 매립되어 있다.
다음으로, IGBT(101)가 기판(35)의 배선 패턴(37) 위에 고정된다. 계속해서, IGBT(101)를 탑재한 기판(35)이 케이싱(30)의 바닥판에 상당하는 방열판(31) 위에 고착된다. 이에 의해, IGBT(101) 및 기판(35)이 수납실(32)에 수납된다. 다음으로, 도 21 및 도 22를 참조하여 설명한 바와 같이, 도전 와이어 w를 매개로 함으로써, IGBT(101)의 각 전극(5, 7, 8)과, 케이싱(30)의 각 단자 PP, NN, U, V, W, G가 전기적으로 접속된다. 그 후, 덮개(33)를 케이싱(30)의 상부에 장착함으로써, 반도체 장치(106)가 완성된다. 반도체 장치(106)에, 직류 전원(20) 및/또는 부하(21)를 접속함으로써, 직류 전원(20) 및/또는 부하(21)를 포함하는 반도체 장치를 제조하여, 제품으로서 출하할 수도 있다.
반도체 장치(107)(도 25)를 제조하기 위해서는, 처음에 제1 실시예에 따른 제조 방법을 실행함으로써 IGBT(101)가 얻어진다. 이에 전후하여, 3개 단자(41, 42, 43) 및 방열판(45)이 준비된다. 방열판(45)은 콜렉터 단자(42)에 연결되어 있다. 다음으로, IGBT(101)가 방열판(45) 위에 고정됨으로써, IGBT(101)의 콜렉터 전극(8)이 콜렉터 단자(41)에 전기적으로 접속된다. 다음으로, 도전 와이어 w를 이용하여 IGBT(101)의 에미터 전극(7)이 에미터 단자(42)에 전기적으로 접속되고, 게이트 전극(5)이 게이트 단자(43)에 전기적으로 접속된다. 그 후, 3개 단자(41, 42, 43)의 각각의 선단부가 외부로 돌출되고, 그 외의 요소가 전부 밀봉되도록, 밀봉체(46)에 의해 밀봉된다. 밀봉체(46)의 재료는, 예를 들면 수지이다. 이상의 공정을 통해, 반도체 장치(107)가 완성된다.
반도체 장치(106, 107)를 제조하는 공정에서는, 프리휠 다이오드(160)를 설치할 필요가 없고, 또한 프리휠 다이오드(160)와 그 밖의 부분과의 전기적 접속을 행할 필요가 없기 때문에, 종래의 반도체 장치(153, 154)의 제조 공정에 비하여, 제조 공정이 간소화된다. 이것은 사용되는 도전 와이어 w의 개수의 절감 및 도전 와이어 w를 장착하는 공정 수의 절감에 가장 단적으로 나타난다. 그에 따라, 장치의 사이즈의 축소화와 함께, 제조 비용의 절감이 얻어진다.
〈변형예〉
이상의 각 실시예에서는 IGBT로서 N 채널형 IGBT를 예로서 설명했지만, P 채널형 IGBT에 대해서도, 본 발명을 적용할 수 있는 것은 물론이다.
이상 본 발명에 대하여 상세히 설명했지만, 상기한 설명은 모든 국면에서 예시적인 것으로, 본 발명이 이에 한정되는 것이 아니다. 예시되어 있지 않는 무수한 변형예가 본 발명의 범위로부터 벗어나지 않고 상정될 수 있는 것으로 해석되어야 한다.

Claims (22)

  1. 제1 및 제2 주면을 갖는 반도체 기판을 구비하고, 해당 반도체 기판의 상기 제1 주면 측에 콜렉터 전극이 배치되고, 상기 제2 주면 측에 에미터 전극과 게이트 전극이 배치된 절연 게이트형 바이폴라 트랜지스터로서,
    상기 반도체 기판은,
    상기 제1 주면에 노출되어 상기 콜렉터 전극에 접속된 제1 도전형의 콜렉터층과,
    상기 콜렉터층 위에 형성되며 상기 제1 주면에 노출되지 않는 제2 도전형의 베이스층을 구비하고,
    상기 에미터 전극과 상기 콜렉터 전극 사이에 역 전류가 흐를 때의 콜렉터·에미터간 전압의 최소치인 역 내압이, 콜렉터·에미터간 포화 전압의 5배 이하로 되어, 상기 베이스층과 상기 콜렉터층이 프리휠 다이오드의 특성을 갖도록 하는 절연 게이트형 바이폴라 트랜지스터.
  2. 청구항 1에 기재된 절연 게이트형 바이폴라 트랜지스터와,
    상기 절연 게이트형 바이폴라 트랜지스터를 수납하는 케이싱과,
    각각의 일부가 상기 케이싱의 외부로 돌출되도록 상기 케이싱에 장착되며, 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속된 3개 단자
    를 구비하는 반도체 장치.
  3. 청구항 1에 기재된 절연 게이트형 바이폴라 트랜지스터와,
    상기 절연 게이트형 바이폴라 트랜지스터를 밀봉하는 밀봉체와,
    상기 밀봉체의 외부로 각각의 일부가 돌출되도록 상기 밀봉체에 밀봉되며, 상기 절연 게이트형 바이폴라 트랜지스터의 상기 게이트 전극, 상기 에미터 전극 및 상기 콜렉터 전극에 각각 전기적으로 접속된 3개 단자
    를 구비하는 반도체 장치.
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