JP3677489B2 - 縦型電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有し、電流径路がトレンチ側壁部に沿った基板の厚さ方向である縦型電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来から、比較的大電流、大電圧を扱うパワーデバイスの一種として、電界効果トランジスタ（以下、ＭＯＳとする）が用いられている。このＭＯＳは、電圧制御型のデバイスなので、制御のための入力電流が不要であるという利点を有している。又、原理的に、電子或いはホールのいずれか一種のみを多数キャリアとして利用して動作するので、キャリア蓄積効果が無いため、スイッチング特性や対パンチスルー性に優れており、スイッチングレギュレータ等の誘導性負荷に適用されることが多くなっている。
【０００３】
このようなＭＯＳにおいて、動作電流（ドレイン電流）が、半導体基板の主平面と平行な方向（横方向）に流れる初期の横型ＭＯＳに対して、最近では、ドレイン電流を半導体基板の主平面に対して垂直な方向（縦方向）に流すようにした縦型ＭＯＳが広く用いられてきている。この縦型ＭＯＳによれば、単位素子であるセルを多数並列接続してＭＯＳを構成するように設計できるので、電流容量を増大させることができる利点がある。
【０００４】
ところで、大電流、大電圧を扱うパワーデバイスにとっては、オン時の導通抵抗（以下、オン（ＯＮ）抵抗とする）とオフ時の耐圧が重要な特性となる。オン抵抗は、パワーデバイスのスイッチング動作に大きな影響を与えるので、できるだけ小さいことが望ましく、オフ時耐圧は大電圧を扱うためにできるだけ高いことが望ましい。従って、縦型ＭＯＳにおいても、上述したような利点を生かすためには、オン抵抗の低減とオフ時耐圧の向上を図る必要がある。
【０００５】
図６は従来の縦型ＭＯＳの一例の断面図である。図６において１０１はＮ＋基板、１０２はＮ−層、１０３はＰベース層、１０４はＮ＋ソース領域、１０５はトレンチ、１０６はゲート絶縁膜、１０７はゲート、１０８は層間絶縁膜、１０９はソース電極、１１０はドレイン電極、１１１はチャネル領域である。又Ｌはトレンチ間隔である。
【０００６】
この縦型ＭＯＳの動作は、次のようになる。ソース電極１０９とドレイン電極１１０との間に所定のドレイン電圧ＶDSを、ソース電極１０９とゲート１０７との間に所定のゲート電圧ＶGSを印加するとＰベース層１０３のゲート絶縁膜１０６近傍のチャネル領域１１１がＮ型に反転し、電荷の通路であるチャネルが形成される。このチャネルによりソースとドレインとの間が導通することになる。そしてこのときの縦型ＭＯＳの抵抗をオン抵抗という。
【０００７】
又ソースとドレインとの間が導通している状態である、オン状態にあるときソース電極１０９とゲート１０７との間に印加されていたゲート電圧ＶGSを０Ｖにするか、又は負電圧つまり逆バイアスにすることによりゲートはオフされＮ型に反転していたチャネル領域１１１がＰ領域にもどり、ソースとドレインとの間が非導通、即ちオフ状態となる。このようにゲート電圧ＶGSを制御することにより、ソースとドレインとの間の電流の流れを制御でき、縦型ＭＯＳを電力用スイッチング素子として使用することができる。
【０００８】
ゲートをオフした状態で縦型ＭＯＳに印加できるドレイン電圧ＶDS、即ちこの電圧が素子のオフ時耐圧ＢＶDSであるが、素子のＢＶDSは一般的にはＮ− 層１０２の不純物濃度、及び厚みで定まるが、縦型ＭＯＳの場合は更に素子の表面領域の構造にも依存する。特にトレンチ構造の縦型ＭＯＳの場合、Ｐベース層１０３を貫通してトレンチ１０５がＮ− 層１０２へ突出しているので、素子の耐圧はＮ− 層１０２へ突出したトレンチ１０５の先端部分で決定される。
【０００９】
図７は、図６の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。このシミュレーションでは、Ｎ−層１０２の不純物濃度を１Ωｃｍ、Ｐベース層１０３表面からＮ−層１０２の底面まで厚みを８．５μｍとした。
【００１０】
図７から分かるように、縦型ＭＯＳにドレイン電圧ＶDSを印加すると、空乏層はＰベース層１０３からＮ−層１０２へ延びるがＮ−層１０２へ突出したトレンチ１０５の先端隅部近傍（図７のＣ部）で高電位側の等電位線が持ち上がって、この先端隅部近傍で電界が強くなっている。そしてこの先端隅部の電界強度で素子の耐圧が決定され、トレンチ１０５のＮ−層１０２への突出が無い場合に比べ耐圧が低下する。
【００１１】
このようなトレンチ構造を有する縦型ＭＯＳの耐圧低下の対策として、例えば米国特許５０７２２６６号に記載された素子構造が提案されている。図８は米国特許５０７２２６６号に開示された素子の断面斜視図である。図８の素子構造ではＰベース層１０３の中央部にトレンチ１０５よりも深い高濃度Ｐ型領域を設けている。その他の構成は図６の従来の縦型ＭＯＳと同じ構成である。
【００１２】
又、特開平８−１６７７１１号公報には、オン抵抗を低く保ちながら耐圧低下を防止するために、Ｐベース層とＮ−層との間にＰ−層を設けた縦型ＭＯＳが開示されている。図９はこの縦型ＭＯＳの断面構造である。特開平８−１６７７１１号公報に開示された縦型ＭＯＳは、Ｐ−層１１１をＰベース層１０３とＮ−層１０２の間で、Ｐベース層１０３に接すると共にＮ−層１０２を介してトレンチの絶縁膜１０６と対向するように設けた点以外は、図６の従来の縦型ＭＯＳと同じ構成である。
【００１３】
【発明が解決しようとする課題】
上述した、図８の素子構造の縦型ＭＯＳでは、ドレイン電圧ＶDSを印加すると、図６の従来の縦型ＭＯＳと同様に空乏層はＰベース層１０３からＮ−層１０２へ延びるが、Ｐベース層１０３の中央部の高濃度Ｐ型領域がトレンチ１０５よりも深くなっているので、トレンチ１０５の先端隅部近傍での高電位側の等電位線の持ち上がりは少なくなり、トレンチ１０５の先端隅部近傍での素子の耐圧低下は緩和されるが、高濃度Ｐ型領域の先端隅部近傍で高電位側の等電位線が持ち上がって、高濃度Ｐ型領域の先端隅部近傍で局部的に電界が強くなるため、こちらの電界強度で素子の耐圧が決定されるという問題を生じる。又、深い高濃度Ｐ領域を形成すると、電流径路の広がりが制限され、オン抵抗が高くなるという問題も生じる。
【００１４】
又、図９の縦型ＭＯＳのＰ−層１１１では、ドレイン電圧ＶDSを印加した際にＰ−層１１１側にも空乏層が広がるためトレンチ１０５の先端隅部近傍での高電位側の等電位線の持ち上がりの抑制効果が小さいのでトレンチ１０５の先端隅部近傍での電界強度の緩和効果が小さく、ＢＶDSの向上に限界がある。又、この構造では、オフ状態におけるアバランシェブレークダウン現象によるキャリア発生がゲート酸化膜の近傍において生じやすいため、このキャリア発生によってゲート酸化膜が損なわれやすいという問題も生じる。
【００１５】
従って、本発明の目的は、オン抵抗を増大させることなく、且つアバランシェブレークダウンの際に発生するキャリアによるゲート酸化膜の損傷も抑制しながら、ＢＶDSの一層の向上を図った縦型ＭＯＳを、平易な構成で提供することにある。
【００１６】
【課題を解決するための手段】
そのため、本発明による縦型ＭＯＳは、第１導電型基板上に第１導電型の半導体層を有し、前記半導体層の表面領域に第２導電型のベース領域と第１導電型のソース領域とを備える縦型電界効果トランジスタであって、前記ベース領域とソース領域を貫通し前記半導体層に達する底面を有するトレンチが設けられ、前記トレンチ内にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟む領域に前記半導体層に達する第２導電型の高濃度不純物領域を備え、前記高濃度不純物領域の底部の深さが前記トレンチの底面に設けられたゲート絶縁膜と前記半導体層との界面の深さとほぼ等しく、且つ前記表面から前記界面までの距離をＸａ、前記表面から前記ベース領域底部までの距離をＸｂ、前記トレンチの側面に設けられたゲート絶縁膜と前記半導体層との境界から前記高濃度不純物領域の側面までの最短距離をＬｔｄとしたとき、
Ｌｔｄ≦２×（Ｘａ−Ｘｂ）であることを特徴とする。
【００１８】
又、前記半導体層は、前記第１導電型基板の不純物濃度よりも低い不純物濃度のエピタキシャル層であることを特徴とする。
又、前記ソース領域の一部、前記トレンチ内及び前記ゲート電極を覆うように層間絶縁膜が形成され、前記ソース領域及び高濃度不純物領域の露出部並びに前記層間絶縁膜上にソース電極を備え、前記第１導電型基板の裏面上にドレイン電極を備える。
【００１９】
又、前記第１導電型がＮ型であり、前記第２導電型がＰ型であってよい。
【００２０】
又、前記ゲート絶縁膜は、ＭＯＳ型構造を有することが好ましい。
【００２１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００２２】
図１は、第１導電型及び第２導電型をそれぞれＮ型、Ｐ型としたときの本発明の縦型ＭＯＳの一実施形態を示す図で、（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を模式的に示す断面構造図である。尚、（ａ）では、煩瑣を避けて分かり易くするため、（ｂ）の層間絶縁膜２６及びソース電極２７に対応するパターンの図示を省略している。図１を参照すると、本実施形態の縦型ＭＯＳ１は、複数の例えば矩形状の単位セル１０を規則的に配置して形成される。各単位セル１０は、Ｎ＋型半導体基板（高不純物濃度半導体基板）１１上に堆積された半導体基板１１より低不純物濃度の比抵抗１〜２０Ωｃｍ、厚さ５〜６０μｍのＮ− 型エピタキシャル層（低不純物濃度半導体層）１２に形成され、半導体基板１１及びエピタキシャル層１２がドレイン領域となるＮ型半導体層を形成している。
【００２３】
各単位セル１０の周囲は深さＸａ、幅ｈのトレンチ１３が形成されており、トレンチ１３内は膜厚ｔoxのゲート酸化膜２４を介して、ポリシリコン膜からなるゲート電極２５が埋設されている。各単位セル１０は、第１のＰ型半導体領域であるＰ型不純物をイオン打ち込みして形成した深さＸｂのＰ型ベース領域２１と、Ｎ型不純物領域であるＮ型不純物をイオン打ち込みして形成したソース領域２２と、Ｐ型ベース領域２１のコンタクト部を兼ねる各単位セル１０の中央部に形成された第２のＰ型不純物領域である深さＸｃの高濃度Ｐ型領域２３と、トレンチ１３と対向する面に形成されたゲート絶縁膜２４を備えている。尚、Ｐ型ベース領域２１の深さＸｂは、トレンチ１３の深さＸａを超えない、即ちＸｂ＜Ｘａとなるように形成されている。
【００２４】
又、高濃度Ｐ型領域２３の深さＸｃは、トレンチ１３の深さ（厳密には、トレンチ１３の底部のゲート絶縁膜２４とＮ−領域１２ａとの界面までの深さ）Ｘａと略等しく、即ちＸａ≒Ｘｃとなるように形成されている。更に、トレンチ１３と高濃度Ｐ型領域２３との最短距離をＬtdとすると、Ｌtd≦２×（Ｘａ−Ｘｂ）となるように形成されている。
【００２５】
又、Ｎ＋型ソース領域２２の一部、トレンチ１３内及びゲート電極２５を覆うように所定の膜厚の層間絶縁膜２６が形成され、Ｎ＋型ソース領域２２及び高濃度Ｐ型領域２３の露出部並びに層間絶縁膜２６を覆うように、アルミニウム等からなるソース電極２７が形成されている。一方、Ｎ＋型半導体基板１１には、金、銀、ニッケル等からなるドレイン電極２８が形成されている。
【００２６】
次に、本実施形態の縦型ＭＯＳ１の製造方法の一例を具体例に基づいて説明する。図２及び図３は、この製造方法を説明するための主要工程毎断面図である。以下、図２，３を参照して説明する。
【００２７】
先ず、Ｎ＋型シリコン基板１１上にＮ−型エピタキシャル層１２を形成しその上にシリコン酸化膜（図示せず）を１μｍ程度の膜厚に形成する。次に、フォトリソグラフィ法及びドライエッチング法により、基板上を縦横に走る、シリコン基板内での深さが１．０μｍ程度で幅が０．５μｍ程度のトレンチ１３を形成した後（図２（ａ））、熱酸化法により、膜厚５０nm程度のゲート酸化膜２４をトレンチ内壁面に形成する（図２（ｂ））。
【００２８】
次に、全面にポリシリコンを堆積し、リン拡散によってポリシリコンを低抵抗化した後、エッチバック法若しくはＣＭＰ（化学的機械研磨）法により、基板上のポリシリコンとシリコン酸化膜を除去し、トレンチ１３内にポリシリコンを埋め込んで、ゲート電極２５を形成する。次いで、ボロン（Ｂ）を、ドーズ量：１Ｅ13ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオン注入した後、１０００℃程度で１０分間前後の熱処理を行って、Ｐ型ベース領域２１を形成する（図２（ｃ））。
【００２９】
次に、フォトリソグラフィ法によりレジストマスクを形成し、セル中央部にボロンをドーズ量：１Ｅ15ｃｍ−２、加速エネルギー：１５０ｋｅＶの条件でイオン注入した後、１１００℃、３０分程度の熱処理を行って高濃度Ｐ型領域２３を形成する（図３（ａ））。
【００３０】
続いて、フォトリソグラフィ法によりレジストマスクを形成した後、ヒ素（Ａｓ）を、ドーズ量：１Ｅ16ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオン注入し、１０００℃、３０分間の熱処理を行って、Ｎ＋型ソース領域２２を形成する。次に、ＣＶＤ法によりシリコン酸化膜を約１．０μｍの膜厚に堆積し、フォトリソグラフィ法及びドライエッチング法を用いてシリコン酸化膜をパターニングして、ゲート電極２５上及び各Ｎ＋型ソース領域２２の一部を覆う平面形状が格子状の層間絶縁膜２６を形成する（図３（ｂ））。
【００３１】
その後、シリコン基板表面、層間絶縁膜２６表面にアルミニウム膜をスパッタ法によって全面に厚さ４．５μｍの膜厚に堆積してソース電極２７を形成し、更に基板裏面にスパッタ法によりドレイン電極２８を形成して図１の縦型ＭＯＳ１が完成する。
【００３２】
次に、本実施形態の縦型ＭＯＳ１の動作について説明する。先ずオン動作について説明する。ゲート電極２５とソース電極２７との間に制御電圧としての閾値以上の正電圧が入力されると、ゲート電極２５下のゲート絶縁膜２４に接しているＰ型ベース領域２１の側面はＮ型に反転されてチャネル領域が形成されるようになる。従って、Ｎ＋型半導体基板１１からエピタキシャル層１２のＮ−領域１２ａ、チャネル領域を通じてＮ＋型ソース領域２２に至るドレイン電流が流れて、縦型ＭＯＳ１が動作するようになる。
【００３３】
次に、オフ時の耐圧について説明する。図４は、ゲート電極２５及びソース電極２７の電位を０Ｖとし、ドレイン電極２８に正電圧ＶDSを印加したときの縦型ＭＯＳ１のトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布を、図７の場合と同様Ｎ−領域１２ａの不純物濃度を１Ωｃｍ、Ｐ型ベース領域２３表面からＮ−領域１２ａの底面まで厚みを８．５μｍとして、シミュレーションにより求めた等電位グラフである。従来の縦型ＭＯＳの場合の図７と比較すると、縦型ＭＯＳ１では図７のＣ部に相当する底面端部近傍での高電位側の等電位線の持ち上がりが十分抑制されて、等電位線が平坦に近くなっていることが分かる。従って、縦型ＭＯＳ１のＢＶDSは、Ｎ−領域１２ａへのトレンチ１３の突き出しが無い場合に近い値が得られる。
【００３４】
以上説明したとおり、本実施形態の縦型ＭＯＳ１では、トレンチ１３をＰ型ベース領域２１とＮ−領域１２ａとの境界面よりも深く形成することでオン抵抗を低減すると共に、各単位セル１０の中央部に形成された高濃度Ｐ型領域２３の深さ及びトレンチ１３との距離を上記のようにすることにより、縦型ＭＯＳ１がオフ状態のときのトレンチ１３及び高濃度Ｐ型領域２３のそれぞれの底面端部（図３（ｂ）のＰ１，Ｐ２部及びＱ１，Ｑ２部等）近傍での局部的な等電位線の持ち上がりを緩和することができ、ＢＶDSを向上させることができる。
【００３５】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能である。例えば、上記実施形態は第１導電型及び第２導電型をそれぞれＮ型、Ｐ型とした例で説明したが、逆に第１導電型及び第２導電型をそれぞれＰ型、Ｎ型としたＰチャネル型ＭＯＳであってもよく、又、単位セル１０の平面形状は、矩形に限らず短冊状、多角形、円形等を含む任意の形状であってよい。
【００３６】
又、図５は、縦型ＭＯＳ１において、トレンチ１３の深さＸａを一定として高濃度Ｐ型領域２３の深さＸｃを変化させたときのＢＶDSの変化をシミュレーションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸として示すグラフであり、図５から分かるとおり、高濃度Ｐ型領域２３の深さＸｃは、トレンチ１３の深さＸａと略等しい例で説明したが、Ｘｂ＜Ｘｃ＜（２×Ｘａ−Ｘｂ）の範囲であれば、程度に差はあるがＢＶDSの改善効果が得られる。
【００３７】
又、Ｘａを図１（ｂ）のように定義したとき、（Ｘａ−ｔox）はＸｂよりも５０nm程度深くなるように形成することが望ましい。これにより縦型ＭＯＳ１がオンしたときにＰ型ベース領域２１にチャネルを確実に形成し、オン抵抗の増大を抑制することができる。
【００３８】
尚、トレンチ１３の深さＸａ及び幅、Ｐ型ベース領域２１の深さＸｂ、高濃度Ｐ型領域２３の深さＸｃ、ゲート絶縁膜２４の膜厚ｔox等は、縦型ＭＯＳ１が必要とする特性に応じて設定すればよい。又、基板１１やエピタキシャル層１２の比抵抗（又は不純物濃度）や、Ｐ型ベース領域２１及び高濃度Ｐ型領域２３の不純物濃度やこれらを形成するイオン注入条件、熱処理条件等も所望の特性、製造方法等に応じて適宜定めればよい。
【００３９】
【発明の効果】
以上説明したように、本発明の縦型ＭＯＳは、平易な構成で、オン抵抗を増大させることなくオフ時の耐圧ＢＶDSの一層の向上を図ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の縦型ＭＯＳの一実施形態を示す図で、（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を示す模式的な断面図である。
【図２】図１の縦型ＭＯＳの製造方法を説明するための主要工程毎断面図である。
【図３】図１の縦型ＭＯＳの製造方法を説明するための主要工程毎断面図である。
【図４】図１の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。
【図５】図１の縦型ＭＯＳにおいて、高濃度Ｐ型領域の深さＸｃを変化させたときのＢＶDSの変化をシミュレーションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸として示すグラフである。
【図６】従来の縦型ＭＯＳの一例の断面図である。
【図７】図６の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。
【図８】米国特許５０７２２６６号に開示された素子の断面斜視図である。
【図９】特開平８−１６７７１１号公報に開示された縦型ＭＯＳの断面構造である。
【符号の説明】
１ 縦型ＭＯＳ
１０ 単位セル
１１ 基板
１２ エピタキシャル層
１２ａ Ｎ−領域
１３ トレンチ
２１ Ｐ型ベース領域
２２ ソース領域
２３ 高濃度Ｐ型領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ 層間絶縁膜
２７ ソース電極
２８ ドレイン電極
【発明の属する技術分野】
本発明は、トレンチ構造を有し、電流径路がトレンチ側壁部に沿った基板の厚さ方向である縦型電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来から、比較的大電流、大電圧を扱うパワーデバイスの一種として、電界効果トランジスタ（以下、ＭＯＳとする）が用いられている。このＭＯＳは、電圧制御型のデバイスなので、制御のための入力電流が不要であるという利点を有している。又、原理的に、電子或いはホールのいずれか一種のみを多数キャリアとして利用して動作するので、キャリア蓄積効果が無いため、スイッチング特性や対パンチスルー性に優れており、スイッチングレギュレータ等の誘導性負荷に適用されることが多くなっている。
【０００３】
このようなＭＯＳにおいて、動作電流（ドレイン電流）が、半導体基板の主平面と平行な方向（横方向）に流れる初期の横型ＭＯＳに対して、最近では、ドレイン電流を半導体基板の主平面に対して垂直な方向（縦方向）に流すようにした縦型ＭＯＳが広く用いられてきている。この縦型ＭＯＳによれば、単位素子であるセルを多数並列接続してＭＯＳを構成するように設計できるので、電流容量を増大させることができる利点がある。
【０００４】
ところで、大電流、大電圧を扱うパワーデバイスにとっては、オン時の導通抵抗（以下、オン（ＯＮ）抵抗とする）とオフ時の耐圧が重要な特性となる。オン抵抗は、パワーデバイスのスイッチング動作に大きな影響を与えるので、できるだけ小さいことが望ましく、オフ時耐圧は大電圧を扱うためにできるだけ高いことが望ましい。従って、縦型ＭＯＳにおいても、上述したような利点を生かすためには、オン抵抗の低減とオフ時耐圧の向上を図る必要がある。
【０００５】
図６は従来の縦型ＭＯＳの一例の断面図である。図６において１０１はＮ＋基板、１０２はＮ−層、１０３はＰベース層、１０４はＮ＋ソース領域、１０５はトレンチ、１０６はゲート絶縁膜、１０７はゲート、１０８は層間絶縁膜、１０９はソース電極、１１０はドレイン電極、１１１はチャネル領域である。又Ｌはトレンチ間隔である。
【０００６】
この縦型ＭＯＳの動作は、次のようになる。ソース電極１０９とドレイン電極１１０との間に所定のドレイン電圧ＶDSを、ソース電極１０９とゲート１０７との間に所定のゲート電圧ＶGSを印加するとＰベース層１０３のゲート絶縁膜１０６近傍のチャネル領域１１１がＮ型に反転し、電荷の通路であるチャネルが形成される。このチャネルによりソースとドレインとの間が導通することになる。そしてこのときの縦型ＭＯＳの抵抗をオン抵抗という。
【０００７】
又ソースとドレインとの間が導通している状態である、オン状態にあるときソース電極１０９とゲート１０７との間に印加されていたゲート電圧ＶGSを０Ｖにするか、又は負電圧つまり逆バイアスにすることによりゲートはオフされＮ型に反転していたチャネル領域１１１がＰ領域にもどり、ソースとドレインとの間が非導通、即ちオフ状態となる。このようにゲート電圧ＶGSを制御することにより、ソースとドレインとの間の電流の流れを制御でき、縦型ＭＯＳを電力用スイッチング素子として使用することができる。
【０００８】
ゲートをオフした状態で縦型ＭＯＳに印加できるドレイン電圧ＶDS、即ちこの電圧が素子のオフ時耐圧ＢＶDSであるが、素子のＢＶDSは一般的にはＮ− 層１０２の不純物濃度、及び厚みで定まるが、縦型ＭＯＳの場合は更に素子の表面領域の構造にも依存する。特にトレンチ構造の縦型ＭＯＳの場合、Ｐベース層１０３を貫通してトレンチ１０５がＮ− 層１０２へ突出しているので、素子の耐圧はＮ− 層１０２へ突出したトレンチ１０５の先端部分で決定される。
【０００９】
図７は、図６の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。このシミュレーションでは、Ｎ−層１０２の不純物濃度を１Ωｃｍ、Ｐベース層１０３表面からＮ−層１０２の底面まで厚みを８．５μｍとした。
【００１０】
図７から分かるように、縦型ＭＯＳにドレイン電圧ＶDSを印加すると、空乏層はＰベース層１０３からＮ−層１０２へ延びるがＮ−層１０２へ突出したトレンチ１０５の先端隅部近傍（図７のＣ部）で高電位側の等電位線が持ち上がって、この先端隅部近傍で電界が強くなっている。そしてこの先端隅部の電界強度で素子の耐圧が決定され、トレンチ１０５のＮ−層１０２への突出が無い場合に比べ耐圧が低下する。
【００１１】
このようなトレンチ構造を有する縦型ＭＯＳの耐圧低下の対策として、例えば米国特許５０７２２６６号に記載された素子構造が提案されている。図８は米国特許５０７２２６６号に開示された素子の断面斜視図である。図８の素子構造ではＰベース層１０３の中央部にトレンチ１０５よりも深い高濃度Ｐ型領域を設けている。その他の構成は図６の従来の縦型ＭＯＳと同じ構成である。
【００１２】
又、特開平８−１６７７１１号公報には、オン抵抗を低く保ちながら耐圧低下を防止するために、Ｐベース層とＮ−層との間にＰ−層を設けた縦型ＭＯＳが開示されている。図９はこの縦型ＭＯＳの断面構造である。特開平８−１６７７１１号公報に開示された縦型ＭＯＳは、Ｐ−層１１１をＰベース層１０３とＮ−層１０２の間で、Ｐベース層１０３に接すると共にＮ−層１０２を介してトレンチの絶縁膜１０６と対向するように設けた点以外は、図６の従来の縦型ＭＯＳと同じ構成である。
【００１３】
【発明が解決しようとする課題】
上述した、図８の素子構造の縦型ＭＯＳでは、ドレイン電圧ＶDSを印加すると、図６の従来の縦型ＭＯＳと同様に空乏層はＰベース層１０３からＮ−層１０２へ延びるが、Ｐベース層１０３の中央部の高濃度Ｐ型領域がトレンチ１０５よりも深くなっているので、トレンチ１０５の先端隅部近傍での高電位側の等電位線の持ち上がりは少なくなり、トレンチ１０５の先端隅部近傍での素子の耐圧低下は緩和されるが、高濃度Ｐ型領域の先端隅部近傍で高電位側の等電位線が持ち上がって、高濃度Ｐ型領域の先端隅部近傍で局部的に電界が強くなるため、こちらの電界強度で素子の耐圧が決定されるという問題を生じる。又、深い高濃度Ｐ領域を形成すると、電流径路の広がりが制限され、オン抵抗が高くなるという問題も生じる。
【００１４】
又、図９の縦型ＭＯＳのＰ−層１１１では、ドレイン電圧ＶDSを印加した際にＰ−層１１１側にも空乏層が広がるためトレンチ１０５の先端隅部近傍での高電位側の等電位線の持ち上がりの抑制効果が小さいのでトレンチ１０５の先端隅部近傍での電界強度の緩和効果が小さく、ＢＶDSの向上に限界がある。又、この構造では、オフ状態におけるアバランシェブレークダウン現象によるキャリア発生がゲート酸化膜の近傍において生じやすいため、このキャリア発生によってゲート酸化膜が損なわれやすいという問題も生じる。
【００１５】
従って、本発明の目的は、オン抵抗を増大させることなく、且つアバランシェブレークダウンの際に発生するキャリアによるゲート酸化膜の損傷も抑制しながら、ＢＶDSの一層の向上を図った縦型ＭＯＳを、平易な構成で提供することにある。
【００１６】
【課題を解決するための手段】
そのため、本発明による縦型ＭＯＳは、第１導電型基板上に第１導電型の半導体層を有し、前記半導体層の表面領域に第２導電型のベース領域と第１導電型のソース領域とを備える縦型電界効果トランジスタであって、前記ベース領域とソース領域を貫通し前記半導体層に達する底面を有するトレンチが設けられ、前記トレンチ内にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟む領域に前記半導体層に達する第２導電型の高濃度不純物領域を備え、前記高濃度不純物領域の底部の深さが前記トレンチの底面に設けられたゲート絶縁膜と前記半導体層との界面の深さとほぼ等しく、且つ前記表面から前記界面までの距離をＸａ、前記表面から前記ベース領域底部までの距離をＸｂ、前記トレンチの側面に設けられたゲート絶縁膜と前記半導体層との境界から前記高濃度不純物領域の側面までの最短距離をＬｔｄとしたとき、
Ｌｔｄ≦２×（Ｘａ−Ｘｂ）であることを特徴とする。
【００１８】
又、前記半導体層は、前記第１導電型基板の不純物濃度よりも低い不純物濃度のエピタキシャル層であることを特徴とする。
又、前記ソース領域の一部、前記トレンチ内及び前記ゲート電極を覆うように層間絶縁膜が形成され、前記ソース領域及び高濃度不純物領域の露出部並びに前記層間絶縁膜上にソース電極を備え、前記第１導電型基板の裏面上にドレイン電極を備える。
【００１９】
又、前記第１導電型がＮ型であり、前記第２導電型がＰ型であってよい。
【００２０】
又、前記ゲート絶縁膜は、ＭＯＳ型構造を有することが好ましい。
【００２１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００２２】
図１は、第１導電型及び第２導電型をそれぞれＮ型、Ｐ型としたときの本発明の縦型ＭＯＳの一実施形態を示す図で、（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を模式的に示す断面構造図である。尚、（ａ）では、煩瑣を避けて分かり易くするため、（ｂ）の層間絶縁膜２６及びソース電極２７に対応するパターンの図示を省略している。図１を参照すると、本実施形態の縦型ＭＯＳ１は、複数の例えば矩形状の単位セル１０を規則的に配置して形成される。各単位セル１０は、Ｎ＋型半導体基板（高不純物濃度半導体基板）１１上に堆積された半導体基板１１より低不純物濃度の比抵抗１〜２０Ωｃｍ、厚さ５〜６０μｍのＮ− 型エピタキシャル層（低不純物濃度半導体層）１２に形成され、半導体基板１１及びエピタキシャル層１２がドレイン領域となるＮ型半導体層を形成している。
【００２３】
各単位セル１０の周囲は深さＸａ、幅ｈのトレンチ１３が形成されており、トレンチ１３内は膜厚ｔoxのゲート酸化膜２４を介して、ポリシリコン膜からなるゲート電極２５が埋設されている。各単位セル１０は、第１のＰ型半導体領域であるＰ型不純物をイオン打ち込みして形成した深さＸｂのＰ型ベース領域２１と、Ｎ型不純物領域であるＮ型不純物をイオン打ち込みして形成したソース領域２２と、Ｐ型ベース領域２１のコンタクト部を兼ねる各単位セル１０の中央部に形成された第２のＰ型不純物領域である深さＸｃの高濃度Ｐ型領域２３と、トレンチ１３と対向する面に形成されたゲート絶縁膜２４を備えている。尚、Ｐ型ベース領域２１の深さＸｂは、トレンチ１３の深さＸａを超えない、即ちＸｂ＜Ｘａとなるように形成されている。
【００２４】
又、高濃度Ｐ型領域２３の深さＸｃは、トレンチ１３の深さ（厳密には、トレンチ１３の底部のゲート絶縁膜２４とＮ−領域１２ａとの界面までの深さ）Ｘａと略等しく、即ちＸａ≒Ｘｃとなるように形成されている。更に、トレンチ１３と高濃度Ｐ型領域２３との最短距離をＬtdとすると、Ｌtd≦２×（Ｘａ−Ｘｂ）となるように形成されている。
【００２５】
又、Ｎ＋型ソース領域２２の一部、トレンチ１３内及びゲート電極２５を覆うように所定の膜厚の層間絶縁膜２６が形成され、Ｎ＋型ソース領域２２及び高濃度Ｐ型領域２３の露出部並びに層間絶縁膜２６を覆うように、アルミニウム等からなるソース電極２７が形成されている。一方、Ｎ＋型半導体基板１１には、金、銀、ニッケル等からなるドレイン電極２８が形成されている。
【００２６】
次に、本実施形態の縦型ＭＯＳ１の製造方法の一例を具体例に基づいて説明する。図２及び図３は、この製造方法を説明するための主要工程毎断面図である。以下、図２，３を参照して説明する。
【００２７】
先ず、Ｎ＋型シリコン基板１１上にＮ−型エピタキシャル層１２を形成しその上にシリコン酸化膜（図示せず）を１μｍ程度の膜厚に形成する。次に、フォトリソグラフィ法及びドライエッチング法により、基板上を縦横に走る、シリコン基板内での深さが１．０μｍ程度で幅が０．５μｍ程度のトレンチ１３を形成した後（図２（ａ））、熱酸化法により、膜厚５０nm程度のゲート酸化膜２４をトレンチ内壁面に形成する（図２（ｂ））。
【００２８】
次に、全面にポリシリコンを堆積し、リン拡散によってポリシリコンを低抵抗化した後、エッチバック法若しくはＣＭＰ（化学的機械研磨）法により、基板上のポリシリコンとシリコン酸化膜を除去し、トレンチ１３内にポリシリコンを埋め込んで、ゲート電極２５を形成する。次いで、ボロン（Ｂ）を、ドーズ量：１Ｅ13ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオン注入した後、１０００℃程度で１０分間前後の熱処理を行って、Ｐ型ベース領域２１を形成する（図２（ｃ））。
【００２９】
次に、フォトリソグラフィ法によりレジストマスクを形成し、セル中央部にボロンをドーズ量：１Ｅ15ｃｍ−２、加速エネルギー：１５０ｋｅＶの条件でイオン注入した後、１１００℃、３０分程度の熱処理を行って高濃度Ｐ型領域２３を形成する（図３（ａ））。
【００３０】
続いて、フォトリソグラフィ法によりレジストマスクを形成した後、ヒ素（Ａｓ）を、ドーズ量：１Ｅ16ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオン注入し、１０００℃、３０分間の熱処理を行って、Ｎ＋型ソース領域２２を形成する。次に、ＣＶＤ法によりシリコン酸化膜を約１．０μｍの膜厚に堆積し、フォトリソグラフィ法及びドライエッチング法を用いてシリコン酸化膜をパターニングして、ゲート電極２５上及び各Ｎ＋型ソース領域２２の一部を覆う平面形状が格子状の層間絶縁膜２６を形成する（図３（ｂ））。
【００３１】
その後、シリコン基板表面、層間絶縁膜２６表面にアルミニウム膜をスパッタ法によって全面に厚さ４．５μｍの膜厚に堆積してソース電極２７を形成し、更に基板裏面にスパッタ法によりドレイン電極２８を形成して図１の縦型ＭＯＳ１が完成する。
【００３２】
次に、本実施形態の縦型ＭＯＳ１の動作について説明する。先ずオン動作について説明する。ゲート電極２５とソース電極２７との間に制御電圧としての閾値以上の正電圧が入力されると、ゲート電極２５下のゲート絶縁膜２４に接しているＰ型ベース領域２１の側面はＮ型に反転されてチャネル領域が形成されるようになる。従って、Ｎ＋型半導体基板１１からエピタキシャル層１２のＮ−領域１２ａ、チャネル領域を通じてＮ＋型ソース領域２２に至るドレイン電流が流れて、縦型ＭＯＳ１が動作するようになる。
【００３３】
次に、オフ時の耐圧について説明する。図４は、ゲート電極２５及びソース電極２７の電位を０Ｖとし、ドレイン電極２８に正電圧ＶDSを印加したときの縦型ＭＯＳ１のトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布を、図７の場合と同様Ｎ−領域１２ａの不純物濃度を１Ωｃｍ、Ｐ型ベース領域２３表面からＮ−領域１２ａの底面まで厚みを８．５μｍとして、シミュレーションにより求めた等電位グラフである。従来の縦型ＭＯＳの場合の図７と比較すると、縦型ＭＯＳ１では図７のＣ部に相当する底面端部近傍での高電位側の等電位線の持ち上がりが十分抑制されて、等電位線が平坦に近くなっていることが分かる。従って、縦型ＭＯＳ１のＢＶDSは、Ｎ−領域１２ａへのトレンチ１３の突き出しが無い場合に近い値が得られる。
【００３４】
以上説明したとおり、本実施形態の縦型ＭＯＳ１では、トレンチ１３をＰ型ベース領域２１とＮ−領域１２ａとの境界面よりも深く形成することでオン抵抗を低減すると共に、各単位セル１０の中央部に形成された高濃度Ｐ型領域２３の深さ及びトレンチ１３との距離を上記のようにすることにより、縦型ＭＯＳ１がオフ状態のときのトレンチ１３及び高濃度Ｐ型領域２３のそれぞれの底面端部（図３（ｂ）のＰ１，Ｐ２部及びＱ１，Ｑ２部等）近傍での局部的な等電位線の持ち上がりを緩和することができ、ＢＶDSを向上させることができる。
【００３５】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能である。例えば、上記実施形態は第１導電型及び第２導電型をそれぞれＮ型、Ｐ型とした例で説明したが、逆に第１導電型及び第２導電型をそれぞれＰ型、Ｎ型としたＰチャネル型ＭＯＳであってもよく、又、単位セル１０の平面形状は、矩形に限らず短冊状、多角形、円形等を含む任意の形状であってよい。
【００３６】
又、図５は、縦型ＭＯＳ１において、トレンチ１３の深さＸａを一定として高濃度Ｐ型領域２３の深さＸｃを変化させたときのＢＶDSの変化をシミュレーションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸として示すグラフであり、図５から分かるとおり、高濃度Ｐ型領域２３の深さＸｃは、トレンチ１３の深さＸａと略等しい例で説明したが、Ｘｂ＜Ｘｃ＜（２×Ｘａ−Ｘｂ）の範囲であれば、程度に差はあるがＢＶDSの改善効果が得られる。
【００３７】
又、Ｘａを図１（ｂ）のように定義したとき、（Ｘａ−ｔox）はＸｂよりも５０nm程度深くなるように形成することが望ましい。これにより縦型ＭＯＳ１がオンしたときにＰ型ベース領域２１にチャネルを確実に形成し、オン抵抗の増大を抑制することができる。
【００３８】
尚、トレンチ１３の深さＸａ及び幅、Ｐ型ベース領域２１の深さＸｂ、高濃度Ｐ型領域２３の深さＸｃ、ゲート絶縁膜２４の膜厚ｔox等は、縦型ＭＯＳ１が必要とする特性に応じて設定すればよい。又、基板１１やエピタキシャル層１２の比抵抗（又は不純物濃度）や、Ｐ型ベース領域２１及び高濃度Ｐ型領域２３の不純物濃度やこれらを形成するイオン注入条件、熱処理条件等も所望の特性、製造方法等に応じて適宜定めればよい。
【００３９】
【発明の効果】
以上説明したように、本発明の縦型ＭＯＳは、平易な構成で、オン抵抗を増大させることなくオフ時の耐圧ＢＶDSの一層の向上を図ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の縦型ＭＯＳの一実施形態を示す図で、（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を示す模式的な断面図である。
【図２】図１の縦型ＭＯＳの製造方法を説明するための主要工程毎断面図である。
【図３】図１の縦型ＭＯＳの製造方法を説明するための主要工程毎断面図である。
【図４】図１の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。
【図５】図１の縦型ＭＯＳにおいて、高濃度Ｐ型領域の深さＸｃを変化させたときのＢＶDSの変化をシミュレーションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸として示すグラフである。
【図６】従来の縦型ＭＯＳの一例の断面図である。
【図７】図６の縦型ＭＯＳのトレンチ中央部からセル中央部のトレンチ先端近傍における電位分布をシミュレーションにより求めた等電位グラフである。
【図８】米国特許５０７２２６６号に開示された素子の断面斜視図である。
【図９】特開平８−１６７７１１号公報に開示された縦型ＭＯＳの断面構造である。
【符号の説明】
１ 縦型ＭＯＳ
１０ 単位セル
１１ 基板
１２ エピタキシャル層
１２ａ Ｎ−領域
１３ トレンチ
２１ Ｐ型ベース領域
２２ ソース領域
２３ 高濃度Ｐ型領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ 層間絶縁膜
２７ ソース電極
２８ ドレイン電極
Claims (5)
- 第１導電型基板上に第１導電型の半導体層を有し、前記半導体層の表面領域に第２導電型のベース領域と第１導電型のソース領域とを備える縦型電界効果トランジスタであって、前記ベース領域とソース領域を貫通し前記半導体層に達する底面を有するトレンチが設けられ、前記トレンチ内にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟む領域に前記半導体層に達する第２導電型の高濃度不純物領域を備え、前記高濃度不純物領域の底部の深さが前記トレンチの底面に設けられたゲート絶縁膜と前記半導体層との界面の深さとほぼ等しく、且つ前記表面から前記界面までの距離をＸａ、前記表面から前記ベース領域底部までの距離をＸｂ、前記トレンチの側面に設けられたゲート絶縁膜と前記半導体層との境界から前記高濃度不純物領域の側面までの最短距離をＬｔｄとしたとき、Ｌｔｄ≦２×（Ｘａ−Ｘｂ）であることを特徴とする縦型電界効果トランジスタ。
- 前記半導体層は、前記第１導電型基板の不純物濃度よりも低い不純物濃度のエピタキシャル層であることを特徴とする請求項１記載の縦型電界効果トランジスタ。
- 前記ソース領域の一部、前記トレンチ内及び前記ゲート電極を覆うように層間絶縁膜が形成され、前記ソース領域及び高濃度不純物領域の露出部並びに前記層間絶縁膜上にソース電極を備え、前記第１導電型基板の裏面上にドレイン電極を備えることを特徴とする請求項１または２記載の縦型電界効果トランジスタ。
- 前記第１導電型がＮ型であり、前記第２導電型がＰ型であることを特徴とする請求項１乃至３いずれか１項に記載の縦型電界効果トランジスタ。
- 前記ゲート絶縁膜は、ＭＯＳ型構造を有することを特徴とする請求項１乃至４いずれか１項に記載の縦型電界効果トランジスタ。
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