KR0172344B1 - 웨이퍼 번인 테스트회로 및 그 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리장치의 번인 테스트회로 및 그 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명의 목적은 인접한 메모리셀에 저장되는 데이타의 패턴에 관계없이 초기 불량셀을 스크리닝하는 반도체 메모리장치의 웨이퍼 번인 테스트방법을 제공하는 데 있다.
3. 발명의 해결방법의 요지
본 발명은 인접한 메모리셀에 저장된 정보의 논리레벨이 다른 경우(로우 스트라이프 패턴시)를 산정하여 이에 맞는 테스트동작을 수행하기 위하여 2개의 번인 테스트회로를 구비하여 2번의 동작으로 나누어 테스트를 실시하였다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

Description

웨이퍼 번인 테스트회로 및 그 방법
제1도는 종래의 웨이퍼 번인 테스트과정을 보여주는 도면.
제2도는 본 발명의 실시예에 따른 웨이퍼 번인 테스트과정을 보여주는 도면.
제3도는 제2도에 따른 동작타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로 특히, 웨이퍼상태에서 반도체 메모리의 결점을 스크리닝할때 인접한 메모리셀에 저장된 데이타의 논리레벨이 다른 경우에 복수개의 워드라인을 분할하여 전압스트레스를 인가할 수 있는 번인 테스트회로 및 그에 따른 방법에 관한 것이다.
일반적으로, 반도체 디바이스들이 제조되고 출하되는 경우에, 신뢰성을 보장하기 위해 잠재적으로 결함있는 디바이스들을 노출시키고 좋은 디바이스들의 질 저하를 방지하기 위하여 결함있는 디바이스들을 제거하는 스크리닝(screening)동작이 수행된다. 그러한 방법으로서 번인 테스트(burn-in test) 방법이 흔히 사용된다. 스트레스 테스트(stress test)로서도 불려지는 이 번인 테스트에서, 테스트전압이 실용적으로 사용되는 전압보다 높게 세트(set)되고 온도가 실용적으로 사용되는 온도보다 높게 세트된 상태에서, 상기 디바이스는 동작되어 진다. 이 방법에 있어서, 실용적인 사용하의 초기적 트러블(trouble)에서 발생되는 스트레스보다 큰 스트레스가 상기 디바이스에 짧은 시간동안 인가된다. 그러면, 초기동작에서 결함이 발생할 수 있는 디바이스는 출하되기 이전에 선별되어지고, 그에 따라 결함있는 디바이스를 효율적으로 제거할 수 있으므로 제품의 신뢰성이 개선되어지는 것이다. 이러한 메모리의 신뢰성 개선에 나아가서 번인 테스트에 걸리는 테스트시간은 반도체 메이커의 제조 코스트(cost)와 밀접한 관련이 있으므로 테스트시간을 단축하기 위한 노력 및 번인 테스트회로에 대한 연구가 계속적으로 본 분야에서 진행되어 왔다. 통상적으로 상기 번인 테스트는 패키지상태에서 진행되고 있다. 이러한 패키지상태의 번인 테스트는 최종적인 제품의 신뢰성은 보장할 수 있으나 번인 테스트중 결함이 발생되는 경우, 이미 테스트와 어셈블리(assembly)과정을 거쳤음에도 불구하고 버려져야 하므로써 전체적인 비용을 증가시키게 된다. 이를 막기 위하여 웨이퍼상태에서 번인 테스트를 진행하는 회로에 대한 연구가 진행되고 있다. 디램의 경우 대부분의 번인 테스트에서 발생되는 불량은 싱글비트불량(single bit failure)이며, 상기 번인 테스트를 각각의 비트라인마다 다르게 개별적으로 수행하는 경우 스크리닝으로 인한 시간손실이 크다. 상기 싱글비트불량은 불완전한 메모리셀의 누설전류로 발견가능하며, 누설전류는 상기 메모리셀을 구성하는 트랜스퍼 게이트의 산화막불량이나 캐패시터의 유전체불량 및 스토리지노드의 접촉불량으로 인하여 유발되는 것이 대부분이다. 종래 패키지상태에서 번인 테스트는 수천사이클에 한번씩 하나의 워드라인이 선택되어지며 이는 테스트에 걸리는 시간의 비효율성때문에 개선되어져야 하는 사안이다. 상술한 바와같은 문제를 해결하기 위하여 한번의 동작으로 인하여 모든 워드라인을 동시에 선택하는 방법이 요구되어지며 이는 웨이퍼상태에서의 테스트로써 가능하게 된다.
본 명세서상에서 종래의 기술로서 개시된 회로는 토루 후루야마(Tohru Furuyama)에 의해 “1993 IEEE 639 ∼ 642 page”에 발표된 웨이퍼 번인(이하 WBI)이며, 이것의 구성은 첨부된 제1도에 나타나 있다. 종래기술의 설명을 위해 제1도를 참조하면, 다수의 워드라인과 다수의 비트라인 쌍사이에는 복수개의 메모리셀들이 접속된다. 제1도에서는 설명의 편의상 한쌍의 비트라인만 도시되어 있다. 상기 워드라인의 일측에는 각각 하나씩의 워드라인 드라이버(6)가 접속된다. 상기 워드라인의 타측에는 엔모오스 트랜지스터들(10a-10n)의 일단들이 접속된다. 상기 트랜지스터들(10a-10n)의 타단에는 테스트전압 Vg가 접속된다. 상기 트랜지스터들(10a-10n)의 게이트들에는 테스트 제어전압 Vstress가 접속된다.
상기 제1도의 경우, 웨이퍼 번인 테스트에서 하나의 워드라인에 대한 번인 스트레스시간은 4K 리프레시(refresh) 제품의 경우에, 전체 번인시간을 4K로 나눈 시간이 된다. 상기와 같은 WBI를 디램에 적용하면 선택된 모든 워드라인이 동시에 스트레스전압을 공급받기 때문에 테스트는 대단히 짧은 시간내에 수행된다. 테스트전압 Vg와 테스트 제어전압 Vstress는 WBI시 워드라인에 높은 전압을 공급하기 위해 마련된 엑스트라패드(extra PAD)를 통하여 공급되며, 메모리셀의 플레이트노드로 공급되는 플레이트전압 Vpl과 비트라인전압을 외부에서 제어하여 원하는 스트레스가 캐패시터의 유전체와 접합부분에 가해질 수 있도록하여 작은 누설전류패스(leakage current path)도 완전히 파괴하도록 되어 있다.
그러나, 상기와 같은 종래의 방법에서 웨이퍼 번인 테스트기술은 웨이퍼상태에서 불완전한 메모리셀들을 짧은 시간내에 스크리닝한다는 문제는 충분히 달성할 수 있으나, 이 경우에는 모든 메모리셀에 저장된 데이타가 동일하여야 한다. 즉, 웨이퍼 번인 테스트동작시 모든 워드라인으로 동시에 테스트전압이 인가되기 때문에, 동일한 비트라인에 접속되어 있는 메모리셀의 데이타가 같지 않으면 각 메모리셀간의 상쇄현상으로 인하여 누설전류의 흐름에 따른 불량셀을 가려내기가 어려워진다. 즉, 불량셀의 존재유무를 파악하기가 어려워진다. 따라서 테스트의 신빙성이 낮아지게 된다.
따라서 본 발명의 목적은 인접한 메모리셀의 데이타가 서로 다른 로우 스트라이프 패턴(row stripe pattern)으로 구성된 메모리셀을 구비하는 반도체 메모리장치에서 누설전류에 따른 불량셀을 찾아내기 용이한 반도체 메모리장치의 번인 테스트회로를 제공한는 데 있다.
본 발명의 다른 목적은 인접한 메모리셀에 저장되는 데이타의 패턴에 관계없이 초기 불량셀을 스크리닝하는 반도체 메모리장치의 웨이퍼 번인 테스트방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 번인 테스트회로는, 동일 비트라인에 접속된 메모리셀중 동일한 논리레벨을 가지는 워드라인만을 분할하여 활성화시키는 적어도 둘이상의 번인테스트회로를 구비함을 특징으로 한다.
상기 본 발명의 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 번인 테스트방법은, 동일 비트라인에 접속된 메모리셀중 소정의 제1논리레벨을 가지는 메모리셀을 활성화시키는 제1단계와, 동일 비트라인에 접속된 메모리셀중 소정의 제2논리레벨을 가지는 메모리셀을 활성화시키는 제2단계로 이루어짐을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명의 바람직한 실시예를 설명하겠다.
제2도는 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트를 위한 회로를 보여주는 도면이다.
제2도를 참조하면, 다수의 워드라인과 다수의 비트라인쌍사이에는 다수의 메모리셀들이 접속된다. 상기 메모리 디바이스는, 인접하는 메모리셀에 다른 상태의 데이타가 저장되지만 동일워드라인에 동일한 데이타가 저장된 로우 스트라이프 패턴(row stripe pattern)으로 구성된다. 상기 비트라인쌍들마다에는 각각 하나씩의 비트라인 센스앰프들(S/A)이 접속된다. 이 센스앰프들(S/A)은 서로 교호적은 배치된다. 상기 워드라인들의 일단들에는 각각 하나씩의 워드라인 드라이버들이 접속된다. 상기 워드라인 드라이버는 다양한 형태로 구성될 수 있고, 그중 하나의 워드라인 드라이버가 도면번호 200으로 도시되어 있다. 이러한 워드라인 드라이버(200)의 구성은 당분야에 널리 알려져 있다.
상기 제1테스트회로(100a)와 제2테스트회로(100b)의 구성은 동일하다. 제1테스트회로(100a)에서 제1테스트신호 øWBI1은 엔모오스 트랜지스터(101)의 게이트와 인버터(105)의 입력단과 공통으로 접속된다. 상기 인버터(105)의 출력단은 엔모오스 트랜지스터(102)의 게이트와 접속된다. 상기 엔모오스 트랜지스터들(101, 102)의 일단들은 서로 접속되어 워드라인 드라이버(200)의 입력단자(200a)와 접속된다. 상기 엔모오스 트랜지스터(101)의 타단에는 테스트전압 Vburn-in이 접속되고, 상기 엔모오스 트랜지스터(102)의 타단에는 접지전압단자 VSS가 접속된다. 제2테스트회로(100b)는 전술한 바와 같이 상기 제1테스트회로(100a)와 동일한 구성을 지니고 있다. 다만, 상기 제2테스트회로(100b)에는 제2테스트신호 øWBI2가 선택적으로 입력되고, 출력단이 상기 제1테스트회로(100a)와 접속되지 아니한 나머지 워드라인 드라이버들과 접속된다는 것만이 다르다.
제3도는 제2도의 타이밍도이다. 제2도와 제3도를 참조하여 본 발명의 실시예에 따른 번인 테스트회로의 동작이 설명된다.
노멀동작에서 제1테스트신호 øWBI1와 제2테스트신호 øWBI2는 모두 ‘로우’상태이며, 이때 엔모오스 트랜지스터들 102와 104를 통하여 워드라인 드라이버의 단자 200a는 접지전압단자 VSS와 접속된 것으로써 동작하게 된다. 따라서 특정 워드라인을 지정하는 로우프리디코더의 출력 NWEBi에 따라 상기 지정된 워드라인으로는 승압된 워드라인전압 øXi가 전달된다.
이 상태에서 웨이퍼 번인 모드로 변환하게 되는 경우, 제1테스트신호 øWBI1가 ‘하이’이고 제2테스트신호 øWBI2가 ‘로우’이면 제1테스트회로(100a)와 접속된 워드라인으로 테스트전압 Vburn-in이 입력되고, 제1테스트신호 øWBI1가 ‘로우’이고 제2테스트신호 øWBI2가 ‘하이’이면 제2테스트회로(100b)와 접속된 워드라인으로 테스트전압 Vburn-in이 입력된다. 이에 따라 메모리셀에 스트레스를 가하게 된다. 이때 제1 및 제2테스트신호 øWBI1, øWBI2를 순차적으로 활성화되게 하여 워드라인이 동시에 인에이블되는 것을 방지한다. 즉, 제2도에서 제1테스트신호 øWBI1에 의해 워드라인 WL0, WL1을 시작으로 상기 엔모오스 트랜지스터 101을 통해 2개씩 건너서 워드라인을 인에이블시키고 나머지 워드라인은 제2테스트신호 PWBI2에 의해 엔모오스 트랜지스터 103을 통해 인에이블된다.
이상과 같이 본 발명에 따른 반도체 메모리장치의 웨이퍼 번인회로가 제공되므로써 시간상으로 미세한 손실이 발생하지만, 로우 스트라이프 패턴하에서도 오류없이 정확하게 테스트하는 반도체 메모리장치의 웨이퍼 번인테스트회로가 구현된다.

Claims (4)

  1. 다수의 메모리셀과, 상기 다수의 메모리셀을 구성하는 워드라인을 선택하기 위한 다수의 워드라인 선택수단을 구비하는 반도체 메모리장치의 번인 테스트회로에 있어서, 동일 비트라인에 접속된 메모리셀중 소정의 메모리셀의 워드라인과 접속된 제1테스트회로와, 동일 비트라인에 접속된 메모리셀중 소정의 메모리셀의 워드라인과 접속된 제2테스트회로를 구비하며, 상기 제1테스트회로와 제2테스트회로의 인에이블이 순차적으로 수행됨을 특징으로 하는 반도체 메모리장치의 번인 테스트회로.
  2. 제1항에 있어서, 상기 번인테스트회로가 2개로 이루어짐을 특징으로 하는 반도체 메모리장치의 번인 테스트회로.
  3. 제1항에 있어서, 동일한 워드라인에 접속된 메모리셀은 동일한 논리레벨을 저장하는 로우 스트라이프 패턴임을 특징으로 하는 반도체 메모리장치의 번인 테스트회로.
  4. 반도체 메모리장치의 번인 테스트방법에 있어서, 동일 비트라인에 접속된 메모리셀중 제1테스트회로에 접속된 메모리셀을 활성화시키는 제1단계와, 동일 비트라인에 접속된 메모리셀중 제2테스트회로에 접속된 메모리셀을 활성화시키는 제2단계로 이루어짐을 특징으로 하는 반도체 메모리장치의 번인 테스트방법.
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