TWI831222B

TWI831222B - 用以控制壓力電壓的測試電路以及半導體記憶裝置

Info

Publication number: TWI831222B
Application number: TW111119416A
Authority: TW
Inventors: 大平信裕
Original assignee: 華邦電子股份有限公司
Priority date: 2022-05-25
Filing date: 2022-05-25
Publication date: 2024-02-01
Also published as: TW202346882A

Abstract

本發明的用以控制壓力電壓的測試電路包括控制電路。控制電路在測試模式中控制供給電壓，該供給電壓為被供給到半導體記憶裝置內的包含電晶體之預充電電路的電壓。其中控制電路基於外部電源之電壓，以及包含於預充電電路之電晶體的閾值電壓控制供給電壓。

Description

用以控制壓力電壓的測試電路以及半導體記憶裝置

本發明係有關用以控制壓力電壓的測試電路以及半導體記憶裝置。

傳統上，在例如動態隨機記憶體(DRAM)或靜態隨機存取記憶體(SRAM)等之半導體記憶裝置的封裝工程前後，實施燒機測試(Burn-In Test)以進行積體電路之信賴性檢查。具體而言，燒機測試例如是藉由長時間將施加於位元線之預充電電壓設定為外部電源之電壓或更高的高電壓(簡稱為壓力電壓)後，再判別集成於晶片之記憶胞之良莠。為此，在測試裝置或半導體記憶裝置設置壓力測試電路，用以供給燒機用之壓力電壓(例如：特開平5-325547號公報)。

另外，習知的位元線的預充電電路包括一個以上的電晶體(例如：N型或P型之金屬氧化物半導場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET) 等)，且被配置為在燒機測試中，藉由使一個以上的電晶體成為導通狀態，將所輸出的位元線之預充電電壓設定為壓力電壓。

然而，由於位元線的預充電電路所供應的壓力電壓的大小取決於其中的電晶體之閾值電壓及反向偏壓效應，有可能發生實際供應的壓力電壓小於預期的壓力電壓的情況。如此一來，恐怕難以在燒機測試中供給充分的壓力電壓。

有鑑於上述課題，本發明的目的為提供可以供給適當之壓力電壓的用以控制壓力電壓的測試電路以及半導體記憶裝置。

本發明提供一種用以控制壓力電壓的測試電路，包括：控制電路，在測試模式中，控制供給電壓，該供給電壓為被供給到半導體記憶裝置內的包含電晶體之預充電電路的電壓；其中，前述控制電路，基於外部電源之電壓，以及包含於前述預充電電路之電晶體的閾值電壓，控制前述供給電壓。

根據上述發明，因為可基於外部電源之電壓，及/或基於預充電電路之電晶體的閾值電壓控制供給電壓，即使在電晶體之閾值電壓發生變化時，也可以在燒機測試中依據該閾值電壓供給充分的供給電壓給預充電電路。藉此，可以供給適當的壓力電壓。

根據上述發明，可以供給適當的壓力電壓給半導體記憶裝置，以對半導體記憶裝置進行信賴性檢查。

1:內部電壓調整電路

10:用以控制壓力電壓的測試電路

11:升壓電路

12:振盪器

13:控制電路

13a:定電流源

13b、13c、13d:MOSFET

13e:比較器

20:預充電電路

21、22、23:N型MOSFET

I0、I1:電流

BL、/BL:位元線

BLEQ:閘電壓

en_CLK:訊號

pump_CLK:時脈訊號

SW:開關

VBBSA:反向偏壓

VDD:外部電源之電壓

VEQL:供給電壓

Vm、Vp:電位

VREF:基準電壓

VSS:低電源電壓

第1圖為顯示根據本發明之一實施例之用以控制壓力電壓的測試電路以及半導體記憶裝置之構成例的方塊圖。

第2圖為顯示控制電路之構成例的示意圖。

第3圖為顯示電晶體之閾值電壓之變化的分布圖。

第4圖為顯示外部電源之電壓與供給電壓之關係的示意圖。

如第1圖所示，在本實施例中，半導體記憶裝置包括內部電壓調整電路1、用以控制壓力電壓的測試電路10、開關SW以及預充電電路20。另外，此處，為了簡化說明，未顯示半導體記憶裝置的指令解碼器、記憶胞陣列、輸入輸出介面部(介面接腳等)等習知的構成。

內部電壓調整電路1被配置為接收外部電源，且基於外部電源之電壓VDD生成內部電壓。另外，內部電壓調整電路1所生成之內部電壓可作為提供至由內部電壓驅動之一個或更多的其他電路(包含預充電電路20)的供給電壓VEQL。內部電壓之位準可以低於外部電源之電壓VDD之位準。於一些實施例中，內部電壓調整電路1也可以包括位準轉換器等其他習知的構成，該位準轉換器依據被供給內部電壓之其他電路轉換內部電壓之位準。

用以控制壓力電壓的測試電路10包括升壓電路11、振盪器12以及控制電路13。

升壓電路11被配置為將所接收的電源電壓進行升壓以生成供給電壓VEQL。例如，升壓電路11被配置以對外部電源之電壓VDD進行升壓，且將升壓後之電壓作為供給電壓VEQL(在此情況下，VEQL>VDD)而輸出。升壓電路11也可以被配置為利用習知的電荷泵電路。

振盪器12被配置為生成用以驅動升壓電路11之時脈訊號pump_CLK。例如，當振盪器12藉由從控制電路13輸出之訊號en_CLK1被活化時，生成時脈訊號pump_CLK至升壓電路11。另外，由於基於時脈訊號pump_CLK之升壓電路11之運作與習知技術相同，在本實施例中省略說明。

在燒機測試模式中，控制電路13被配置為控制供給電壓VEQL，該供給電壓VEQL為供給半導體記憶裝置內的包含N型MOSFET 21、22、23之預充電電路20之電壓。此處，燒機測試模式為本發明之「測試模式」之一例。

另外，控制電路13也可以監控從升壓電路11輸出之供給電壓VEQL。詳細而言，控制電路13可藉由控制振盪器12，將由升壓電路11生成之供給電壓VEQL設定為特定位準，從而控制供給電壓VEQL。因此，藉由控制振盪器12、升壓電路11與包含於預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth，可設定供給電壓VEQL為使預充電電路20產生適當的壓力電壓。

開關SW被配置為一端連接內部電壓調整電路1或用以控制壓力電壓的測試電路10，且另一端連接預充電電路20。例如，當半導體記憶裝置運作於正常運作模式時，開關SW被控制為一端連接內部電壓調整電路1。因此，在正常運作模式中，供給到預充電電路20的供給電壓VEQL為小於外部電源之電壓VDD的內部電壓。另一方面，當半導體記憶裝置運作於燒機測試模式時，開關SW被控制為一端連接用以控制壓力電壓的測試電路10。因此，在燒機測試模式中，供給到預充電電路20的供給電壓VEQL為大於外部電源之電壓VDD之電壓。

在本實施例中，預充電電路20被配置為對耦接至記憶胞陣列(在圖示中省略)之一對互補位元線BL、/BL預充電。因此，在燒機測試中，可以藉由適當的壓力電壓預充電半導體記憶裝置內之位元線BL、/BL。另外，在本實施例中，預充電電路20包括3個N型MOSFET 21、22、23。

在預充電電路20中，N型MOSFET 21、22之汲極連接外部電源之電壓VDD。N型MOSFET 21之源極以及MOSFET 23之汲極連接位元線BL。N型MOSFET 22、23之源極連接位元線/BL。從內部電壓調整電路1或用以控制壓力電壓的測試電路10輸出之供給電壓VEQL作為閘電壓BLEQ，施加到N型MOSFET 21、22之閘極。另外，N型MOSFET 21、22、23被施加相等之反向偏壓VBBSA。此處，N型MOSFET 21為本發明之「第四電晶體」之一例，N型MOSFET 22為本發明之「第五電晶體」之一例，N型MOSFET 23為本發明之「第六電晶體」之一例。另外，位元線BL為本發明之「第一位元線」之一例，位元線/BL為本發明之「第二位元線」之一例。

另外，在本實施例中，N型MOSFET 21、22、23也可以分別具有相等的尺寸(通道之寬度以及長度)。在此情況下，N型MOSFET 21、22、23各自的增益係數可以相等。

另外，一對互補位元線BL、/BL係分別連接至感應放大器(在圖示中省略)。另外，由於在正常運作模式中，對記憶胞陣列(在圖示中省略)內之記憶胞(在圖示中省略)之資料控制以及預充電運作之詳細內容與習知技術相同，在本實施例中省略說明。

如第2圖所示，控制電路13包括、定電流源13a、3個N型MOSFET 13b、13c、13d，以及比較器13e。

定電流源13a耦接於N型MOSFET 13b之源極與低電源電壓VSS(VSS<VDD、VEQL)之間。

N型MOSFET 13b之汲極以及閘極連接從升壓電路11輸出之供給電壓VEQL。另外，在本實施例中，與施加在預充電電路20中的N型MOSFET 21、22、23之反向偏壓VBBSA相等的反向偏壓VBBSA，被施加於N型MOSFET 13b。因此，能以N型MOSFET 13b之閾值電壓Vth與預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth相等的狀態，設定供給電壓VEQL。再者，在本實施例中，N型MOSFET 13b也可以具有與預充電電路20之N型MOSFET 21、22、23相等的尺寸(通道之寬度以及長度)。因此，能以N型MOSFET 13b的增益係數與預充電電路20之N型MOSFET 21、22、23的增益係數相等的狀態，設定供給電壓VEQL。N型MOSFET 13b為本發明之「第一電晶體」之一例。

N型MOSFET 13c之汲極以及閘極連接外部電源之電壓VDD。N型MOSFET 13c之源極連接N型MOSFET 13d之汲極。低電源電壓VSS作為反向偏壓施加於N型MOSFET 13c。另外，N型MOSFET 13c為本發明之「第二電晶體」之一例。

N型MOSFET 13d之閘極連接基準電壓VREF。此處，基準電壓VREF可以藉由基準電壓調整部(在圖示中省略)可調整地生成。基準電壓VREF也可以比外部電源之電壓VDD更低。N型MOSFET 13d之源極連接低電源電壓VSS。低電源電壓VSS作為反向偏壓施加於N型MOSFET 13d。另外，N型MOSFET 13d為本發明之「第三電晶體」之一例。

比較器13e之+端子連接N型MOSFET 13b之源極與定電流源13a之間的連接節點。比較器13e之-端子連接N型MOSFET 13c之源極與N型MOSFET 13d之汲極之間的連接節點。比較器13e輸出用以控制振盪器12之活性化以及非活性化的訊號en_CLK。另外，在本實施例中，振盪器12被配置為在訊號en_CLK為低位準的情況下被活性化，在訊號en_CLK為高位準的情況下被非活性化。

接著說明在本實施例中控制電路13之運作。將流經控制電路13之N型MOSFET 13c以及N型MOSFET 13d之電流設為I1時，I1可以如下所示利用MOSFET之飽和區之電流式表示。

[數學式1]

另外，在數學式(1)中，β為增益係數，Vm為N型MOSFET13c之源極與N型MOSFET 13d之汲極之間之連接節點的電位，Vth為N型MOSFET 13c、13d之閾值電壓。接著，基於數學式(1)，可以表示以下之數學式(2)。

[數學式2]Vm=VDD-VREF…(2)

接著，將流經控制電路13之N型MOSFET 13b以及定電流源13a之電流設為I0時，I0可以如下所示利用MOSFET之飽和區之電流式表示。

另外，在數學式(3)中，Vp為N型MOSFET 13b之源極與定電流源13a之間之連接節點的電位，Vth為N型MOSFET 13b之閾值電壓。接著，基於數學式(3)，可以表示以下之數學式(4)。

另外，假設Vm與Vp相等時，基於數學式(2)以及數學式(4)，可以表示以下之數學式(5)。

[數學式5]

再者，基於數學式(5)，可以表示以下之數學式(6)。

如上述之數學式(6)所示，在控制電路13中，隨著外部電源之電壓VDD提升，控制供給電壓VEQL提升。因此，由於可以藉由提升外部電源之電壓VDD提升供給電壓VEQL，變得可以容易地控制供給電壓VEQL。

另外，如上述之數學式(6)所示，在控制電路13中，隨著(與預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth相等之)N型MOSFET 13b之閾值電壓Vth提升，可控制供給電壓VEQL提升。因此，由於可以隨著預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth的提升來提升供給電壓VEQL，因此可以依據閾值電壓Vth來控制預充電電路20供給充分之壓力電壓。

再者，如上述之數學式(6)所示，在控制電路13中，可以藉由調整基準電壓VREF，調整供給電壓VEQL。

另外，在從升壓電路11輸出之供給電壓VEQL比數學式(6)之右邊更小的情況下，從比較器13e輸出低位準之訊號en_CLK。另一方面，在從升壓電路11輸出之供給電壓VEQL比數學式(6)之右邊更大或相等的情況下，從比較器13e輸出高位準之訊號en_CLK。

另外，MOSFET之閾值電壓Vth之變化，一般而言，大多遵循如第3圖所示之標準常態分佈。此處，標準差σ變得比0更大時，包含於該標準差σ之MOSFET之閾值電壓Vth，變得比標準(σ±0)之MOSFET之閾值電壓Vth更高。在此情況下，MOSFET之飽和電流變低，回應時間也變慢。因此，在本實施例中，將包含標準差σ=+3之MOSFET稱為低速MOSFET。另一方面，標準差σ變得比0更小時，包含於該標準差σ之MOSFET之閾值電壓Vth，變得比標準(σ±0)之MOSFET之閾值電壓Vth更低。在此情況下，MOSFET之飽和電流變高，回應時間也變快。因此，在本實施例中，將包含標準差σ=-3之MOSFET稱為高速MOSFET。

如第4圖所示，不論是高速MOSFET、標準MOSFET以及低速MOSFET之供給電壓VEQL，均與外部電源之電壓VDD呈正比例變化。另外，在外部電源之電壓VDD相等(不變)的情況下，隨著閾值電壓Vth降低(即隨著MOSFET變得高速)，可以降低供給電壓VEQL。因此，可以依據預充電電路20中的MOSFET之閾值電壓Vth之變化，提供適當的壓力電壓。

如上所述，根據本實施例之用以控制壓力電壓的測試電路10以及半導體記憶裝置，由於基於外部電源之電壓VDD，及/或預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth 來控制供給電壓VEQL，即使在N型MOSFET 21、22、23之閾值電壓Vth發生變化的情況下，仍可在燒機測試中，依據該閾值電壓Vth的變化對預充電電路20供給充分的供給電壓。

另外，根據本實施例之用以控制壓力電壓的測試電路10以及半導體記憶裝置，供給電壓VEQL基於外部電源之電壓VDD，以及預充電電路20之N型MOSFET 21、22、23之閾值電壓Vth而產生，因此藉由控制振盪器12以及升壓電路11可設定供給電壓VEQL，使得接受供給電壓VEQL的預充電電路20可以提供適當的壓力電壓。

再者，根據本實施型態之用以控制壓力電壓的測試電路10，以及半導體記憶裝置，可以控制振盪器12以及升壓電路11基於外部電源之電壓VDD，以及包含於電壓被供給部20之N型MOSFET 21、22、23之閾值電壓Vth設定供給電壓VEQL。

再者，根據本實施例之用以控制壓力電壓的測試電路10及半導體記憶裝置，可以藉由預充電電路20預充電一對互補位元線BL、/BL。

以上說明之各實施例，係是為了使本發明容易理解而記載，上述記載並非用以限制本發明。因此，上述各實施例所揭露之各元件，目的為包含屬於本發明之技術範圍內之所有設計變更或均等物。

例如，在上述實施例中，雖然以用以控制壓力電壓的測試電路10被設置於DRAM的情況作為一例進行說明，本發明不限於此情況。例如，用以控制壓力電壓的測試電路10也可以被設置於SRAM、快閃記憶體或其他半導體記憶裝置。

另外，在上述實施例中，雖然以控制電路13包括3個N型MOSFET 13b、13c、13d的情況作為一例進行說明，本發明不限於此。例如，控制電路13也可以被配置為將3個N型MOSFET 13b、13c、13d置換為3個P型MOSFET的情況。

再者，在上述實施例中，雖然以預充電電路20被配置為包括3個N型MOSFET 21、22、23的情況作為一例進行說明，本發明不限於此。例如，預充電電路20也可以被配置為將3個N型MOSFET 21、22、23置換為3個P型MOSFET的情況。

再者，在上述實施例中，雖然以預充電電路20被配置為預充電一對互補位元線BL、/BL的情況作為一例進行說明，本發明不限於此。例如，預充電電路20也可以被配置為預充電一對字元線或IO線(本地IO線/主IO線)等，也可以被配置為預充電相鄰之位元線或相鄰之字元線等。

另外，第1圖所示之用以控制壓力電壓的測試電路10、預充電電路20以及第2圖所示之控制電路13僅為一例，可以被適宜地變更，也可以採用習知的構成或其他各種構成。