JPH04252488A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- JPH04252488A JPH04252488A JP3028078A JP2807891A JPH04252488A JP H04252488 A JPH04252488 A JP H04252488A JP 3028078 A JP3028078 A JP 3028078A JP 2807891 A JP2807891 A JP 2807891A JP H04252488 A JPH04252488 A JP H04252488A
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- Japan
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- 230000010355 oscillation Effects 0.000 claims abstract description 26
- 230000004044 response Effects 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 18
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- 230000006870 function Effects 0.000 abstract description 7
- 101100117236 Drosophila melanogaster speck gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ装置（以下、ＤＲＡＭという）に関し、特
に、ＤＲＡＭのテストモードに関する。
クセスメモリ装置（以下、ＤＲＡＭという）に関し、特
に、ＤＲＡＭのテストモードに関する。
【０００２】
【従来の技術】従来のＤＲＡＭの電源系統を図２に示す
。
。
【０００３】図４に示されているように、一般的にＤＲ
ＡＭはメモリセルＭ１〜Ｍ３にＮチャンネルＭＯＳトラ
ンジスタＱ７〜Ｑ９を用いているので、ワード線ＷＬ０
〜ＷＬ２５５を電源電圧以上にブートストラップする。 このためにＤＲＡＭは、ワード線電源回路２１を備えて
おり、この出力電源線がロウデコーダ列２２に入り、ワ
ード線ＷＬ０〜ＷＬ２５５を駆動している。
ＡＭはメモリセルＭ１〜Ｍ３にＮチャンネルＭＯＳトラ
ンジスタＱ７〜Ｑ９を用いているので、ワード線ＷＬ０
〜ＷＬ２５５を電源電圧以上にブートストラップする。 このためにＤＲＡＭは、ワード線電源回路２１を備えて
おり、この出力電源線がロウデコーダ列２２に入り、ワ
ード線ＷＬ０〜ＷＬ２５５を駆動している。
【０００４】各ＭＯＳトランジスタのソース及びドレイ
ンは基板とＰＮ接合で分離されているが、実際には微少
なリーク電流を生じている。そこで、基板電位生成回路
２４を備えている。
ンは基板とＰＮ接合で分離されているが、実際には微少
なリーク電流を生じている。そこで、基板電位生成回路
２４を備えている。
【０００５】上述のように、ワード線電位はワード線電
源回路２１で昇圧して発生させられており、リーク電流
が生じた場合、そのリーク分を補償する必要があるので
、ワード線電位保持回路２３が備えられている。ワード
線電位保持回路２３は基板電位生成回路２４から電圧の
供給を受けており、ワード線電位保持回路２３の回路構
成を図３に、基板電位発生回路２４を図５に示す。
源回路２１で昇圧して発生させられており、リーク電流
が生じた場合、そのリーク分を補償する必要があるので
、ワード線電位保持回路２３が備えられている。ワード
線電位保持回路２３は基板電位生成回路２４から電圧の
供給を受けており、ワード線電位保持回路２３の回路構
成を図３に、基板電位発生回路２４を図５に示す。
【０００６】基板電位発生回路２４はＣＭＯＳ論理ゲー
トのインバータ、Ｉｖ４，Ｉｖ５，Ｉｖ６で構成された
発振回路５１を有しており、この発振信号をさらに反転
させてＢＴＵＰとして取り出し、ワード線電位保持回路
２３に供給している。
トのインバータ、Ｉｖ４，Ｉｖ５，Ｉｖ６で構成された
発振回路５１を有しており、この発振信号をさらに反転
させてＢＴＵＰとして取り出し、ワード線電位保持回路
２３に供給している。
【０００７】図３に示されているようにＢＴＵＰは、イ
ンバータＩＮＶ１を介して容量Ｃ１を駆動し、ダイオー
ド接続されたＮチャンネルＭＯＳトランジスタＱ１，Ｑ
２によってＲＡＶを発生し、ワード線の電位を保持する
。しかしながら、補償電流よりリーク電流が小さくて、
ワード線電位が高くなり過ぎないようにＭＯＳトランジ
スタＱ３，Ｑ４でクランプする。
ンバータＩＮＶ１を介して容量Ｃ１を駆動し、ダイオー
ド接続されたＮチャンネルＭＯＳトランジスタＱ１，Ｑ
２によってＲＡＶを発生し、ワード線の電位を保持する
。しかしながら、補償電流よりリーク電流が小さくて、
ワード線電位が高くなり過ぎないようにＭＯＳトランジ
スタＱ３，Ｑ４でクランプする。
【０００８】一方、ワード線ＷＬ０〜ＷＬ２５５はＤＲ
ＡＭの中でも最も微細で広面積を占めるセルアレイ上を
通っているので他の節点とショートすることが多い。こ
のショートによるリーク電流がワード線電位保持回路の
補償電流より小さければＤＲＡＭは不良品とされること
はない。
ＡＭの中でも最も微細で広面積を占めるセルアレイ上を
通っているので他の節点とショートすることが多い。こ
のショートによるリーク電流がワード線電位保持回路の
補償電流より小さければＤＲＡＭは不良品とされること
はない。
【０００９】しかしながら、このショートによりリーク
電流はＰＮ接合を流れる電流と異なり、不良による電流
なので、不安定でありＤＲＡＭの使用中に急激に増える
可能性があり、その時点でこのＤＲＡＭは不良品となる
。このような潜在的な不良品がＤＲＡＭの信頼性を低下
していた。
電流はＰＮ接合を流れる電流と異なり、不良による電流
なので、不安定でありＤＲＡＭの使用中に急激に増える
可能性があり、その時点でこのＤＲＡＭは不良品となる
。このような潜在的な不良品がＤＲＡＭの信頼性を低下
していた。
【００１０】リーク電流が補償電流よりわずかだけ多い
不良品は試験により発見しなければならず、排除するた
めの試験はスペックの最大サイクル時間で行う必要があ
る。この試験は長時間を要するので、検査コストを上昇
させＲＡＭの価格を上昇させている。
不良品は試験により発見しなければならず、排除するた
めの試験はスペックの最大サイクル時間で行う必要があ
る。この試験は長時間を要するので、検査コストを上昇
させＲＡＭの価格を上昇させている。
【００１１】ＮチャンネルＭＯＳトランジスタＱ６〜Ｑ
１０で作られたトランスファーゲートはビット線をセン
スアンプ側とセル側に分離しており、トランスファーゲ
ートの制御信号線はトランスファーゲート電源回路２５
から電圧の供給されるトランスファーゲート駆動回路列
２６で駆動されており、制御信号線の電位はトランスフ
ァーゲート電位保持回路２７で一定に維持されている。 しかしながら、ワード線と同様の理由により、制御信号
線の試験もコスト高の原因となっており、潜在的な不良
品はＤＲＡＭの信頼性の低下を招いていた。
１０で作られたトランスファーゲートはビット線をセン
スアンプ側とセル側に分離しており、トランスファーゲ
ートの制御信号線はトランスファーゲート電源回路２５
から電圧の供給されるトランスファーゲート駆動回路列
２６で駆動されており、制御信号線の電位はトランスフ
ァーゲート電位保持回路２７で一定に維持されている。 しかしながら、ワード線と同様の理由により、制御信号
線の試験もコスト高の原因となっており、潜在的な不良
品はＤＲＡＭの信頼性の低下を招いていた。
【００１２】
【発明が解決しようとする課題】従来のＤＲＡＭでは、
ワード線や制御信号線のショートによる不良品を最大サ
イクル時間を用いた試験でしか排除できないので、検査
コストが上昇するという問題点があった。また、潜在的
なワード線や制御信号線のショートによる不良品は試験
でも事前に排除できないので、ＤＲＡＭの信頼性が低い
という問題点もあった。
ワード線や制御信号線のショートによる不良品を最大サ
イクル時間を用いた試験でしか排除できないので、検査
コストが上昇するという問題点があった。また、潜在的
なワード線や制御信号線のショートによる不良品は試験
でも事前に排除できないので、ＤＲＡＭの信頼性が低い
という問題点もあった。
【００１３】
【課題を解決するための手段】本発明の第１要旨は、ワ
ード線を駆動するロウアドレスデコーダ列と、ロウアド
レスデコーダ列にワード線駆動電圧を供給するワード線
電源回路と、発振信号を生成する発振回路を有する基板
電位生成回路と、発振信号の供給を受けワード線の電位
を維持するワード線電位保持回路とを備えたダイナミッ
クランダムアクセスメモリ装置において、外部信号に応
答してテストモード制御信号を発生するテストモード判
定回路と、テストモード制御信号に応答して発振信号を
遮断する遮断手段を含む基板電位生成回路を備えたこと
である。
ード線を駆動するロウアドレスデコーダ列と、ロウアド
レスデコーダ列にワード線駆動電圧を供給するワード線
電源回路と、発振信号を生成する発振回路を有する基板
電位生成回路と、発振信号の供給を受けワード線の電位
を維持するワード線電位保持回路とを備えたダイナミッ
クランダムアクセスメモリ装置において、外部信号に応
答してテストモード制御信号を発生するテストモード判
定回路と、テストモード制御信号に応答して発振信号を
遮断する遮断手段を含む基板電位生成回路を備えたこと
である。
【００１４】本発明の第２要旨は、ワード線を駆動する
ロウアドレスデコーダ列と、ロウアドレスデコーダ列に
ワード線駆動電圧を供給するワード線電源回路と、発振
信号を生成する発振回路を有する基板電位生成回路と、
発振信号の供給を受けワード線の電位を維持するワード
線電位保持回路とを備えたダイナミックランダムアクセ
スメモリ装置において、外部信号に応答してテストモー
ド制御信号を発生するテストモード判定回路と、テスト
モード制御信号に応答して発振信号を遮断する遮断手段
を含む基板電位生成回路を備えたこと、テストモード制
御信号に応答して発振信号を遮断する遮断手段を含むワ
ード線電位保持回路を備えたことである。
ロウアドレスデコーダ列と、ロウアドレスデコーダ列に
ワード線駆動電圧を供給するワード線電源回路と、発振
信号を生成する発振回路を有する基板電位生成回路と、
発振信号の供給を受けワード線の電位を維持するワード
線電位保持回路とを備えたダイナミックランダムアクセ
スメモリ装置において、外部信号に応答してテストモー
ド制御信号を発生するテストモード判定回路と、テスト
モード制御信号に応答して発振信号を遮断する遮断手段
を含む基板電位生成回路を備えたこと、テストモード制
御信号に応答して発振信号を遮断する遮断手段を含むワ
ード線電位保持回路を備えたことである。
【００１５】
【発明の作用】発振信号が遮断されると、ワード線電位
保持回路はワード線の電位を維持できなくなり、機能を
停止するが、ワード線にリーク電流が発生していると、
機能停止までの時間が正常な場合の時間より短く、この
機能停止までの時間差で不良を発見する。
保持回路はワード線の電位を維持できなくなり、機能を
停止するが、ワード線にリーク電流が発生していると、
機能停止までの時間が正常な場合の時間より短く、この
機能停止までの時間差で不良を発見する。
【００１６】
【実施例】第１図は本発明の第１実施例を示すブロック
図である。従来例と同一の構成には同一符号を付してあ
る。ＤＲＡＭは一般にパラレルテストモードを有してい
る。１６メガビットのダイナミックＲＡＭでは、ＣＡＳ
ビフォアＲＡＳリフレッシュサイクル時にＷＥ（オーハ
゛ーライン）を低レベルにしたとき、１６ビットパラレ
ルテストモードに入る。本実施例では、アドレス入力Ａ
０，Ａ１が共に高レベルまたは低レベルの時、通常のパ
ラレルテストモードに入り、テストモード判定回路１１
はパラレルテストモード活性化信号ＰＴＳＴを高レベル
に移行させる。一方、アドレス入力Ａ０〜Ａ１が高レベ
ルと低レベルの組合せの場合は、パラレルテストモード
には入らず、ワード線電位保持機能停止モードに入り、
制御信号ＢＴＳＴが高レベルに移行し、基板電位生成回
路１２に供給される。さらに、アドレス入力Ａ０〜Ａ１
が低レベルと高レベルの組合せの時は、両方のモードに
移行する。
図である。従来例と同一の構成には同一符号を付してあ
る。ＤＲＡＭは一般にパラレルテストモードを有してい
る。１６メガビットのダイナミックＲＡＭでは、ＣＡＳ
ビフォアＲＡＳリフレッシュサイクル時にＷＥ（オーハ
゛ーライン）を低レベルにしたとき、１６ビットパラレ
ルテストモードに入る。本実施例では、アドレス入力Ａ
０，Ａ１が共に高レベルまたは低レベルの時、通常のパ
ラレルテストモードに入り、テストモード判定回路１１
はパラレルテストモード活性化信号ＰＴＳＴを高レベル
に移行させる。一方、アドレス入力Ａ０〜Ａ１が高レベ
ルと低レベルの組合せの場合は、パラレルテストモード
には入らず、ワード線電位保持機能停止モードに入り、
制御信号ＢＴＳＴが高レベルに移行し、基板電位生成回
路１２に供給される。さらに、アドレス入力Ａ０〜Ａ１
が低レベルと高レベルの組合せの時は、両方のモードに
移行する。
【００１７】ワード線電位保持機能停止モードに入ると
図６に示されているように発振信号ＢＴＵＰは制御信号
ＢＴＳＴによって停止する。すなわち、ワード線電位保
持機能停止モードに入ると、すべてのＤＲＡＭはサイク
ル時間を延長して行くといずれ動作しなくなるが、ワー
ド線が他の節点とショートしているものと通常のＰＮジ
ャンクションからのリークのみのものとでは動作しなく
なるサイクル時間が全く異なる。しかしながら、この動
作停止に要する時間は最大サイクル時間より短いのでワ
ード線ショートの不良品をスペックにおける最大サイク
ル時間より短い時間で排除することができる。しかもこ
こで排除されるものには、このモードに入らないときに
は最大サイクル時間で試験をしても排除できない潜在的
な不良品も含まれる。
図６に示されているように発振信号ＢＴＵＰは制御信号
ＢＴＳＴによって停止する。すなわち、ワード線電位保
持機能停止モードに入ると、すべてのＤＲＡＭはサイク
ル時間を延長して行くといずれ動作しなくなるが、ワー
ド線が他の節点とショートしているものと通常のＰＮジ
ャンクションからのリークのみのものとでは動作しなく
なるサイクル時間が全く異なる。しかしながら、この動
作停止に要する時間は最大サイクル時間より短いのでワ
ード線ショートの不良品をスペックにおける最大サイク
ル時間より短い時間で排除することができる。しかもこ
こで排除されるものには、このモードに入らないときに
は最大サイクル時間で試験をしても排除できない潜在的
な不良品も含まれる。
【００１８】本発明の第２実施例は図８に示されており
、第２実施例と第１実施例との相違点はテストモード判
定回路８２が２つの制御信号ＢＴＳＴ１とＢＴＳＴ２を
発生させており、制御信号ＢＴＳＴ１が直接ワード線電
位保持回路８１に入力されていることである。図７に第
２実施例に含まれるワード線電位保持回路８１を示す。 第２実施例のように構成するとワード線電位保持回路８
１のみを止めるテストモードを作ることができ、制御信
号ＢＴＳＴ１とＢＴＳＴ２を選択的に使用してトランス
ファーゲートとワード線のいずれがショートしているか
を調べることができる。
、第２実施例と第１実施例との相違点はテストモード判
定回路８２が２つの制御信号ＢＴＳＴ１とＢＴＳＴ２を
発生させており、制御信号ＢＴＳＴ１が直接ワード線電
位保持回路８１に入力されていることである。図７に第
２実施例に含まれるワード線電位保持回路８１を示す。 第２実施例のように構成するとワード線電位保持回路８
１のみを止めるテストモードを作ることができ、制御信
号ＢＴＳＴ１とＢＴＳＴ２を選択的に使用してトランス
ファーゲートとワード線のいずれがショートしているか
を調べることができる。
【００１９】
【発明の効果】以上説明したように本発明は、ワード線
及びトランスファーゲートの制御信号線のリークによる
不良品を排除するための試験を短時間で行うことができ
、検査コストを下げるという効果を有する。
及びトランスファーゲートの制御信号線のリークによる
不良品を排除するための試験を短時間で行うことができ
、検査コストを下げるという効果を有する。
【００２０】更に、潜在的な不良品を試験により排除す
ることができ、ＤＲＡＭの信頼性を向上できるという効
果も有している。
ることができ、ＤＲＡＭの信頼性を向上できるという効
果も有している。
【図１】本発明の第１実施例を示すブロック図である。
【図２】従来例のブロック図である。
【図３】従来のワード線電位保持回路の回路図である。
【図４】メモリセルアレイの回路図である。
【図５】従来の基板電位発生回路の回路図である。
【図６】第１実施例の基板電位生成回路を示す回路図で
ある。
ある。
【図７】第２実施例のワード線電位保持回路の回路図で
ある。
ある。
【図８】第２実施例のブロック図である。
１２ 基板電位生成回路
２４ 基板電位生成回路
２１ ワード線電源回路
２３ ワード線電位保持回路
８１ ワード線電位保持回路
２２ ロウアドレスデコーダ列
２７ トランスファーゲート電位保持回路２５ ト
ランスファーゲート電源回路２６ トランスファーゲ
ート駆動回路列１１ テストモード判定回路 ８２ テストモード判定回路 ＮＲ１ ノアゲート（遮断手段） ＮＲ２ ノアゲート（遮断手段）
ランスファーゲート電源回路２６ トランスファーゲ
ート駆動回路列１１ テストモード判定回路 ８２ テストモード判定回路 ＮＲ１ ノアゲート（遮断手段） ＮＲ２ ノアゲート（遮断手段）
Claims (3)
- 【請求項１】 ワード線を駆動するロウアドレスデコ
ーダ列と、ロウアドレスデコーダ列にワード線駆動電圧
を供給するワード線電源回路と、発振信号を生成する発
振回路を有する基板電位生成回路と、発振信号の供給を
受けワード線の電位を維持するワード線電位保持回路と
を備えたダイナミックランダムアクセスメモリ装置にお
いて、外部信号に応答してテストモード制御信号を発生
するテストモード判定回路と、テストモード制御信号に
応答して発振信号を遮断する遮断手段を含む基板電位生
成回路を備えたことを特徴とするダイナミックランダム
アクセスメモリ装置。 - 【請求項２】 メモリセルとセンスアンプとの間に介
在するトランスファーゲートと、トランスファーゲート
を制御する制御信号を発生するトランスファーゲート駆
動回路列と、トランスファーゲート駆動回路列に駆動電
圧を供給するトランスファーゲート電源回路と、発振信
号の供給を受けて制御信号の電圧を維持するトランスフ
ァーゲート電位保持回路とをさらに備えた請求項１記載
のダイナミックランダムアクセスメモリ装置。 - 【請求項３】 ワード線を駆動するロウアドレスデコ
ーダ列と、ロウアドレスデコーダ列にワード線駆動電圧
を供給するワード線電源回路と、発振信号を生成する発
振回路を有する基板電位生成回路と、発振信号の供給を
受けワード線の電位を維持するワード線電位保持回路と
を備えたダイナミックランダムアクセスメモリ装置にお
いて、外部信号に応答してテストモード制御信号を発生
するテストモード判定回路と、テストモード制御信号に
応答して発振信号を遮断する遮断手段を含む基板電位生
成回路を備えたこと、テストモード制御信号に応答して
発振信号を遮断する遮断手段を含むワード線電位保持回
路を備えたことを特徴とするダイナミックランダムアク
セスメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03028078A JP3084759B2 (ja) | 1991-01-29 | 1991-01-29 | ダイナミックランダムアクセスメモリ装置 |
| US07/824,206 US5272673A (en) | 1991-01-29 | 1992-01-22 | Dynamic random access memory device with build-in test mode discriminator for interrupting electric power to row address decoder and driver for transfer gates |
| KR1019920001165A KR950011730B1 (ko) | 1991-01-29 | 1992-01-28 | 동적 랜덤 액세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03028078A JP3084759B2 (ja) | 1991-01-29 | 1991-01-29 | ダイナミックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252488A true JPH04252488A (ja) | 1992-09-08 |
| JP3084759B2 JP3084759B2 (ja) | 2000-09-04 |
Family
ID=12238739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03028078A Expired - Fee Related JP3084759B2 (ja) | 1991-01-29 | 1991-01-29 | ダイナミックランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5272673A (ja) |
| JP (1) | JP3084759B2 (ja) |
| KR (1) | KR950011730B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615157A (en) * | 1992-12-25 | 1997-03-25 | Sony Corporation | Semiconductor memory testing apparatus |
| US5901096A (en) * | 1997-03-05 | 1999-05-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device capable of disconnecting an internal booster power supply from a selected word line in response to a test signal and testing method therefor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762833B2 (ja) * | 1992-02-27 | 1998-06-04 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置 |
| JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックｒａｍ |
| US5999466A (en) * | 1998-01-13 | 1999-12-07 | Micron Technology, Inc. | Method, apparatus and system for voltage screening of integrated circuits |
| US7852699B2 (en) * | 2007-10-04 | 2010-12-14 | Macronix International Co., Ltd. | Power saving method and circuit thereof for a semiconductor memory |
| KR101525039B1 (ko) * | 2014-12-08 | 2015-06-03 | 주식회사3차버너 | 국부과열 방지구조를 가지는 회전국솥 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR920015386A (ko) | 1992-08-26 |
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