KR100225714B1

KR100225714B1 - 증폭 회로 및 휴대폰용 반도체 집적 회로 장치

Info

Publication number: KR100225714B1
Application number: KR1019960024037A
Authority: KR
Inventors: 히로세 미키; 카노 겐지
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1995-09-20
Filing date: 1996-06-26
Publication date: 1999-10-15
Also published as: KR970018993A; US5900780A; DE69625430D1; EP0765029A3; JP3360501B2; JPH0983264A; EP0765029B1; EP0765029A2; DE69625430T2

Abstract

저전압이고, 구동하더라도 큰 드라이브 능력을 갖고, 출력파형으로써 큰 전

압 진폭을 갖고, 저소비에서 구동할 수 있는 증폭 회로를 얻는다.

출력 회로(1)은 , 전원 전위 노드와 출력 노드(1c)와의 사이에 접속된 P형 MOS 트랜지스터 Q1과 접지 전위노드와 출력노드(1c)와의 사이에 접속된 N형 MOS트랜지스터 Q2를 가진다. 전압-전류 변환 회로(2)는, 입력된 입력 신호와 비교 전위와의 전위차에 따른 값을 출력한다. 신호 변환 회로(3)은 전압-전류 변환 회로(2)의 출력에 따르고, MOS 트랜지스터 Q1의 게이트 전극의 전위를 제2의 소정 전위를 기준으로 해서 제어하고, 아울러 N형 MOS 트랜지스터 Q1의 게이트 전극의 전위를 제1의 소정 전위를 기준으로 해서 제어한다.

Description

증폭 회로 및 휴대폰용 반도체 집적 회로 장치

제1도는 본 발명의 실시 형태 1을 도시한 불럭도

제2도는 본 발명의 실시 형태 1을 도시한 회로도

제3도는 본 발명의 실시 형태 1에 있어서의 주요부의 파형을 도시한 파형도

제4도는 본 발명의 증폭 회로인 실시 형태가 적용된 휴대폰용 반도체 집적회로 장치인 실시 형태를 도시한 블록도

제5도는 본 발명의 실시 형태 2를 도시한 회로도

제6도는 본 발명의 실시 형태 2에 있어서 주요부의 파형을 도시한 파형도

제7도는 본 발명의 실시 형태 3을 도시한 회로도

제8도는 본 발명의 실시 형태 4를 도시한 회로도

제9도는 본 발명의 실시 형태 5를 도시한 회로도

제10도는 본 발명의 실시 형태 6를 도시한 회로도

제11도는 본 발명의 실시 형태 6에 있어서 주요부의 파형을 도시한 파형도

제12도는 본 발명의 실시 형태 7을 도시한 회로도

제13도는 본 발명의 실시 형태 8를 도시한 회로도

제14도는 본 발명의 실시 형태 9를 도시한 회로도

제15도는 본 발명의 실시 형태 10를 도시한 회로도

제16도는 본 발명의 실시 형태 11를 도시한 회로도

* 도면의 주요부분에 대한 부호의 설명

1 : 출력 회로 2 : 전압-전류 변환 회로

3 : 신호 변환 회로 4 : 제1의 변환부

5 : 제2의 변환부 6 : 귀환 회로

본 발명은, AB급 CMOS OP앰플를 이용한 증폭 회로 및 이 증폭 회로가 음성증폭 회로로써 착된, 예를 들면, 휴대폰용 반도체 집적 회로 장치에 관한 것이다.

이러한 종류의 AB급 CMOS OP앰프를 이용한 증폭 회로는 다음과 같은 잇점을갖는다는 점 때문에 다방면에서 이용되는 것이다. 첫번째로, OP엠프의 소비 전류, 즉 출력 전류가 이 OP 엠프의 출력에 접속되는 부하(load) 전류에 맞는 값이 되어, 저소비 전력이다.

두번째로, OP엠프의 입력 신호가 없어, 즉, 무신호시(無信{C時)에 비교적 작은 소비 전류를 흘려 보내는 것 만으로 출력파형의 왜곡이 작은 것을 얻을 수 있다. 요컨대, 출력파형이 왜곡이 작아, 저소비 전력이다.

세번째로, 비교적 큰 출력 드라이브(drive) 능력을 가진다.

네번째로, 출력파형의 전압 증폭이 비교적 큰 것을 얻을 수 있다.

한편, 근래에 휴대폰이 보급되기 시작하면서 이 휴대폰이 수신 회로에 이용되는 음성 증폭 회로에 대해서 여러 가지 검토가 이루어지고 있다.

그리고, 휴대폰이기 때문에, 전지 구동이 가능하고, 동시에 저전압 구동이가능한 것, 예를 들면, 5V 전원에서 3V 전원으로의 이행이 요구되고 있으며, 더 나아가서는 저가격화가 요구되고 있다.

발명자들은 이러한 상황을 감안하여, 우선 저가격화를 도모하기 위해 음성증폭 회로를 포함한 수신 회로를, 디지탈(digital) 주체의 아날로그(analog)/디지탈이 혼재된 시스템 LSI화 하고, 동시에 이 시스템 LSI화된 것에 장착된 음성 증폭회로를, 상기한 잇점을 가지는 AB급 CMOS OP앰프를 이용한 증폭 회로를 사용할 것을 검토했다.

그런데, 종래 공지되어 있는 AB급 CMOS OP앰프를 그대로 단순히 휴대폰의 음성 증폭 회로에 장착하기만 했던 것에서는 전원 전위의 저전압화를 꾀했을 경우,예를 들어 5V 전원에서 3V전원으로 이행했을 경우, 출력 드라이브 능력을 크게 하고, 동시에 출력파형의 전압 증폭을 크게하기 어려웠다.

본 발명의 목적은, 상기한 점을 감안하여 이루어진 것으로, 저전압에서 구동하더라도 큰 드라이브 능력을 가짐과 함께 출력파형으로써 큰 전압 진폭을 가지며,저 소비전력으로 구동할 수 있는 증폭 회로 및 휴대폰용 반도체 집적 회로 장치를얻는데 있다.

본 발명의 제1의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 및 접지 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제2의입력 노드에 접속된 N형 MOS 트랜지스터를 갖는 출력 회로와, 입력 신호가 입력되는 반전 입력 노드, 및 비교 전위와 입력되는 비반전 입력 노드를 갖고, 입력된 입력 신호와 비교 전위와의 전위차에 따른 값을 출력하는 전압-전류 변환 회로와, 이 전압-전류 변환 회로의 출력에 근거하여 출력 회로의 제2의 입력 노드의 전위를 제2의 소정 전위를 기준으로 제어함과 동시에, 출력 회로의 제1의 입력노드의 전위를 제1의 소정 전위를 기준으로 제어하는 신호 변환 회로와 출력 회로의 출력 노드와 전압-전류 변환 회로의 반전 입력 노드와의 사이에 접속된 귀환회로를 마련한 것이다.

본 발명의 제2의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 접시 전위 노드와 출력 노드와의 사이에 접속되고, 게이트, 전극이 제2의 입력 노드에 접속된 N형 MOS 트랜지스터, P형 MOS 트랜지스터의 게이트 전극과 출력노드와의 사이에 접속된 제1의 용량성 소자, 및 N형 MOS 트랜지스터의 게이트 전극과 출력 노드와의 사이에 접속된 제2의 용량성 소자를 가지며, 제2의 입력노드에 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위가 인가되면, N형 MOS 트랜지스터에 유지 전류가 흐름과 동시에, 제1의 입력 노드에 상기 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위가 인가되면, P형 MOS 트랜지스터에 상기 유지 전류와 동일한 값의 유지 전류가 흐르는 출력 회로와, 입력 신호가 입력되는 반전 입력 노드, 및 비교 전위가입력되는 비반전 입력 노드를 가지며, 입력된 입력 신호와 비교 전위와의 전위차에근거하여 출력 회로의 제1의 입력 노드의 전위를 제1의 소정 전위를 기준으로 제어함과 동시에, 출력 회로의 제2의 입력 노드 전위를 제2의 소정 전위를 기준으로 제어하는 제어 회로와, 출력 회로의 출력 노드와 제어 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 마련한 것이다.

본 발명의 제3의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 및 접지 전위와 출력 노드와의 사이에 접속되고, 게이트, 전극이 제2의 입력노드에 접속된 N형 MOS 트랜지스터를 갖는 출력 회로와, 입력 신호가 입력되는 반전 입력 노드, 및 비교 전위가 입력되는 비반전 입력 노드를 가지며, 입력된 입력신호와 비교 전위와의 전위차에 따른 값을 출력하는 전압-전류 변환 회로와, 출력회로가 구동되는 전원 범위보다 넓은 전원 범위에서 구동되고, 전압-전류 변환 회로의 출력에 따라서 출력 회로의 제2의 입력 노드의 전위를 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위를 기준으로 해서 제어하고, 이와 함께 출력 회로의 제1의 입력 노드의 전위를 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위를 기준으로 해서 제어한는신호 변환 회로와, 상기 출력 회로의 출력 노드와 전압-전류 변환 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 마련한 것이다.

본 발명의 제4의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 접지 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제2의 입력 노드에 접속된 N형 MOS 트랜지스터, P형 MOS 트랜지스터의 게이트 전극과 출력노드와의 사이에 접속된 제1의 용량성 소자, 및 N형 MOS 트랜지스터의 게이트 전극과 상기 출력 노드와의 사이에 접속된 제2의 용량성 소자를 가지며, 제2의입력 노드에 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위가 인가되면, N형 MOS 트랜지스터에 유지 전류가 흐름과 동시에, 제1의 입력 노드에 상기 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위가 인가되면, P형 MOS 트랜지스터에 상기 유지 전류와 동일한 값의유지 전류가 흐르는 출력 회로와, 입력 신호가 입력되는 반전 입력 노드, 및 비교전위가 입력되는 비반전 입력 노드를 가지며, 입력된 입력 신호와 비교 전위와의 전위차에 따른 값을 출력하는 전압-전류 변환 회로와, 이 전압-전류 변환 회로의 출력을 수신하여 이 수신한 출력에 근거해 제1의 소정 전위를 기준으로 전압-전류 변환 회로의 출력과 동상(同相)으로 변화하는 전위를 출력 회로의 제1의 입력노드에 인가하는 제1의 변환부, 및 전압-전류 변환 회로의 출력을 수신하여 이 수신한 출력에 근거해 제2의 소정 전위를 기준으로 전압-전류 변환 회로의 출력과 동상으로 변화하는 전위를 출력 회로의 제2의 입력 노드에 전달하는 제2의변환부를 갖는 신호 변환 회로와, 전압-전류 변환 회로의 출력 노드와 출력 회로의 출력 노드와의 사이에 접속된 제3의 용량성 소자와, 출력 회로의 출력 노드와전압-전류 변횐 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 마련한 것이다.

본 발명의 제5의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 및 접지 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제2의입력 노드에 접속된 N형 MOS 트랜지스터를 갖는 출력 회로와, 입력 신호와 입력되는 반전 입력 노드, 및 비교 전위가 입력되는 비반전 입력 노드를 갖고, 입력된 입력 신호와 비교 전위와의 전위차에 따른 제1의 값과, 이 제1의 값과 다르고, 제1의 값과 동상으로 변화하는 값으로 이루어진 제2의 값을 출력하는 전압-전류 변환 회로와, 이 전압-전류 변환 회로의 제1의 값의 출력에 근거하여 출력회로의 제2의 입력 노드의 전위를 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위를 기준으로 제어함과 동시에, 전압-전류 변환 회로의 제2의 값의 출력에 근거하여, 출력 회로의 제1의 입력 노드의 전위를 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위를 기준으로 제어하는 신호 변환 회로와, 출력 회로의 출력 노드와 전압-전류 변환 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 마련한 것이다.

본 발명의 제6의 발명에 관한 증폭 회로는, 전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터, 및 접지 전위 노드와 출력 노드와의 사이에 접속되고, 게이트, 전극이 제2의 입력 노드에 접속된 N형 MOS 트랜지스터로 이루어진 제2의 트랜지스터를 갖는 출력 회로와, 입력 신호가 입력되는 반전 입력 노드, 비교 전위가 입력되는 비반전 입력 노드, 반전 입력 노드에 게이트 전극이 접속되는 MOS 트랜지스터로 이루어진 제3의 트랜지스터, 비반전 입력 노드에 게이트 전극이 접속됨고 동시에, 소스 전극이 제1의 트랜지스터의 소스 전극과 공통접속되어 제1의 트랜지스터와 차동(differential)쌍의 트랜지스터를 구성하고, 드레인(drain) 전극이 제2의 출력 노드에 접속되는 MOS 트랜지스터로 이루어지는 제4의 트랜지스터, 드레인 전극과 게이트 전극이 공통 접속되어 제3의 트랜지스터의 드레인 전극에 접속된 제5의 트랜지스터, 게이트 전극이 제5의 트랜지스터의 게이트 전극에 접속되어 제5의 트랜지스터와 커런트 미러 (currentmirror) 회로를 구성하고, 드레인 전극이 제2의 출력 노드에 접속된, 제6의 트랜지스터 및 제1의 출력노드와 제2의 출력 노드와의 사이에 접속되고 제1의 출력 노드의 전위를 레벤 시프트(level shift) 해서 제2의 출력 노드의 전위로하는 전위 시프트 수단을 갖는 전압-전류 변환 회로와, 이 전압-전류 변환 회로의 제1의 출력 노드의 전위를 수신하여 출력 회로의 제2의 입력 노드의 전위를 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위를 기준으로 제어함과 동시에, 전압-전류 변환 회로의 제2의 출력 노드의 전위를 수신하여 출력회로의 제1의 입력 노드의 전위를 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위를 기준으로 제어하는 신호 변환회로와, 출력 회로의 출력 노드와 전압-전류 변환 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 마련한 것이다.

본 발명의 제7의 발명에 관한 휴대폰용 반도체 집적 회로 장치는, 전원 전위 노드와 음성 발생 수단이 접속되는 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드에 접속된 P형 MOS 트랜지스터, 및 접지 전위 노드와 출력노드와의 사이에 접속되고, 게이트 전극이 제2의 입력 노드에 접속된 N형 MOS 트랜지스터를 갖는 출력 회로와, 음성 신호가 입력되는 반전 입력 노드에 게이트 전극이 접지되는 제1의 차동쌍용의 MOS 트랜지스터, 및 비교 전위가 입력되는 비반전 입력 노드에 게이트 전극이 접속됨과 동시에, 소스(sourse)전극이 제1의 차동쌍용의 MOS 트랜지스터의 소스 전극과 접속되어 제1의 차동쌍용의 MOS 트랜지스터와 차동쌍의 트랜지스터를 구성하는 제2의 차동쌍용의 MOS 트랜지스터를 갖고, 입력된 음성 신호와 비교 전위의 전위차에 따른 값을 제2의 차동쌍용의 MOS트랜지스터의 드레인 전극으로부터 출력하는 전압-전류 변환 회로와, 이 전압-전류 변환 회로의 출력에 근거하여 출력 회로의 제2의 입력 노드의 전위를 접지 전위 노드에 인가되는 전위 보다 높은 제2의 소정 전위를 기준으로 제어함과 동시에, 출력 회로의 제1의 입력 노드의 전위를 상기 제2의 소정 전위보다 높고 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위를 기준으로 제어하는 신호 변환 회로와, 출력 회로의 출력 노드와 전압-전류 변환 회로의 반전 입력 노드와의 사이에 접속된 귀환 회로를 구비한 음성 증폭 회로를 마련한 것이다.

[발명의 실시 형태]

[실시형태 1]

제1도 및 제2도는 본 발명의 실시 형태 1을 도시한 AB급 CMOS OP엠프(아하, OP엠프라고 약칭한다)를 이용한 증폭 회로를 도시한 회로도로서, 제1도에 있어서 (1)은 직류 전류를 저지하기 위한 콘덴서 CO을 거쳐서 접속된, 예를 들면, 스피커 (speaker)나 이어폰(ear phone)등의 부하(load) RL을 구동하기 위한 출력 회로이고, 제2도에 도시한 바와 같이 제1의 입려 노드 (la)에 제어 전극인게이트 전극이 접속되고, 전원 전위 V_DD(본 실시 형태 1에 있어서는 예를 들면 3V)가 인가되는 제1의 전원 전위 노드에 한쪽의 주전극인 소스 전극이 접속됨과 동시에, OP 엠프의 출력단으로 되는 출력 노드 (1c)에 다른쪽의 주전극인 드레인 전극이 접속된 P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1과, 제2의입력 노드 (1b)에 제어 전극인 게이트 전극이 접속되고, 접지 전위가 인가되는 접지 전위 노드에 한쪽의 주전극인 소스 전극이 접속됨과 동시에, 출력 노드 (1c)에 다른쪽의 주전극인 드레인 전극이 접속된 N형 MOS 트래지스터로 이루어진 제2의트랜지스터Q2와, 상기 제1의 트랜지스터 Q1의 제어 전극과 다른쪽의 주전극과의 사이에 접속된, 예를 들면, MOS 캐패시티 (capacitor)로 이루어진 제1의 용량성 소자 C1과, 상기 제2의 트랜지스터 Q2의 제어 전극과 다른쪽의 주전극과의사이에 접속된, 예를 들면 MOS 캐패시터로 이루어진 제2의 용량성 소자 C2에 의해 구성되어 있는 것이다.

또한, 제1 및 제2의 용량성 소자 C1 및 C2는, 제1의 입력노드 (la)와제2의 입력 노드 (1b)에 각각 입력된 신호의 위상이 어긋난 것을 맞추어, 예를들면 OP 앰프와 출력단과 반전 입력단을 접속시켜, 귀환 회로를 구성했을 때, 출력단과 반전 입력단과의 신호 합성에 의한 발진을 막기 위해 전체의 위상을 조정하려고 마련된 것이다.

(2)는 반전 입려단 1N(-)으로부터 입력 저항(6)을 거쳐서 반전 입력 노드 (2a)에 입력되는 입력 신호(본 실시 형태 1에 있어서는 전원 전위 V_DD의 1/2의 전위 1/2 V_DD로 바이러스(bias)된 신호)와 비반전 입력단 IN(+)에 접속된 비반전 입력 노드 (2b)에 입력되는 비교 전위 발생 수단(7)으로부터의 소정 전위(본 실시 형태 1에 있어서는 전원 전위 V_DD의 1/2의 전위1/2 V_DD)로 이루어진 비교 전위와의 전위차에 따라 이 전위차에 비례한 값을 출력하는 전압-전류 변환 회로로, 구체적으로는 상기 전위차에 따라 상기 반전 입력 노드 (2a) 및 비반전 입력 노드 (2b)에각각 접속되는 트랜지스터에 흐르는 전류값을 제어하고, 제어된 전류값에 따른 전류를 출력 노드 (2c)에 흐르게 하는, 즉, 출력 노드 (2c)로부터 외부 회로로 전류가 흘러 나가거나, 또는 외부 회로로부터 출력 노드 (2c)로 전류를 흘려 들어가도록 하는 것으로, 제2도에 도시한 바와 같이 되어 있다.

제2도에 있어서, Q3은 상기 비반전 입력 노드 (1a)에 제어 전극인 게이트 전극이 접속된 P형 MOS 트랜지스터로 이루어진 제3의 트랜지스터, Q4는 상기반전 입력 노드 (1b)에 제어 전극인 게이트 전극이 접속되고, 상기 제1의 트랜지스터 Q1의 한쪽 주전극인 소스 전극에 한쪽 주전극인 소스 전극이 접속됨과 동시에 출력 노드 (2c)에 다른쪽의 주전극인 드레인 전극이 접속된 P형 MOS 트랜지스터로 이루어진 제4의 트랜지스터로, 본 실시 형태 1에 있어서는 상기 제3의 트랜지스터 Q3과 동일한 사이즈, 즉, 게이트 길이 및 게이트 폭을 같게 하여 같은 특성을 지니도록 형성되고, 상기 제3의 트랜지스터 Q3에 의해 차동쌍의 트랜지스터를 구성하고 있다.

Q5는 상기 제2의 전원 전위 노드에 한쪽 주전극인 소스 전극이 접속됨과 동시에, 상기 제1의 트랜지스터 Q1의 다른쪽 주전극인 드레인 전극에 다른쪽의주전극인 드레인 전극이 접속되며, 게이트 전극인 제어 전극이 다른쪽의 주전극에접소된 N형 MOS 트랜지스터로 이루어진 제5의 트랜지스터, Q6은 상기 제2의전원 전위 노드에 한쪽의 주전극인 소스 전극이 접속됨과 동시에, 상기 제4의 트랜지스터 Q4의 다른쪽 주전극에 다른쪽 주전극인 드레인 전극이 접속되며, 게이트전극인 제어 전극이 상기 제5의 트랜지스터 Q5의 제어 전극에 접속된 N형 MOS트랜지스터로 이루어진 제6의 트랜지스터이며, 이 제6의 트랜지스터와 상기 제5의 트랜지스터 Q5에 의해 커런트 미러 회로를 구성하고, 본 실시 형태 1에 있어서는 상기 제5의 트랜지스터 Q5와 같은 사이즈, 즉, 게이트 길이 및 게이트 폭을 같게 하여 같은 특성을 지니도록 형성되고, 상기 제5의 트랜지스터 Q5에 흐르는 전류와 같은 값의 전류가 흐르도록 되어 있다.

I1은 상기 제1의 전원 전위 노드로부터 제1의 전원 전위 V_DD가 공급되어 상기 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4에 대해서 정전류 i1를 공급하기 위한 제1의 정전류원이다.

다시 제1도로 돌아가서, (3)은 상기 전압-전류 변환 회로 (2)의 출력에 근거하여 상기 출력 회로(1)의 제 1의 트랜지스터 Q1의 게이트 전위를 제1의 소정 전위 {본 실시 형태 1에 있어서는 상기 입력 신호가 없을 때 (무신호시로,반전 입력단 IN(-)에 입력 신호가 입력되어 있지 않고, 출력단 OUT로부터 출력단OUT에 콘덴서 (condenser) CO을 거쳐서 접속된 부하 RL로 전류가 흘러 나가거나, 부하 RL에서 출력단 OUT에 전류가 흘러 들어오거나 하지 않는 상태에서, 제1 및 제2의 트랜지스터 Q1 및 Q2에 설정 전류(設定電流) I(idle)가 흐르고 있는 상태)의 제1의 트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)을 제1의 전원 전위노드에 인가되는 전원 전위 V_DD에 뺀 값)를 기준으로 해서 제어함과 동시에, 상기출력 회로 (1)의 제2의 트랜지스터 Q2의 게이트 전위를 상기 제1의 소정 전위보다 낮은 제2의 소정전위 (본 실시예 1에 있어서는, 상기 무신호시의 제2의트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)와 동일한 값)를 기준으로 해서 제어하는, 바꿔 말하면, 상기 전압-전류 변환 회로(2)의 출력 노드 (2c)에 흐르는전류를 받아서 상기 출력 회로 (1)의 제1 및 제2의 입력 노드 (la) 및 (1b)에흐르는 전류 및 그들의 전위를 제어하기 위한 신호 변환 회로로서, 상기 출력 회로(1)의 제1의 트랜지스터 Q1의 게이트, 전위를 제어하기 위한 제1의 변환부 (4)와, 상기 출력 회로 (1) 의 제2의 트랜지스터 Q2의 게이트 전위를 제어하기 위한 제2의 변환부 (5)를 구비하고 있고, 제1의 변환부 (4)의 출력 전위가 제2의 변환부 (5)를 구비하고 있고, 제1의 변환부 (4)의 출력 전위가 제2의 변환부 (5)의 출력 전위에 근거하여 생성되어 있다.

상기 제1의 변환부 (4)는, 상기 전압-전류 변환 회로 (2)의 출력 노드(2c)에 접속되는 입력 노드 (4a)와, 상기 출력 회로 (1)의 제1의 입력 노드(1a)에 접속되는 출력 노드 (4b)를 갖고, 상기 전압-전류 변환 회로 (2)의 출력에근거하여 (본 실시 형태 1에 있어서는 제2의 변환부 (5)의 출력이기도 하다) 상기 출력 회로 (1)의 제1의 트랜지스터 Q1의 게이트 전위를 상기 제1의 소정전위를 기준으로 제어하는, 바꿔 말하면, 상기 전압-전류 변환 회로 (2)의 출력노드 (2c)에 흐르는 전류, 이 경우, 출력 노드 (2c)로부터 입력 노드 (4a)에 흘려보내는 전류 또는 상기 입력 노드 (4a)로부터 출력 노드 (2c)에 흘러 들어오는 전류에 따라서 제어된 입력 노드 (4a)에 전위에 따라서, 이 입력 노드 (4a)의 전위에따른 전류를 출력 노드 (4b)에 흘려 보내 상기 출력 회로 (1)의 제1의 입력 노드(1a)에 흐르는 전류 및 그 전위를 제어하는 것이다.

또한, 제2의 변환부 (5)는, 상기 전압-전류 변환 회로 (2)의 출력 노드(2c)에 접속되는 입력 노드 (5a)와 상기 출력 회로(1)의 제2의 입력 노드(1b)에 접속되는 출력 노드(5b)를 갖고, 상기 전압-전류 변환 회로(2)의 출력에 근거하여 상기 출력 회로 (1)의 제2의 트랜지스터 Q2의 게이트 전위를 상기 제2의 소정전위를 기준으로 제어하는, 바꿔 말하면 상기 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 흐르는 전류, 이 경우 출력 노드 (2c)로부터 입력 노드 (5a)에 흘려 보내는 전류 또는 상기 입력 노드 (5a)로부터 출력 노드 (2c)에 흘러 들어가는 전류에 근거하여 제어된 입력 노드 (5a)의 전위에 따라서, 이 입력 노드 (5a)의 전위에 따른 전류를 출력 노드 (5b)에 흘려 보내 상기 출력 회로 (1)의 제1의 입력 노드(1b)에 흐르는 전류 및 그 전위를 제어하기 위한 것이다.

이 신호 변환 회로 (3)의 구체적 회로예를 제2도에 도시한다.

제2도에 있어서, Q7은 입력 노드 (4a)에 제어 전극인 게이트 전극이 접속되고, 상기 제2의 전원 전위 노드에 다른쪽의 주전극인 드레인 전극이 접속된 P형 MOS 트랜지스터로 이루어진 제7의 트랜지스터, I2는 상기 제1의 전원 전위노드로부터 제1의 전원 전위 V_DD가 공급되어 정전류 i2를 공급하기 위한 제2의정전류원이고, 정전류 공급 노드가 상기 제7의 트랜지스터 Q7의 한쪽의 주전극인 소스 전극에 접속되어 있다.

Q8은 이 제2의 정전류원 I2의 정전류 공급 노드와 상기 제7의 트랜지스터 Q7의 한쪽 주전극과의 접속점에 제어 전극인 게이트 전극이 접속되고, 상기 제1의 전원 전위 노드에 다른쪽의 주전극인 드레인 전극이 접속된 N형 MOS 트랜지스터로 이루어진 제8의 트랜지스터, I3은 이 제8의 트랜지스터의 한쪽의 주전극인 소스 전극에 정전류 인출 노드가 접속되고, 이 정전류 인출 노드로부터 제2의전원 전위 노드로 정전류 i3을 빼내기 위한 제3의 정전류원이다.

R1은, 상기 제1의 전원 전위 노드와 출력 노드 (4b)와의 사이에 접속된 저항 소장로 이루어진 부하 소자, Q9는 이 부하 소자에 다른쪽의 주전극인 드레인전극이 접속되고, 제어 전극인 게이트 전극에 소정 전위인 바이어스 전위 (본 실시형태 1에 있어서는 무신호시의 상기 제2의 트랜지스터 Q2에 있어서 게이트,/소스간 전압 V_GS2(idle)와 상기 제7의 트랜지스터 Q7에 있어서 게이트/소스간 전압V_GS7과의 합과 동등한 전위)가 인가되는 N형 MOS 트랜지스터로 이루어진 제9의 트랜지스터이고, 상기 제8의 트랜지스터 Q8과 채널 길이가 같고 채널 폭이 1 : n로 형성되고 있다.

I4는, 이 제9의 트랜지스터의 한쪽의 주전극인 소스 전극에 정전류 인출노드가 접속되고, 이 정전류 인출 노드로부터 제2의 전원 전위 노드로 정전류 i4를 빼내기 위한 제4의 정전류원으로서, 정전류 i4가 제3의 정전류원 I3에 흐르는 정전류 i3에 대해 1 : n (=i3 : i4)의 관계가 되도록 형성되어 있다. R2는, 상기 제8의 트랜지스터 Q8의 한쪽 주전극과 상기 제9의 트랜지스터 Q9의 한쪽 주전극과의 사이에 접속된 저항 소자이다.

또한, 부하 소자 R1의 저항값 r1은, r1×i4의 값이, 무신호시의 제1의트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 동일하게 되도록 설정되어 있다.

또한, 제7의 트랜지스터 Q7, 제2의 정전류원 I2, 제8의 트랜지스터 Q8, 제3의 전류원 I3, 부하 소자 R1, 제9의 트랜지스터 Q9, 제4의 정전류원 Q4 및 저항 소자 R2에 의해 신호 변환 회로 (3)의 제1의 변환부 (4)를 구성하고 있는 것이다.

(5c)는 입력 노드 (5a)와 출력 노드 (5b)를 접속하는 배선으로, 상기 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 흐르는 전류, 즉, 출력 노드 (2c)로부터 입력 노드 (5a)에 흘러 나가는 또는 입력 노드 (5a)로부터 출력 노드 (2c)에 흘러 들어가는 전류에 근거하여 제어된 입력 노드 (5a)의 전위에 따라, 이 입력 노드(5a)의 전위에 따른 전류 (본 실시예 1에서는 출력 노드 (2c)로 흐르는 전류와 같다)를 출력 노드 (5b)에 흘려보내 상기 출력 회로 (1)의 제1의 입력 노드 (1b)에 흐르는 전류 및 그 전위를 제어하기 위한 신호 변환 회로 (3)의 제1의 변환부 (4)를 구성하는 것으로, 특히 배선을 설치하지 않고 입력 노드 (5a)와 출력 노드(5b)를 동일한 노드로 한 것이어도 좋다.

제1도에 있어서, (8)은 상기 출력 회로 (1)의 출력 노드 (1c)와 상기 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)와의 사이에 접속된 귀환 회로이고, 출력 회로 (1)의 출력 노드 (1c)의 전위를 상기 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)에 부 귀환 (ndgative feedback)을 걸기 위한 것으로, 예를 들면, 제2도에 도시한 바와 같이 저항성 소자 R3에 의해 구성되어 있다.

(9)는 상기 전압-전류 변환 회로 (2)와 상기 신호 변환 회로 (3)에 의해 구성되고, 비반전 입력단 IN(-)에 입력된 입력 신호와 비교 전위 발생 수단(7)으로부터의 비교 전위와의 전위차에 근거하여, 상기 출력 회로 (1)의 제1의 입력 노드 (la)의 전위를 상기 제1의 소정 전위를 기준으로 제어함과 동시에, 상기 출력회로 (1)의 제2의 입력 노드(1b)의 전위를 상기 제2의 소정 전위를 기준으로 제어하는 제어 회로이다.

다음에, 이와 같이 구성된 OP앰프를 이용한 중폭 회로의 동작에 대하여 설명한다.

우선, 무신호시, 즉, 증폭 회로의 반전 입력단 IN(-)에 입력 신호가 인가되어 있지 않은 상태이고, 출력단 OUT로부터, 출력단 OUT에 콘덴서 CO을 거쳐서 접속된 부하 RL에 전류가 흘러 나가거나, 부하 RL로부터 출력단 OUT에 전류가 흘러 들어가지 않는 상태의 동작에 대하여 설명한다.

무신호시이기 때문에, 반전 입력단 IN(-)에는 바이어스 전압인 1/2 V_DD가 인가되고, 비반전 입력단 IN(+)에는 비교 전위인 1/2V_DD가 인가된다.

그 결과, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a) 및 비반전 입력노드 (2b)에는 동일한 1/2 V_DD가 인가되게 되어, 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4에 흐르는 전류는 동일한, 즉 제1의 정전류원 I1로부터의 정전류 i1의 1/2의 전류가 된다.

그리고, 제3의 트랜지스터 Q3에 1/2·il의 전류가 흐름에 따라, 제5의트랜지스터 Q5에도 1/2·i1의 전류가 흐르며, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1의 전류를 흐르게 했다.

제6의 트랜지스터 Q6에 흐르는 전류와 제4의 트랜지스터 Q4에 흐르는 전류는 양자 모두 1/2·i1로 같기 때문에, 전압-전류 변환 회로 (2)의 출력 노드(2c)로부터 신호 변환 회로 (3)의 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)로 흘러나가는 전류도 없고, 입력 노드 (4a) 및 (5a)로부터 출력노드 (2c)로 흘러 들어가는 전류도 없다.

따라서, 입력 노드 (5a)에 직접 접속되어 있는 출력 노드 (5b)는 입력 노드(5a)와 동일한 상태이다. 이 때의 출력 노드 (5b)의 전위는 제2의 트랜지스터 Q2에 설정 전류 I(idle)가 흐를 때의 제2의 트랜지스터 Q2의 게이트/소스간 전압V_GS2(idle)와 동일하게 설정되어 있기 때문에, 출력 회로 (1)의 제2의 입력 노드(1b)의 전위는 V_GS2(idle)로 된다. 따라서, 제2의 트랜지스터 Q2의 게이트 전극에인가되는 전위가 V_GS2(idle)이므로, 제2의 트랜지스터 Q2에는 설정 전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제2의 트랜지스터 Q2가 N형 MOS 트랜지스터로 구성되어 있기 때문에, 제2의 트랜지트터 Q2를 비도통 상태에 가까운 약간의 도통 상태 (이 때의 게이트 전위를 이 N형 MOS 트랜지스터의 임계치 전압 부근으로 한다)에서 동작시킬 수 있기 때문에 아주 작은 전류값으로 할 수 있다.

한편, 입력 노드 (4a)에 제어 전극이 접속된 P형 MOS 트랜지스터인 제7의트랜지스터 Q7은 그 게이트, 전극에 V_GS2(idle)로 된 낮은 전위가 인가되므로 도통상태가 되고, 제2의 소정 전원 I2부터의 정전류 i2가 흐른다. 그 결과, 제8의트랜지스터 Q8의 게이트 전극의 전위는 제7의 트랜지스터 Q7의 게이트 전극의 전위보다, 제7의 트랜지스터 Q7의 게이트/소스간 전압 V_GS7분 만큼 높은 전위, 즉, V_GS2(idle)+V_GS7의 전위가 된다.

이 때, 제8 및 제9의 트랜지스터 Q8 및 Q9의 게이트, 전극에 인가되는 전위는 같게 되어 있기 때문에, 제8의 트랜지스터 Q8에 흐르는 전류와 제9의 트랜지스터 Q9에 흐르는 전류의 비는 1 : n이 된다.

그리고, 제3의 정전류원 I3에 의한 정전류 i3과 제4의 정전류원 I4에 의한 정전류 i4와의 비도 1 : n으로 되기 있기 때문에 제8의 트랜지스터 Q8에는 전류 i3가 흐름과 동시에, 제9의 트랜지스터 Q9에는 전류 i4가 흐른다. 그 결과, 저항 소자 R2에는 전류가 흐르지 않는다.

따라서, 부하 소자 R1에 전류 i4가 흐르고, 이 부하 소자 R1에 의한 전압 하강분은 i4×rl이 된다. 이 전압 하강분 i4×r1은, 비도통 상태에 가까운 약간의 도통 상태 (이 때의 제1의 트랜지스터 Q1인 P형 MOS 트랜지스터의 게이트 전위를 이 제1의 트랜지스터의 임계치 전압 부근으로 한다)에서 제1의 트랜지스터 Q1에 아주 작은 값인 {V_DD-i4×r1(=V_GS1(idle)}이 된다. 따라서 제1의 트랜지스터 Q1에는 설정전류 I(idle)가 흐를 때의 제1의 트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다. 따라서, 이 때의 출력 노드 4b의 전위는 {전원 전위 노드에 인가되는 전원 전위 V_DD-i4×rl}이 되고, 출력 회로(1)의 제1의 입력 노드(la)의 전위는 I(idle)가 흐른다. 이 때의 설정 전류I(idle)는, 제1의 트랜지스터 Q1이 P형 MOS 트랜지스터로 구성되어 있으므로, 제1의 트랜지그터 Q1을 비도통 상태에 가까운 약간의 도통 상태에서 동작시키기 때문에 아주 작은 전류값으로 할 수 있다.

요컨대, 이와 같이 무신호시에 신호 변환 회로 (3)의 출력 노드 (5b)가V_GS2(idle)로, 출력 노드 (4b)가 V_DD-V_GS1idle)로 유지되는 것은 신호 변환 회로(3)이 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위가 V_GS2(idle)보다 높아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 높게 하여 제2의 트랜지스터 Q2의 도통도를 올려 그것에 흐르는 전류를 I(idle) 보다 크게하고, 아울러,제1의 트랜지스터 Q1의 도통도를 내려서 거기에 흐르는 전류를 I(idle) 보다 작게 되도록 기능하며, 그것에 의해 출력 회로 (1)의 출력 노드 (1c)의 전위를 내리고, 전압-전류 변환 회로(2)의 비반전 입력 노드 (2a)의 전위를 내려서 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 출력 노드 (2c)의 전위를 내리고, 출력 노드(5b)를 V_GS2(idle)로, 출력 노드(4b)를 V_DD-V_GS1(idle)로 유지시키고, 또한 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위가 V_GS2(idle) 보다 낮아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 낮게 해서 제2의 트랜지스터 Q2의도통도를 내려 거기에 흐르는 전류를 I(idle)보다 작게하고, 아울러, 제1의 트랜지스터 Q1의 도통도를 올려 거기에 흐르는 전류를 I(idle)보다 크게 하도록 기능하며, 그것에 의해 출력 회로 (1)의 출력 노드 (1c)의 전위를 올리고, 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 올려서 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위를 올리고, 출력 노드 (5b)를 V_GS2(idle)로, 출력 노드(4b)를 V_DD-V_GS1(idle)로 유지시킨다.

그 결과, 제1 및 제2의 트랜지스터 Q1 및 Q2 각각에, 출력 노드 (1c)에 안정된 출력파형을 얻기 위하여, 제1 및 제2의 트랜지스터 Q1 및 Q2의 도통상태-비도통상태 이행시에 전류의 흐름을 자연스럽게 변화시키는데 필요한 아주작은 값인 I(idle)가 흐르지만, 출력 회로 (1)의 출력 노드 (1c)로부터 출력단 OUT으로 접속된 부하 RL에 전류가 흘러나가거나, 부하 RL에서 출력단 OUT에 전류가 흘러 들어오거나 하는 일은 없다.

다음에, OP 엠프의 반전 입력단 IN(-)에 입력 신호가 인가된 경우의 동작에 대하여, 제3도에 도시한 주요부의 파형 (설명의 의상, 입력 신호로써 정현파의 신호가 입력된 것으로 한다)을 이용하여 설명한다.

우선, 입력 신호 (제3도의 (a) 참조)가 바이어스 전압인 1/2 V_DD에 대해서부(負)인 경우 (제3도에 도시하는 제1의 기간)에 대하여 설명한다.

입력 신호가 1/2 V_DD에 대하여 부이면, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 낮아서, 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 트랜지스터Q4의 도통도보다 높아지기 때문에, 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4에흐르는 전류보다 커진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1 + Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가1/2·i1-Δil이 된다. i1 은 제1의 정전류원 I1에 의해 흐르는 정전류값, Δi1은 상기 전위차에 따라서 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5에 1/2·i1 + Δil의 전류가 흘러, 제5의트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1+Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil이고, 제6의 트랜지스터 Q6 에 흐르는 전류는 1/2·i1+Δil이고, 결과적으로 그 차이인 2Δil 전류가 신호 변환 회로 (3)의 제1의 변환부(4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)로부터 제6의 트랜지스터 Q6에 흐러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라서 제2의 트랜지스터 Q2의 무신호시의 게이트/소스간 전압 V_GS2(idle) 보다 낮아지도록 변화한다. 제2의 변환부(5)의 입력 노드 (5a)의 전위 변화는 그대로 출력 노드 (5b)의 전위 변화가 되어,제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위 V_GS2를 V_GS2(idle) 보다 낮게한다.

따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태 내지 비도통 상태의 범위가 되어, 제2의 트랜지스터 Q2에흐르는 전류는 아주 작은 값인 I(idle) 보다 한층 낮은 값에서 0의 범위로 된다(제3의 (d) 참조).

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제7의 트랜지스터 Q7은, 그 게이트 전극에 V_GS2(idle)보다 낮은 전위가 인가되기 때문에 도통 상태를 계속유지하여, 제2의 정전류원 I2로부터의 정전류 i2가 계속 흐른다. 그 결과 입력노드 (4a)의 전위가 V_GS2(idle)보다 낮은 전위 V_GS2이기 때문에, 제8의 트랜지스터Q8 게이트 전극의 전위는 V_GS2(idle)+V_GS7의 전위보다 낮은 V_GS2+V_GS7의 전위가 된다(제3도의 (b)참조).

따라서, 제8의 트랜지스터 Q8의 게렌, 전위가 제9의 트랜지스터 Q9의게이트 전위 (V_GS2(idle)+V_GS7) 보다 낮아지기 때문에, 제8의 트랜지스터 Q8에 흐르는 전류는 제3의 정전류원 I3의 정전류값 i3보다 낮고 (제3도의 (c) 참조).

제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4 보다높아진다(제3도의 (c)참조). 이때, 제9의 트랜지스터 Q9로부터 저항성 소자R2를 거쳐서 제3의 정전류원 I3에 전류가 흐른다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 높아지기 때문에 부하 소자 R1에 있어서의 전압 하강분이 커지고, 그 결과 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 즉 제1의 트랜지스터 Q1의 게이트 전위는 {V_DD-V_GS1(idle)} 보다 낮아지고 (제3도의 (d)참조), P형MOS 트랜지스터로 이루어진 제I의 트랜지스터 Q1의 도통도가 높아져, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle) 보다 커진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle) 보다 크고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle) 보다 작기 때문에 출력 회로 (1)의 출력 노드 (1c)로부터 출력단 OUT에 접속된 부하 RL에 전류가 흘러나간다(제3도의(e) 참조).

그 결과, 출력 회로 (1)의 출력 노드 (1c)의 전위 (출력 신호)는 1/2 V_DD보다 높아진다 (제3도의 (d) 참조).

또한, 출력 회로 (1)의 제1 및 제2의 입력 노드(la) 및 (1b)의 전위 변화는 캐패시티 C1 및 C2와 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)로 부 귀환됨으로써 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

또한, 출력 회로 (1)의 소비 전류는 제3도의 (f)와 같이 된다.

한편, 입력 신호(제3도의 (a)참조)가 바이어스 전압인 1/2 V_DD에 대해서 정(正)인 경우(제3도에 도시한 제2의 기간)에 대해서 설명한다.

입력 신호가 1/2 V_DD에 대해서 정이면, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 높기 때문에, 그 전위차에 따라 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 낮아지므로 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4에 흐르는 전류보다 작아진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1-Δil로 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1+Δil로 된다.

단, i1은 제1의 정전류원 [1에 의해 흘려지는 정전류값, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5에 1/2·i1-Δil의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1-Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1-Δil이며, 그 결과, 그 차이 2Δil으로 이루어지는 전류가 제4의 트랜지스터 Q4로부터 신호 변환 회로 (3)의 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)에 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라 제2의 트랜지스터 Q2의 무신호시의 게이트/소스간 전압 V_GS2(idle) 보다 높아지도록 변화한다. 제2의 변환부(5)의 입력 노드 (5a)의 전위 변화는 그대로 출력 노드 (5b)의 전위 변화로 되어, 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위를 V_GS2(idle) 보다 높게 한다.

따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태보다 도통도가 높은 도통 상태가 되어, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle) 보다 높은 값이 된다(제3도의 (d)참조).

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제7의 트랜지스터 Q7은 그게이트 전극에 V_GS2(idle) 보다 높은 전위가 인가되기는 하지만, 도통도가 변화하는만큼 높지 않아, 도통 상태를 계속 유지하며, 제2의 정전류원 (I2)에서의 정전류 (i2)가 계속 흐른다. 그 결과, 입력 노드 (4a)의 전위가 V_GS2(idle) 보다 높은 전위 V_GS7의 이기 때문에, 제8의 트랜지스터 Q8의 게이트 전극의 전위는 V_GS2(idle)+V_GS7의 전위 보다 높은 V_GS2+V_GS7의 전위가 된다(제3도의 (b)참조).

따라서, 제8도의 트랜지스터 Q8의 게이트 전위가 제9의 트랜지스터 Q9의 게이트 전위(V_GS2(idle) + V_GS7)보다 높아지기 때문에, 제8의 트랜지스터 Q8에 흐르는 전류는 제3의 정전류원 (13)의 정전류값 (i3) 보다 높고(제3도의 (c)참조), 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 (14)의 정전류값(i4) 보다 낮아진다(제3도의 (c)참조), 이 때, 제8의 트랜지스터 Q8에서 저항성 소자 R2를 거쳐서 제4의 정전류원 I4로 전류가 흐른다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4 보다 낮아지기 때문에 부하 소자 R1에 있어서 전압 하강분이 작아지고, 그 결과 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 즉 제1의 트랜지스터 Q1의 게이트 전위는 {V_DD1-V_GS1(idle)} 보다 높아지고 (제3도의 (d) 참조), P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 낮아져, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle) 보다 작아진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 적류는 I(idle) 보다 작고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle) 보다 크기 때문에, 출력 회로 (1)의 출력 노드 (1c)로부터 출력단 OUT에 접속된 부하 RL에서 출력 노드 (1a)를 거쳐서 제2의 트랜지스터 Q2에 전류가 흘러나간다(제3도의 (e)참조).

그 결과, 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 1/2 V_DD보다

낮아진다(제3도의 (d)참조).

또한, 출력 회로 (1)의 제1 및 제2의 입력 노드 (1a) 및 (1b)의 전위 변화는 캐패시터 C1 및 C2와 귀환 저항 (R3)을 거쳐서 비반전 입력 노드 (2a)에 부귀환됨으로써 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

또한, 출력 회로(1)의 소비 전류는 제3도의 (f)와 같이 된다. 이와 같이 구성된 OP 앰프를 이용한 증폭 회로에 있어서는 무신호시에 있어서 출력 노드 (1c)에 안정된 출력파형을 얻기 위하여 I(idle)를 흐르게 하고 있는것이지만, 전원 전위 노드와 출력 노드 (1c)와의 사이에 P형 MOS 트랜지스터 Q1을 출력 노드 (1c)와 접지 노드와의 사이에 N형 MOS 트랜지스터 Q2를 접속한 것으로하고 있기 때문에 이 I(idle)은 아주 작은 값으로, 동시에 안정된 전류로 할 수 있는것이다.

또한, 입력 신호를 수신하는 차동 증폭 회로로 이루어진 전압-전류 변환 회로 (2)의 출력을 수신하고, 이 출력에 근거해 N형 MOS 트랜지스터 Q2의 게이트 전극 및 P형 MOS 트랜지스터 Q1의 게이트 전극에 동상으로 변화하는 신호를 인가하는 신호 변환 회로 (3)에 의해, 출력 노드 (1c)에 나타나는 전위는, P형 MOS 트랜지스터 Q1의 게이트 전위 및 N형 MOS 트랜지스터 Q2의 게이트 전위에 영향받지 않고, 이상적으로는 전원 전위 노드로 인가되는 전원 전위 V_DD와 접지 전위 노드에 인가되는 이상적으로는 전원 전위 노드로 인가되는 전원 전위 V_DD와 접지 전위 노드에 인가되는 접지 전위와의 사이의 진폭을 안정적으로 얻을 수 있는 것이다.

예를 들면, 상기한 OP 엠프를 이용한 증촉 회로를 제4도에 도시한 바와 같이 휴대폰에 있어서 수신 회로의 음성 증폭 회로에 이용하고, 전원 전위 V_DD를 3V로했을 경우, 출력 노드 (1c)에 나타나는 출력 신호의 진폭은 하한이 300mV이고, 상한이 2.7V(=3V-300mV)이었다.

즉, 하한은 부하 RL로써의 이어폰과 스피커의 드라이브로써 필요한 최대 전류값 50mA를 N형 MOS 트랜지스터 Q2에 흘러들어가게 하는 것에 의한 N형 MOS 트랜지스터 Q2(이 때의 온(on) 저항은 6Ω)에 의한 전압 하강분(50mA×6Ω)을 상당하며, 상한은 이어폰이나 스피커의 드라이브로써 필요한 최대 전류값 50mA를 P형 MOS트랜지스터 Q1으로부터 흘러나오게 하는 것에 의한 P형 MOS 트랜지스터 Q1 (이 때의 온 저항은 6Ω)에 의한 전압 하강분(50mA×6Ω)을 전원 전위 V_DD에서 뺀 값에상당한다.

또한, 제4도에 도시한 바와 같이 휴대폰에 있어서 수신 회로의 음성 증폭회로에 이용했을 경우, 트랜지스터로써 MOS 트랜지스터를 이용하고, 상기 안테나(101)로 수신한 수신 신호에 의거한 복조 신호를 수신하여 이어폰과 스피커에 인가하기 위한 음성 신호를 출력하는 수신계 회로를 하나의 반도체 집적 회로 장치로써 구성할 수 있는 것이다.

또한, 제4도에 있어서, (101)은 안테나, (102)는 부하 RL로써의 이어폰이나 스피커, (103)은 마이크, (104)는 상기 안테나에서 수신한 수신 신호를 수취할것인가, 상기 안테나 (101)로 송신 신호를 인가할 것인가를 선택하는 고속 변환 TM위치 회로, (105)는 상기 안테나에서 수신한 수신 신호를 상기 스위치를 거쳐서 수신하는 수신 회로, (106)은 이 수신 회로에서 수신된 신호를 복조하는 복조 회로, (107)은 상기 마이크 (103)로부터의 신호에 의거한 신호를 받아 변조하는 변조 회로, (108)은 이 변조 회로에서 변조 신호를 상기 스위치 회로 (104)를 거쳐서 상기안테나 (101)로부터 송신시키기 위한 송신 신호를 출력하는 송신 회로, (109)는 상기 수신 회로(105) 및 송신 회로 (108)을 제어하기 위한 주파수 신서사이저(synthesizer) 회로이다.

상기 스위치 회로 (104), 수신 회로 (105), 복조 회로 (106), 변조 회로(107), 송신 회로 (108) 및 주파수 신서사이저 회로 (109)에 의해 상기 안테나에서 수신된 수신 신호를 복조해서 복조 신호를 출력하고, 이와 함께 상기 마이크(103)로부터의 신호에 의거한 신호를 변조하여 상기 안테나(101)로부터 송신하기 위한송신 신호를 출력하는 복조·변조 회로를 구성하고 있는 것으로, 갈륨·비소(GaAs)를 반도체 기판으로 하는 하나의 반도체 집적 회로 장치에 의해 형성되어 있는 것이다.

(111)은 상기 복조 회로(106)로부터의 복조 신호를 수신하는 수신 신호 해석회로, (112)는 상기 마이크 (103)에서의 신호에 의거한 신호(아날로그 신호)를 받아 처리하여 상기 변조 회로 (107)에 출력하는 송신 신호 생성 회로, (113)은 상기수신 신호 해석 회로 (111)에서 처리된 신호를 받아 처리하여 디지털 신호로써 출력함과 동시에 상기 마이크(103)로부터의 신호에 의거한 신호(디지털 신호)를 받아서 처리하여 아날로그 신호로써 상기 송신 신호 생성 회로 (113)에 출력하는 TDMA 처리 회로이다.

(114)는 이 TDMA 처리 회로에서 처리된 신호(디지털 신호)를 신장(伸長)시켜 출력함과 동시에, 상기 마이크 (103)로부터의 신호에 의거한 신호 (디지칼 신호)를받아서 압축하여 상기 TDMA 처리 회로 (114)에 출력하는 데이터 압축·신장 회로 (ADPCM), (115)는 이 데이터 압축 신장 회로로부터의 신장 회로를 아날로그 신호로변환하여 출력함과 동시에, 상기 마이크(103)로부터의 신호에 의거한 신호 (아날로그 신호)를 디지털 신호로 변환하여 상기 데이타 압축 신장 회로 (114)에 출력하는 A/D·D/A 변환 회로(PCMCODEC)이다. (116)은 이 A/D·D/A 변환 회로에서 아날로그 변환된 신호를 받아서 처리하여 제1도 및 제2도에 도시한 증폭 회로로 이루어진 음성 증폭 회로 (100)의 입력 신호로써 출력하고, 아울러, 상기 마이크 (103)에서의 신호를 받아서 처리하여 상기 A/D·D/A 변환 회로(115)에 출력하는 음성 처리 회로, (117)은 상기 수신 신호 해석 회로 (111), 송신 신호 생성 회로 (112), TDMA 처리 회로 (113), 데이터압축·신장 회로 (114), A/D·D/A 변환 회로 (115), 음성 처리 회로 (116) 및 음성증폭 회로 (100) 각각을 제어하기 위한 제어 신호를 출력하는 시스템 제어 회로(MCU), (118)은 상기 수신 신호 해석 회로 (111), 송신 신호 생성 회로 (112), TDMA 처리 회로 (113), 데이터 압축·신장 회로 (114), A/D·D/A 변환 회로 (115), 음성 처리 회로 (116) 및 음성 증폭 회로 (100) 각각을 제어하기 위한 제어 신호를 출력하는 시스템 제어 회로(MCU), (118)은 상기 수신 신호 해석 회로 (111), 송신신호 생성 회로 (112), TDMA 처리 신호 (113), 데이타 압축, 신장 회로 (114), A/D·D/A 변환 회로 (115), 음성 처리 회로 (116) 및 음성 증폭 회로 (100) 각각에 대해서 클럭(clock)신호를 출력하는 클럭 발생 회로이다.

상기 수신 신호 해석 회로 (111)과, TDMA 처리 회로 (113), 데이터 압축·신장 회로 (114), A/D·D/A 변환 회로 (115) 및 음성 처리 회로 (116)에 있어서 상기복조 회로 (106)에서의 복조 신호르 처리하는 수신계 회로와 음성 증폭 회로 (100)에 의해 상기 (100)에 의해 상기 복조 회로 (106)에서의 복조 신호를 받아서 처리하여 상기 이어폰과 스피커 (102)에 음성 신호로써 출력하는 수신 회로 (119)를 구성하고, 상기 송신 신호 생성 회로 (112)와 TDMA 처리 회로 (113), 데이터 압축·신장 회로 (114), A/D·D/A 변환 회로 (115) 및 음성 처리 회로 (116)에 있어서 상기 마이크 (103)로부터의 신호를 처리하는 송신계 회로에 의해 상기 마이크(103)로부터의 신호를 받아서 처리하여 상기 변조 회로 (107)에 상기 안테나(101)로부터 송신된 송신 신호를 위한 신호를 출력하는 송신 회로(120)을 구성한다.

상기 수신 회로 (119), 송신 회로 (120), 시스템 제어 회로(117) 및 클럭발생 회로 (118)에 의해 수신·송신 회로 (121)을 구성하고 있는 것으로, 모든 트랜지스터를 MOS트랜지스터에 의해 구성하고, 이 수신·송신 회로 (121)이 실리콘(silicon)을 반도체 기판으로 하는 하나의 반도체 집적 회로 장치로써 형성되어 있는 것이다.

[실시 형태 2]

제5도는 본 발명의 실시 형태 2를 도시한 AB급 CMOS OP 엠프(이하, OP 앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제1도 및 제2도에 도시한 실시 형태 1에 대해서, 진압-전류 변환 회로 (2) 및 신호 변환 회로 (3)의 전원 범위를 출력 회로 (1)의 전원 범위보다 광범위하게 되도록 형성한 점이 다르고, 이에 따른 신호 변환 회로 (3)의 회로 구성이 약간 상이하게 한 점이 다르며, 그외의 점에 대해서는 같은 방식으로 구성한 것이다.

제5도에 있어서, 제1도 및 제2도에 붙인 부호와 동일한 부호는 동일 또는 상당 부분을 도시한 것으로, (1)은 제1의 전원 전위 V_DD1(본 실시 형태 2에 있어서는, 예를 들면 1.0V)가 인가되는 제1의 전원 전위 노드와 접지 전위 노드와의 사이에 접속되고, 전원 범위가 V_DD1에서 구동되는 출력 회로로서, 구체적 구성은 상기한 실시 형태 1과 같다.

(2)는 상기 제1의 전원 전위 V_DD1보다 높은 전위인 제2의 전원 전위 V_DD2(본 실시 형태 2에 있어서는 예를 들면 2.5V)가 인가되는 제2의 전원 전위 노드와 접지 전위 노드와의 사이에 접속되고, 전원 범위가 상기 출력 회로 (1)의 전원범위 V_DD1보다 광범위한 V_DD2에서 구동되는 전압-전류 변환 회로로, 구체적인 구성은 상기한 실시 형태1과 같다.

(3)은 상기 제2의 전원 전위 노드와 상기 접지 전위보다 낮은 부 전위 V_DD3(본 실시 형태 2에 있어서는 예를 들면 -1.0V)가 인가되는 제3의 전원 전위 노드와의 사이에 접속되고, 전원 범위가 상기 출력 회로 (1)의 전원 범위 V_DD1및 상기전압-전류 변환 회로 (2)의 전원 범위 V_DD2보다 광범위한 V_DD2-V_DD3에서 구동되는 신호 변환 회로로, 상기 전압-전류 변환 회로 (2)의 출력에 근거하여 상기 출력 회로 (1)의 제1의 트랜지스터 Q1의 게이트 전위를 제1의 소정 전위 (본 실시 형태 2에 있어서는 무신호시의 제1의 트랜지터 Q1의 게이트/소스간 전압V_GS1(idle)를 제1의 전원 전위 노드에 인가되는 전원 전위 V_DD1에서 뺀 값)을 기준으로 해서 제어함과 동시에, 상기 출력 회로 (1)의 제2의 트랜지스터 Q2의 게이트 전위를 상기 제1의 소정 전위보다 낮은 제2의 소정 전위 (본 실시 형태 2에있어서는 무신호시의 제2의 트랜지스터 Q2의 게이트-소스간 전압 V_GS2(idle)과같은 값)를 기준으로 해서 제어하는 것으로, 상기 출력 회로 (1)의 제1의 트랜지스터 Q1의 게이트 전위를 제어하기 위한 제1의 변환부 (4)와, 상기 출력 회로(1)의 제2의 트랜지스터 Q2의 게이트 전위를 제어하기 위한 상기의 실시 형태 1과 마찬가지의 제2의 변환부(5)를 구비하고 있고, 제1의 변환부 (4)의 출력전위가 제2의 변환부 (5)의 출력 전위에 근거하여 생성되어 있다.

그리고, 제1의 변환부 (4)는 제10내지 제13의 트랜지스터 Q10-Q13, 제5 및 제6의 정전류원 I5 및 I6, 부하 소자 R1와 저항성 소자 R4에 의해 구성되어 있다.

제10의 트랜지스터 Q10은 입력 노드 (4a)에 제어 전극인 게이트 전극이 접속된 P형 MOS 트랜지스터로 이루어진다.

제5의 정전류원 I5는 상기 제2의 전원 전위 노드로부터 제2의 전원 전위 V_DD2가 공급되어 정전류 (i5)를 공급하기 위한 것으로, 정전류 공급 노드가 상기제10의 트랜지스터 Q10의 한쪽 주전극인 소스 전극에 접속되어 있다.

제11의 트랜지스터 Q11은 한쪽의 주전극인 소스 전극이 상기 제3의 전원 전위 노드에 접속되어 있고, 아울러 다른쪽의 주전극인 드레인 전극 및 제어 전극인 게이트 전극이 상기 제10의 트랜지스터 Q10의 다른쪽의 주전극인 드레인전극에 접속된 N형 MOS 트랜지스터로 이루어진다.

제12의 트랜지스터 Q12는 다른쪽의 주전극인 드레인 전극이 접지 전위 노드에 접속되고, 제어 전극인 게이트 전극에 소정 전위인 바이어스 전위 (본 실시형태 2에 있어서는 무신호시의 상기 제2의 트랜지스터 Q2에 있어서 게이트/소스간 전압 V_GS2(idle)와 상기 제10의 트랜지스터의 Q10의 게이트/소스간 전압 V_GS10과 상기 제11의 트랜지스터의 Q11의 게이트/소스간 전압 V_GS11의 합에서 상기 제2의 전원 전위 노드에 인가되는 제2의 전원 전위 V_DD2와 제3의 전원 전위 노드에 인가되는 제3의 전원 전위 V_DD3과의 전원차를 뺀 값과 동등한 전위)가 인가되는P형 MOS 트랜지스터로 이루어지고, 상기 제10의 트랜지스터 Q10과 채널(channel)길이가 같고 채널 폭이 1 : n 으로 형성되어 있다.

제6의 정전류원 I6은 상기 제2의 전원 전위 노드에서 제2의 전원 전위V_DD2가 공급되어 정전류 i6을 공급하기 위한 것으로, 정전류 공급 노드가 상기 제12의 트랜지스터 Q12 의 한쪽 주전극인 소스 전극에 접속되어 있고, 정전류 i6가 제5의 정전류원 I5에 흐르는 정전류 i5에 대해서는 1 : n (=i5N: i6)의 관계가 되도록 형성되어 있다.

저항성 소자 R4는 상기 제10의 트랜지스터 Q10의 한쪽의 주전극과 상기 제11의 트랜지스터 Q11의 한쪽의 주전극과의 사이에 접속되어 있다.

부하 소자 R1은 상기 제1의 전원 전위 노드와 출력 노드 (4b)와의 사이에접속되어 있다.

제13의 트랜지스터 Q13은 이 부하 소자에 다른쪽 주전극인 드레인 전극이 접속되고, 제어 전극인 게이트 전극이 상기 제11의 트랜지스터 Q11의 제어 전극에 접속되며, 한쪽의 주전극이 상기 제3의 전원 전위 노드에 접속되고, 상기제11의 트랜지스터 Q11과 커런트 미러 회로를 구성하며, 본 실시 형태 2에 있어서는 상기 제11의 트랜지스터 11과 같은 사이즈로 하여 특성을 가지도록 구성되고, 상기 제11의 트랜지스터 Q11에 흐르는 전류와 같은 값의 전류가 흐르도록 되어 있다.

게다가, 부하 소자 R1의 저항값 rl은, rl×i5의 값이 무신호시의 제1의트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다.

또한, 본 실시 형태 2에 있어서는 제1의 전원 전위 노드에 공급되는 전원전위 V_DD1은, 예를 들면 망간 (manganese)전지 또는 니켈(nickel)-카드늄(Ni-Cd)전지 한개로부터 공급되고, 제2 및 제3의 전원 전위 노드에 공급되는 전원 전위V_DD2및 V_DD3은 각각, 예를 들면, 망간 전지 또는 니켈-카드늄(Ni-Cd)전지 한 개로부터 공급된 전원 전위를 이 증폭 회로와 함께 IC화된 승압용, 강압용의 DC-DC 콘버터(converter) (도시하지 않음) 에 의해 만들어진 전위가 공급된다. 이와 같이 구동 전류로써 큰 전류를 필요로 하는 출력 회로 (1)은 전원으로부터 직접 공급되도록 하고, 그만큼 전류를 필요로 하지 않는 전압-전류 변환 회로 (2) 및 신호 변환회로 (3)은 DC-DC 콘버터등에 의해 생성된 것으로부터 공급되도록 해도 전혀 문제가 없어 소망하는 동작을 얻을 수 있는 것이다.

다음에, 이와 같이 구성된 OP앰프를 이용한 증폭 회로의 동작에 대하여 설명한다.

우선, 무신호시의 동작에 대해서 설명한다.

전압-전류 변환 회로 (2)의 반전 입력 노드 (2a) 및 비반전 입력 노드 (2b)에는 같은 1/2V_DD2가 인가되어, 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4의 게이트 전극에 인가되는 전위가 같아지고, 제3의 트랜지스터 Q3 및 제4의트랜지스터 Q4에 흐르는 전류는 같아, 즉, 제1의 정전류원 I1 으로부터의 정전류i1의 1/2 의 전류로 된다.

그리고, 제3의 트랜지스터 Q3에 1/2·i1인 전류가 흐름에 따라, 제5의 트랜지스터 Q5에도 1/2·il의 전류가 흘러 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1의 전류를 흐르게 한다.

제6의 트랜지스터 Q6에 흐르는 전류와 제4의 트랜지스터 Q4에 흐르는 전류는 양자 모두 1/2·i1로 같기 때문에 전압-전류 변환 회로 (2)의 출력 노드(2c)로부터 신호 변환 회로 (3)의 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)로 흐르는 전류도 없고, 입력 노드 (4a) 및 (5a)로부터 출력 노드(2c)로 흘러들어가는 전류도 없다.

따라서, 입력 노드 (5a)에 직접 접속되어 있는 출력 노드 (5b)는 입력 노드(5a)와 동일한 상태이다. 이 때의 출력 노드 (5b)의 전위는 제2의 트랜지스터 Q2에 설정 전류 I(idle)가 흘렀을 때의 제2의 트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)와 같게 설정되어 있기 때문에 출력 회로 (1)의 제2의 입력 노드(1b)의 전위는 V_GS2(idle)로 된다. 따라서, 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위가 V_GS2(idle)이기 때문에 제2의 트랜지스터 Q2에는 설정 전류I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제2의 트랜지스터 Q2가 N형MOS 트랜지스터로 구성되어 있기 때문에, 제2의 트랜지스터 Q2를 비도통 상태에 가까운 약간의 도통 상태(이 때의 게이트 전위를 이N형 MOS 트랜지스터의 임계치 전압 부근으로 한다)에서 동작시킬 수 있기 때문에 아주 작은 전류값으로 할 수 있다.

한편, 입력 노드 (4a)에 게이트 전극이 접속된 P형 MOS트랜지스터인 제10의 트랜지스터 Q10은, 그 게이트 전극에 V_GS2(idle)인 낮은 전위가 인가되고, 제10의 트랜지스터 Q10과 차동쌍을 구성하는 제12의 트랜지스터 Q12의 게이트 전극에는 상기한 소정의 바이어스 전압이 인가되어 있어, 제10의 트랜지스터 Q10및 제12의 트랜지스터 Q12 의 게이트 전극에 인가되는 전위가 실질적으로 같아져서, 제10의 트랜지스터 Q10에 흐르는 전류와 제12의 트랜지스터 Q12에 흐르는 전류의 비는 1 : n이 된다.

그리고, 제5의 정전류원 I5에 의한 정전류 i5와 제6의 정전류원 I6에의한 정전류 i6과의 비도 1 : n이 되어 있기 때문에 제10의 트랜지스터 Q10에는 전류 i5가 흐름과 동시에 제12의 트랜지스터 Q12에는 전류 i6가 흐른다.

또한, 저항 소자 R2에는 결과적으로 전류가 흐르지 않는다. 제10의 트랜지스터 Q10에 정전류가 i5가 흐르게 되고, 제11의 트랜지스터 Q11에도 정전류 i5가 흐르며,이 제11의 트랜지스터 Q11과 커런트 미러회로를 구성하는 제13의 트랜지스터 Q13에도 정전류 i5가 흐른다.

따라서, 부하 소자 R1에 전류 i5가 흐르고, 이 부하 소자 R1에 의한 전압강하분은 i5×rl로 된다. 이 전압 하강분 i5×rl은 비도통 상태에 가까운 약간의 도통 상태 (이 때의 제1의 트랜지스터 Q1인 P형 MOS 트랜지스터의 게이트전위를 이 제1의 트랜지스터 Q1의 임계치 전압 부근으로 한다)에서 제1의 트렌지스터 Q1에 아주 작은 값인 I(idle)가 흐를 때의 제1의 트랜지스터 Q1의게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다.

따라서, 이 때의 출력 노드 (4b)의 전위는 {전원 전위 노드에 인가되는 전원전위 V_DD1-i5×rl}로 되고 출력 회로(1)의 입력노드(1a)의 전위는 {V_DD1-i5×r1(V_GS1(idle))} 그 결과, 제1의 트랜지스터 Q1에는 설정전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는 제1의 트랜지스터 Q1이 P형 MOS 트렌지스터로 구성되어 있기 때문에, 제1의 트랜지스터 Q1을 비도통 상태에 가까운 약간의 도통 상태에서 동작할 수 있어, 아주 작은 전류값으로 할 수있다.

요컨대, 이와 같이 무신호시에 신호 변환 회로 (3)의 출력 노드 (5b)가 V_GS2(idle)에, 출력 노드 (4b)가 V_DD1-V_GS1(idle)로 유지되는 것은 신호 변환 회로 (3)이 전압-전류 변환 회로 (2)의 출력 노드(2c)의 전위가 V_GS2(idle) 보다 높아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 높게 하여 제2의 트랜지스터 Q2의 도통도를 올려서 거기에 흐르는 전류를 I(idle) 보다 크게하고, 아울러제1의 트랜지스터 Q1의 도통도에 내려서 거기에 흐르는 전류를 I(idle) 보다작게 하도록 기능하고 그것에 대해 출력 회로 (1)의 출력 노드 (1c)의 전위를 내리고, 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 내려서 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위를 내리고, 출력 노드 (5b)를 V_GS2(idle)로, 출력 노드(4b)를 V_DD1-V_GS1(idle)로 유지시키며, 또한 전압-전압 변환 회로(2)의 출력 노드 (2c)의 전위가 V_GS2(idle) 보다 낮아지면 출력 노드(5b)의 전위 및 출력 노드 (4b)의 전위를 낮게 해서 제2의 트랜지스터 Q2의 도통도를 내려서 거기에 흐르는 전류를 I(idle)보다 작게 하고 이와 함께 제1의 트랜지스터 Q1의 도통도를 올려서 거기에 흐르는 전류를 I(idle)보다 크게 하도록 기능하고, 그것에 의해서 출력 회로 (1)의 출력 노드 (1c)의 전위를 올리고, 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 올려서 전압-전류 변환 회로(2)의 츨력 노드 (2c)의 전위를 올리며, 출력 노드 (5b) V_GS2(idle) 로, 출력 노드(4b)를 V_DD1-V_GS1(idle)로 유지시킨다.

그 결과, 제1 및 제2의 트랜지스터 Q1 및 Q2 각각에 출력 노드(1c)에 안정된 출력파형을 얻기 위하여 제1 및 제2의 트랜지스터, Q1 및 Q2의 도통상태-비도통 상태의 이행시 전류의 흐름을 자연스럽게 변화시키는 데에 필요한 아주 작은 값인 I(idle) 가 흐르기는 하지만, 출력 회로(1)의 출력 노드 (1c)로부터출력단 OUT로 접속된 부하 RL에 전류가 흘러나가거나 부하 RL로부터 출력단 OUT에 전류가 흘러들어가거나 하는 일은 없다.

다음에, OP엠프의 반전 입력단 IN(-)에 입력 신호가 인가된 경우의 동작에 대해서 제6도에 나타낸 주요부의 파형 (설명의 편의상 입력 신호로써 졍현파의 신호가 입력된 것으로 한다)를 이용하여 설명한다.

우선, 입력 신호(제6도의 (a)참조)가 바이어스 전압인 1/2V_DD2에 대하여 부인 경우(제6도에 도시한 제1의 기간)에 대해서 설명한다.

입력 신호가 1/2V_DD2에 대해서 부이면, 전압-전류 변환 회로(2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 낮아서 그 전위차에 따라 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 높아지기 때문에, 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4로 흐르는 전류보다 커진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1+Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1-Δil가 된다.

단, i1은 제1의 정전류원 I1에 의해 흐르는 정전류값,Δil은 상기 전위차에 따

라 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5 1/2·i1+Δil의 전류가 흐르고, 제5

의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6

에 1/2·i1+Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil, 제6의 트랜지스

터 Q6에 흐르는 전류는 1/2·i1+Δil이고, 결과로써 그 차이 2Δil인 전류가 신호 변환 회로 (3)의 제1의 변환부(4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)로부터 제6의 트랜지스터 Q6으로 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라서 제2의 트랜지스터 Q2의 무신호시의 게이트/소스간 전압 V_GS2(idle) 보다 낮아지도록 변화한다. 제2의 변환부(5)의 입력 노드 (5a)의 전위 변화는 그대로 출력 노드 (5b)의 전위 변화가 되고, 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위 V_GS를 V_GS2(idle) 보다 낮게한다.

따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통상태 내지 비도통 상태의 범위에 있고, 제2의 트랜지스터 Q2에흐르는 전류는 아주 작은 값인 I(idle)보다 한층 낮은 값 내지 0의 범위로 된다(제6도의 (c)참조).

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제10의 트랜지스터 Q10은,그 게이트 전극에 V_GS2(idle) 보다 낮은 전위가 인가되기 때문에 그 전위차에 따라서 제10의 트랜지스터 Q10의 도통도가 제12의 트랜지스터 Q12의 도통도보다 높아진다. 그 때문에 제10의 트랜지스터 Q10에 흐르는 전류가 i5+Δil로 되고,제12의 트랜지스터 Q12에 흐르는 전류가 i6-Δil로 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제6의 정전류원 I6에서 저항성 소자 R4를 거쳐서 제10의 트랜지스터 Q10에 흘러들어가는 전류이다.

그 결과, 제11 및 제13의 트랜지스터 Q11 및 Q13에 i5+Δil의 전류가흐른다(제6도의 (b)참조).

이와 같이 제13의 트랜지스터 Q13에 흐르는 전류는 제5의 정전류원 I5의 정전류값 i5보다 높아지기 때문에 부하 소자 R1에 있어서 전압 하강분이 커지고 그 결과 출력 회로 (1)의 제1의 입력 노드(la)의 전위, 즉 제1의 트랜지스터 Q1의 게이트 전위는 {V_DD- V_GS1(idle)}보다 낮아지고 (제6도의 (c)참조), P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 높아지며, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle) 보다 커진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 크고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle) 보다 작기 때문에 출력 회로 (1)의 출력 노드 (1c)로부터 출력한 OUT에 접속된 부하 RL에 전류가 흘러나간다(제6도의 (d)참조).

그 결과 출력 회로 (1)의 출력 노드 (1c)의 전위 (출력 신호)는 1/2 V_DD1보다 높아진다(제6도의 (c) 참조).

또한, 출력 회로의 제1 및 제2의 입력 노드(1a) 및 (1b)의 전위 변화는 캐패시터 C1과 C2와 귀한 저항 R3을 거쳐서 비반전 입력 노드 (2a)에 부 귀환되게 되어 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

또한 출력 회로 (1)의 소비 전류는 제6도의 (e)와 같이 한다.

한편, 입력 신호(제6도의 (a)참조)가 바이어스 전압인 1/2 V_DD2에 대해서 정인 경우(제6도에 도시한 제2의 기간)에 대해서 설명한다.

입력 신호가 1/2 V_DD2에 대하여 정이면, 전압-전류 변환 회로(2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 높기 때문에 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 낮아지므로 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4에 흐르는 전류보다 작아진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1-Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1+Δil이 된다.

단, i1은 제1의 정전류원 I1에 의해 흘려지는 정전류값, Δil은 상기 전위차에 따라서 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5에 1/2·i1-Δil의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2 ·i1-Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1+Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1-Δil이고, 결과로써 그 차이 2Δil 인 전류가 제4의 트랜지스터 Q4로부터 신호 변환 회로 (3)의 제1의 변환부 (4)의 입력 노드(4a) 및 제2의 변환부 (5)의 입력 노드 (5a)에 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a) 의 전위는 상기 전류차 2Δil에 따라서 제2의 트랜지스터 Q2의 무신호시의 게이트/소스간 전압 V_GS2(idle) 보다 높아지도록 변화하였다. 제2의 변환부(5)의 입력 노드 (5a)의 전위 변화는 그대로 출력 노드 (5b)의 전위 변화가 되고, 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위를 V_GS2(idle) 보다 높게 한다.

따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는, 비도통 상태에 가까운 약간 도통 상태보다 도통도가 높은 도통상태로 되고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle) 보다 높은 값으로 된다(제6도의 (c)참조).

한편, 입력 노드(4a)에 게이트 전극이 접속된 제10의 트랜지스터 Q10은,그 게이트 전극에 V_GS2(idle) 보다 높은 전위가 인가되기 때문에, 그 전위차에 따라서 제10의 트랜지스터 Q10의 도통도가 제12의 트랜지스터 Q12의 도통도보다 낮아진다. 그 때문에 제10의 트랜지스터 Q10에 흐르는 전류가 i5-Δil로 되고, 제12의 트랜지스터 Q12에 흐르는 전류가 i6+Δil이 된다. 단, Δil는 상기 전 위차에 따라서 증가, 감소하는 전류값이고, 제5의 정전류원 I6에서 저항성 소자R4를 거쳐서 제12의 트랜지스터 Q12로 흘러들어가는 전류이다.

그 결과, 제11 및 제13의 트랜지스터 Q11 및 Q13에 i5-Δil의 전류가 흐른다(제6도의 (b)참조).

이와 같이 제13의 트랜지스터 Q13에 흐르는 전류는 제5의 정전류원 I5의 정전류값 i5보다 낮아지기 때문에 부하 소자 R1에 있어서 전압 하강분이 작아지고 그 결과 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 즉 제1의 트랜지스터 Q1의 게이트 전위는 {V_DD-V_GS1(idle)}보다 높아지고 (제6도의 (c)참조), P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도의 낮아져서,제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작아진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 크기 때문에 출력 회로 (1)의출력 노드 (1c)로부터 출력단 OUT에 접속된 부하 RL에서 출력 노드 (la)를 거쳐서 제2의 트랜지스터 Q2에 전류가 흘러들어간다(제6도의 (d)참조).

그 결과 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 1/2 V_DD1보다 낮아진다(제6도의 (c)참조).

또한, 출력 회로(1)의 제1 및 제2의 입력 노드 (la) 및 (1b)의 전위 변화는 캐패시터 C1 및 C2와 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)로 부 귀환되게 되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

또한 출력 회로(1)의 소비 전류는 제6도의 (e)와 같이 된다.

이와 같이 구성된 OP엠프를 이용한 증폭 회로에 있어서는 상기 실시형태 1과 마찬가지의 효과를 나타내는 것 이외에, 저전위의 전원을 이용한 것에 있어서도 신호 변환 회로(3)의 전원 범위를 출력 회로(1)의 전원 범위보다 광범위하게 되도록 하고 있기 때문에 출력 회로 (1)을 구성하는 제1 및 제2의 트랜지스터Q1 및 Q2의 게이트 전위의 진폭을 크게 취할 수 있어 제1 및 제2의 트랜지스터 Q1 및 Q2의 동작 저항값을 충분히 내릴 수 있는 효과를 아울러 가질 수 있는 것이다.

[실시 형태 3]

제7도는 본 발명의 실시 형태 3을 나타내는 AB급 CMOS OP앰프 (이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제1도 및 제2도에 도시한 실시 형태 1에 대해서 신호 변환 회로 (3)의 구성이 상이할 뿐이고, 그 외의점에 대해서는 마찬가지로 구성한 것이다.

제5도에 있어서, 제1도 및 제2도에 붙인 부호와 동일 부호는 동일 또는 상당 부분을 도시한 것으로, (3)은 전압-전류 변환 회로 (2)의 출력에 근거하여 출력 회로 (1)의 제1의 트랜지스터 Q1의 게이트 전위를 제1의 소정 전위(본 실시 형태 3에 있어서는 무신호시의 제1의 트랜지스터 Q1의 게이트/소스간전압 V_GS1(idle)을 제1의 전원 전위 노드에 인가되는 전원 전위 V_DD1에서 뺀 값)을 기준으로 해서 제어하고, 아울러 상기 출력 회로 (1)의 제2의 트랜지스터 Q2의 게이트 전위를 상기 제1의 소정 전위보다 낮은 제2의 소정 전위 (본 실시형태 3에 있어서는 무신호시의 제2의 트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)와 같은 값)을 기준으로 해서 제어하기 위한 신호 변환 회로이고, 출력 회로 (1)의 제1의 트랜지스터Q1의 게이트 전위를 제어하기 위한 상기한 실시 형태 1과 같은 제1의 변환부 (4)와, 상기 출력 회로(1)의 제2의 트랜지스터 Q2의 게이트 전위를 제어하기 위한 상기한 실시 형태 1과 마찬가지의 제2의 변환부 (5)를 구비하고 있다.

그리고, 제1의 변환부 (4)는 상기한 실시 형태 1과 같은 형성 되고, 상기한 실시 형태 1에 대해서 제7의 트랜지스터 Q7 및 제2의 정전류원 I2를 삭제하여, 전압-전류 변환 회로(2)의 출력 노드 (2c)에 접속되는 입력 노드 (4a)를 직접 제8의 트랜지스터 Q8의 게이트 전극에 접속한 것이다.

또한, 제9의 트랜지스터 Q9의 게이트 전극에 인가하기 위한 바이어스 전압은, 상세하게는 후술하는 제2의 변환부(5)에 의해 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위를 임의로 설정할 수 있기 때문에 임의로 설정, 즉 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 있어서의 무신호시의 전위와 같은 값, 예를 들면 전압-전류 변환 회로(2)의 출력 노드 (2c)의 무신호시의 전위를 전원전위 노드로 인가되는 전원 전위 V_DD의 1/2에 설정한 경우 1/2V_DD로 설정하면 되어, 설계상의 여유도가 향상하는 것이다.

또한, 제2의 변환부 (5)는, 제14 및 제15의 트랜지스터 Q14 및 Q15, 제7 및 제8의 정전류원 I7 및 I8, 부하 소자 R5와 저항성 소자 R6에 의해 구성되어 있다.

제14의 트랜지스터 Q14는 전압-전류 변환 회로 (2)의 출력 노드 (2c)에접속되는 입력 노드 (5a)에 제어 전극인 게이트 전극이 접속되고, 다른쪽의 주전극인 드레인 전극이 접지 노드에 접속된 P형 MOS트랜지스터로 이루어진다.

제7의 정전류원 (I7)은 전원 전위 노드로부터 전원 전위 V_DD가 공급되어 정전류 i7를 공급하기 위한 것으로, 정전류 공급 노드가 상기 제14의 트랜지스터Q14 의 한쪽의 주전극인 소스 전극에 접속되어 있다.

제15의 트랜지스터 Q15는 다른쪽의 주전극인 드레인 전극이 출력 회로(1)의 제2의 입력 노드에 접속되는 출력 노드 (5b)에 접속되고, 제어 전극인 게이트 전극에 소정 전위인 바이어스 전위 (본 실시 형태 3에 있어서는 무신호시의 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위와 같고, 상기 제9의 트랜지스터 Q9의 게이트 전극에 대한 바이어스 전위와 같다)가 인가되는 P형 MOS 트랜지스터로 이루어지고, 상기 제14의 트랜지스터 Q14와 채널 길이가 같고 채널 폭이 1 :m으로 형성되고 있고, 상기 제14의 트랜지스터 Q14와 함께 차동쌍의 트랜지스터를 구성하고 있다.

제8의 정전류원 I8은 전류 전위 노드에서 전원 전위 V_DD가 공급되어 정전류i8을 공급하기 위한 것이고, 정전류 공급 노드가 상기 제15의 트랜지스터 Q15의 한쪽의 주전극인 소스 전극에 접속되어 있고, 정전류 i8이 제7의 정전류원 I7에 흐르는 정전류 i7에 대해서 1 : m(=i7 : i8)의 관계가 되도록 형성되어 있다.

부하 소자 R5는 출력 노드 (5b)와 접지 전위 노드와의 사이에 접속된 저항성소자로 이루어진다.

저항성 소자 R6은 상기 제14의 트랜지스터 Q14의 한쪽 주전극과 상기 제15의 트랜지스터 Q15의 한쪽 주전극과의 사이에 접속되어 있다.

게다가, 부하 소자 R5의 저항값 r5는, r5×i8의 값이 무신호시의 제2의 트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)과 같아지도록 설정되어 있다.

C3은 전압-전류 변환 회로(2)의 출력 노드 (2c)와 출력 회로 (1)의 출력노드 (1c)와의 사이에 접속된, 예를 들면, MOS 캐패시터로 이루어진 제3의 용량성 소자이고, 전압-전류 변환 회로 (2)의 출력 노드 (2c)와 출력 노드 (1c)의 위상의 어긋남을 맞추기 위한 것이다.

다음에, 이와 같이 구성도니 OP엠프를 이용한 증폭 회로의 동작에 대해서 설명한다.

우선, 무신호시의 동작에 대해서 설명한다.

전압-전류 변환 회로(2)의 반전 입력 노드 (2a) 및 비반전 입력 노드 (2b)에는 동일한 1/2V_DD가 인가되고, 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4에 흐르는 저류는 같아, 즉 제1의 정전류원 I1로부터의 정전류 i1의 1/2의 전류로 된다.

그리고, 제3의 트랜지스터Q3에 1/2·i1이 되는 전류가 흐르는 것에의해서, 제5의 트랜지스터Q5에도 1/2·i1의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1의 전류를 흐르게 한다.

제6의 트랜지스터 Q6에 흐르는 전류와 제4의 트랜지스터 Q4에 흐르는 전류는 양자 모두 1/2·i1로 같기 때문에, 전압-전류 변환 회로 (2)의 출력 노드(2c)로부터 신호 변환 회로 (3)의 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)로 흘려 내는 전류도 없고, 입력 노드 (4a) 및 (5a)에서 출력 노드(2c)로 흘러 들어가는 전류도 없다.

따라서, 이 때의 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위는 제9및 제15의 트랜지스터 Q9 및 Q15의 게이트 전극에 인가되는 바이어스 전위와 같아지도록 설정되어 있다.

따라서, 제2의 변환부 (5)에 있어서의 차동쌍의 트랜지스터를 구성하고 있는 제14의 트랜지스터 Q14의 게이트 전위 및 제15의 게이트 전위는 같으며, 제14의 트랜지스터 Q14에 흐르는 전류와 제15의 트랜지스터 Q15에 흐르는 전류는 비는 1 : m이 된다.

그리고, 제7의 정전류원 I7에 의한 정전류 i7과 제8의 정전류원 I8에 의한 정진류 i8와의 비도 1 : m 로 되어 있기 때문에 제14의 트랜지스터 Q14에는 전류 i7가 흐르고, 아울러 제15의 트랜지스터 Q15에는 전류 i8이 흐른다. 또한 저항성 소자 R6에는 결과로써 전류가 흐르지 않는다.

따라서, 부하 소자 R5에 전류 i8이 흘려, 이 부하 소자 R5에 의한 전압 하강분은 i8×r5로 된다. 이 전압 하강분 i8×r5는, 제2의 트랜지스터 Q2에 설정 전류 I(idle) 가 흐른 때의 제2의 트랜지스터 Q2의 게이트/소스간 전압V_GS2(idle)과 같게 설정되어 있다. 따라서, 제2의 트랜지스터 Q2의 게이트 전극에인가되는 전위가 V_GS2(idle)(= i8×r5)이기 때문에, 제2의 트랜지스터 Q2 에는설정 전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는 제2의 트랜지스터 Q2가 N형 MOS 트랜지스터로 구성되어 있기 때문에 제2의 트랜지스터 Q2를 비도통상태에 가까운 약간 도통 상태 (이 때의 게이트 전위를 이 N형 MOS 트랜지스터의 임계치 전압 부근으로 한다)에서 동작시킬 수 있기 때문에 아주 작은 전류값으로할 수 있다.

한편, 제1의 변환부 (4) 에 있어서 차동쌍의 트랜지스터를 구성하고 있는 제8의 트랜지스터Q8의 게이트 전위 및 제9의 트랜지스터 Q9의 게이트 전위는 같고, 제8의 트랜지스터 Q8로 흐르는 전류와 제9의 트랜지스터 Q9로 흐르는 전류의 비는 1 : n로 된다.

그리고, 제3의 정전류원 I3에 의한 정전류 i3과 제4의 정전류원 I4에 의한 정전류 i4와의 비도 1 : n로 되어 있기 때문에, 제8의 트랜지스터Q8에는 전류 i3이 흐르고, 아울러 제9의 트랜지스터 Q9에는 전류가 i4가 흐른다. 또한, 저항 소자 R2에는 결과로써 전류가 흐르지 않는다.

따라서, 부하 소자 R1에 전류 i4가 흐르고, 이 부하 소자 R1에 의한 전압하강분은 i4×r1이 된다. 이 전압 하강분 i4×i1은 비도통 상태에 가까운 약간 도통 상태(이 때의 제1의 트랜지스터 Q1인 P형 MOS 트랜지스터의 게이트 전위를 이 제1의 트랜지스터 Q1의 임계치 전압 부근으로 한다)에서 제1의 트랜지스터 Q1에 아주 작은 값인 I(idle)가 흐를 때의 제1의 트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다.

따라서, 이 때의 출력 노드(4b)의 전위는 {전원 전위 노드로 인가되는 전원전위 V_DD-i4×rl}로 되고, 출력 회로 (1)의 제1의 입력노드 (la)의 전위는 {V_DD-i4 ×rl (=V_GS1(idle))}이 된다. 그 결과, 제1의 트랜지스터 Q1에는 설정전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제1의 트랜지스터 Q1이 P형 MOS 트랜지스터로 구성되어 있기 때문에, 제1의 트랜지스터 Q1를 비도통 상태에 가까운 약간 도통상태에서 동작시킬 수 있기 때문에 아주 작은 전류값으로 할 수 있다.

요컨대, 이와 같이 무신호시에 신호 변환 회로(3)의 출력 노드 (5b)가 V_GS2(idle)에, 출력 노드 (4b)가 V_DD-V_GS1(idle)로 유지되는 것은 신호 변환 회로(3)이, 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위가 V_GS2(idle) 보다 높아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 높게 해서 제2의 트랜지스터 Q2의 도통도를 올려서 거기에 흐르는 전류를 I(idle)보다 크게하고, 아울러 제1의 트랜지스터 Q1의 도통도를 내려서 거기에 흐르는 전류를 I(idle)보다 작게 하도록 기능하고, 그것에 의해 출력 회로 (1)의 출력 노드 (1c)의 전위를 내리며, 전압-전류 변환 회로(2)의 비반전 입력 노드 (2a)의 전위를 내려서 전압-전류 변혼 회로 (2)의 출력 노드 (2c)의 전위를 내리고, 출력 노드 (5b)가 V_GS2(idle)로, 출력 노드 (4b)가 V_DD-V_GS1(idle)로 유지시키고, 또한 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위가 V_GS2(idle) 보다 낮아지면, 출력 노드(5b)의 전위 및 출력 노드 (4b)의 전위를 낮게 하여 제2의 트랜지스터 Q2의 도통도를 내려 거기에 흐르는 전류를 I(idle)보다 작게하고, 아울러 제1의 트랜지스터Q1의 도통도를 울려서 거기에 흐르는 전류를 I(idle) 보다 크게 하도록 기능하고, 그것에 의해서 출력 회로 (1)의 출력 노드(1c)의 전위를 올리고, 전압-전류변환 회로(2)의 출력 노드 (2c)의 전위를 올리며, 출력 노드 (5b)를 V_GS2(idle)로, 출력 노드 (4b)를 V_DD-V_GS1(idle)로 유지시킨다.

그 결과, 제1 및 제2의 트랜지스터 Q1 및 Q2 각각에, 출력 노드 (1c)에 안정된 출력파형을 얻기 위하여 제1 및 제2의 트랜지스터 Q1 및 Q2의 도통상태-비도통 상태의 이행시 전류의 흐름을 자연스럽게 변화하는 데에 필요한 아주 작은 값인 I(idle)가 흐르기는 하지만, 출력 회로(1)의 출력 노드 (1c)에서 출력단 OUT로 접속된 부하 RL에 전류가 흘러나가거나 부하 RL에서 출력단 OUT에 전류가 흘러들어가거나 하는 일은 없다.

다음에, OP앰프의 반전 입력단 IN(-)에 입력 신호가 인가된 경우의 동작에대해서, 입력 신호로써 정현파의 신호가 입력된 경우를 설명한다.

우선, 입력 신호가 바이어스 전압인 1/2 V_DD에 대해서 부인 경우에 대해서 설명한다.

입력 신호가 1/2 V_DD에 대해서 부이면, 전압-전류 변환 회로(2)의 반전 입력 노드(2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 낮기 때문에, 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 높아지기 때문에 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4로 흐르는 전류보다 커진다. 요컨대, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1+Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1-Δil이 된다. 단지, i1은 제1의 정전류원 I1에 의해 흐르는 정전류값, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이다.

그 결과 제5의 트랜지스터 Q5에 1/2·i1+Δil의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1+Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1+Δil이고, 결과로써 그 차이 2Δil인 전류가 신호 변환 회로 (3)의 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변화부 (5)의 입력 노드 (5a)에서 제6의 트랜지스터 Q6에 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드(4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라서, 제9 및 제15의 트랜지스터Q9 및 Q15로 인가되는 바이어스 전압 (본 실시 형태 3에 있어서는 1/2 V_DD)보다 작게 되도록 변화한다.

입력 노드 (5a)에 게이트 전극이 접속된 제14의 트랜지스터 Q14는, 그 게이트 전극에 1/2 V_DD보다 낮은 전위가 인가되므로, 그 전위차에 따라, 제14의트랜지스터 Q14의 도통도가 제15의 트랜지스터 Q15의 도통도보다 높아진다.

그 때문에, 제14의 트랜지스터 Q14에 흐르는 전류가 i7+Δil가 되고, 제15의 트랜지스터 Q15에 흐르는 전류가 i8+Δil가 된다. 단지, Δil는 상기 전위차에 따라 증가, 감소하는 전류값이고, 제8의 정전류원 I8에서 저항성 소자 R6을 거쳐서 제14의 트랜지스터 Q14로 흘러들어오는 전류이다.

이와 같이 제15의 트랜지스터 Q15 에 흐르는 전류는 제8의 정전류원 I8의 정전류값 i8 보다 낮아지기 때문에, 부하 소자 R5에 있어서 전압 하강분이 작아지고, 그 결과 출력 회로(1)의 제2의 입력 노드 (1b)의 전위, 즉, 제2의 트랜지스터 Q2의 게이트 전위 V_GS2는 V_GS2(idle)보다 낮아져, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태 내지 비도통 상태의 범위에 있고, 제2의 트랜지스터 Q2에 흐르는 전류는 아주 작은 값인 I(idle)보다 한층 낮은 값 내지 0의 범위로 된다.

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 1/2V_DD보다 낮은 전위가 인가되기 때문에, 그 전위차에 따라 제8의 트랜지스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 낮아진다. 그 때문에, 제8의 트랜지스터 Q8에흐르는 전류가 i3-Δil가 되고, 제9의트랜지스터 Q9에 흐르는 전류가 i4+Δil가 된다. 단지, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제9의 트랜지스터 Q9로부터 저항성 소자 R2를 거쳐서 제3의 정전류원 I3에 흘러들어오는 전류이다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 높아지기 때문에, 부하소자 R1에 있어서 전압 하강분이 커지고, 그 결과, 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 요컨대, 제1의트랜지스터 Q1의 게이트 전위는 {V_DD-V_GS1(idle)}보다 낮아지고, P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 높아져, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 커진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 크고, 제2의 트랜지스터 Q2를 흐르는 전류는 I(idle) 보다 작기 때문에, 출력 회로 (1)의출력 노드 (1c)로부터 출력단 OUT에 접속된 부하 RL에 전류가 흘러나간다.그 결과 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 1/2 V_DD보다높아진다.

또한, 출력 회로(1)의 제1 및 제2의 입력 노드 (la) 및 (1b)의 전위 변화 및 전압-전류 변환 회로(2)의 전위 노드 (2c)의 출력 변화는, 캐패시터 C1과C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)에 부 귀환되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

한편, 입력 신호가 바이어스 전압인 1/2V_DD에 대해서 정인 경우에 대해서 설명한다.

입력 신호가 1/2V_DD에 대하여 정이면, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 높기 때문에 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 낮아지므로, 제3의 트랜지스터 Q3에 흐른는 전류가 제4의 트랜지스터 Q4에 흐르는 전류보다 작아진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1-Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1+Δil이 된다. 단, i1은 제1의 정전류원 I1에 의해 흐르는 정전류값, Δil은 상기 전위차에 따라서 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5에 1/2·i1-Δil의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런틀 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에1/2·i1-Δil의 전류를 흐르게 한다. 제4의 트랜지스터 Q4를 흐르는 전류는 1/2·i1+Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1-Δil이고, 결과로써 그 차이 2Δil인 전류가 제4의 트랜지스터 Q4로부터 신호 변환 회로(3)의 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)로 흘러들어가게 된다. 따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라서 제9의 트랜지스터 Q9 및 제15의 트랜지스터 Q15에 인가되는 바이어스 전압 (본 실시 형태 3에 있어서는 1/2V_DD) 보다 높아지도록 변화한다.

입력 노드 (5a)에 게이트 전극이 접속된 제14의 트랜지스터 Q14는, 그 게이트 전극에 1/2 V_DD보다 높은 전위가 인가되기 때문에, 그 전위차에 따라서, 제14의 트랜지스터 Q14의 도통도가 제15의 트랜지스터 Q15의 도통도보다 낮아진다. 그 때문에, 제14의 트랜지스터 Q14에 흐르는 전류가 i7-Δil가 되고, 제15의 트랜지스터 Q15에 흐르는 전류가 i8+Δil가 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제7의 정전류원 I7로부터 저항성 소자 R6을 거쳐서 제15의 트랜지스터 Q15로 흘러들어오는 전류이다.

이와 같이, 제15의 트랜지스터 Q15로 흐르는 전류는 제8의 정전류원 I8의 정전류값 i8보다 높아지기 때문에, 부하소자 R5에 있어서 전압 하강분이 커지고, 그 결과 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전압 V_GS2를 V_GS2(idle)보다 높게한다.

따라서 시형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태보다 도통도가 높은 도통 상태가 되어 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 높은 값이 된다.

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 제9의 트랜지스터 Q9에 인가되는 바이어스 전압 (본 실시 형태 3에 있어서는 1/2 V_DD)보다 높은 전위가 인가되기 때문에, 그 전위차에 따라서 제8의 트랜지스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 높아진다. 그 때문에 제8의 트랜지스터 Q8에 흐르는 전류가 i3+Δil가 되고, 제9의 트랜지스터 Q9에 흐르는 전류가 i4-Δil가 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제8의 트랜지스터 Q8에서 정항성 소자 R2를 거쳐서 제4의 정전류원 I4로 흘러들어가는 전류이다.

이와 같이 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 낮아지기 때문에, 부하 소자 R1에 있어서 전압 하강분이 작아지고, 그 결과 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 요컨대 제1의트랜지스터 Q1의 게이트 전위 V_GS1은 {V_DD1-V_GS1(idle)}보다 높아지고, P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 낮아지며, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작아진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 크기 때문에, 출력 회로(1)의출력 노드 (1c)로부터, 출력단 OUT에 접속된 부하 RL로부터 출력 노드 (la)를 거쳐서 제2의 트랜지스터 Q2에 전류가 흘러들어간다.

그 결과 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 1/2 V_DD보다 낮아진다.

또한, 출력 회로 (1)의 제1 및 제2의 입력 노드 (la) 및 (1b)의 전위 변화 및 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위 변화는, 캐패시터 C1과C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)에 부 귀환되게 되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

이와 같이 구성된 OP앰프를 이용한 증폭 회로에 있어서는, 상기 실시 형태1과 마찬가자의 효과를 이룰 수 있는 것 외에, 전압-전류 변환 회로 (2)의 출력노드 (2c)에 있어서 무신호시의 전위 및 신호 변환 회로 (2)의 제1 및 제2의 변환부 (4) 및 (5)의 바이어스 전위를 임의로 설정할 수 있기 때문에 설계 여유도가 향상되는 효과를 아울러 가질 수 있는 것이다.

[실시 형태 4]

제8도는 본 발명의 실시 형태 4를 도시한 AB급 CMOS OP앰프(이하, OP앰프라 칭한다)를 이용한 증폭 회로를 도시한 것으로, 제7도에 도시한 실시 형태 3에 대해서, 신호 변환 회로(3)으로서 전압-전류 변환 회로(2)의 출력 노드 (2c)와 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)와의 사이에 레벨 시프트 (level shift)회로로 이루어진 레벨 시프트부 (9)를 설치한 점이 상이하고, 그 외의 점에 대해서는 상기한 실시 형태3과 마찬가지로 구성한 것이다.

제8도에 있어서 제7도에 붙인 부호와 동일 부호는 동일 또는 상당 부분을 도시한 것으로, (9)는 입력 노드가 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 접속되고, 출력 노드가 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a)및 (5a)에 접속되며, 전압-전류 변환 회로(2)의 출력 노드 (2c)에 나타난 전위를 레벨 시프트, 본 실시예는 있어서는 전위를 비례적으로 상승시켜, 제1 및 제2 의변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)에 인가하는 신호 변환 회로 (3)의 레벨 시프트부로서, 제어 전극인 게이트 전극이 입력 노드 (9a)에 접속되고, 한쪽 주전극인 소스 전극이 출력 노드에 접속되며, 다른쪽 주전극인 드레인 전극이 접지전위 노드에 접속된 P형 MOS 트랜지스터로 이루어진 제16의 트랜지스터 Q16과, 전원 전위 노드에서 전원 전위 V_DD가 공급되어 정전류 i9를 공급하기 위한 것으로, 정전류 공급 노드가 상기 제16의 트랜지스터 Q16의 소스 전극에 접속된 제9의 정전류원 I9를 갖고 있는 것이다.

또한, 이 레벨 시프트부 (9)의 출력 노드에 나타나는 무신호시의 전위는, 제1 및 제2의 변환부의 제9 및 제16의 트랜지스터 Q9 및 Q16에 인가되는 바이어스 전위와 같은 전위가 되도록 설정된다.

이와 같이 구성된 OP 앰프를 이용한 증폭 회로의 동작은, 전압-전류 변환회로 (2)의 출력 노드 (2a)에 나타난 전위를 신호 변환 회로 (3)의 레벨 시프트부(9)가 레벨 시프트해서 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)에 인가하고 있는 점이 상기한 실시 형태 3과 상이할 뿐으로, 상기한 실시 형태 3과 마찬가지로 동작하는 것이다.

따라서, 이와 같이 구성된 OP 앰프를 이용한 증폭 회로에 있어서는, 상기 실시 형태 3과 마찬가지의 효과를 나타내는 것 외에, 회로 설계상, 전압-전류 변환회로 (2)의 출력 노드 (2c)에 있어서 무신호시의 전위를 그다지 크게 할 수 없어도, 레벨 시프트부 (9)에 의해 신호 변환 회로(2)의 제1 및 제2의 변환부 (4)및 (5)의 입력 노드 (4a) 및 (5a)의 전위를 크게 할 수 있어, 출력 회로(1)의제1 및 제2의 트랜지스터 Q1 및 Q2의 게이트 전위를 정밀도 좋게 제어할 수 있는 효과를 아울러 가질 수 있는 것이다.

[실시 형태 5]

제9도는 본 발명의 실시 형태 5를 도시한 AB급 CMOS OP앰프(이하, OP 앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제1 및 제2도에 도시한 실시 형태 1에 대해서, 신호 변환 회로(3)의 구성이 상이할 뿐이고, 그 외의 점에 대해서는 마찬가지의 구성으로 되어 있는 것이다.

제9도에 있어서, 제1 및 제2도에 붙인 부호와 동일 또는 상당 부분을 도시한 것이고, 신호 변환 회로 (3)의 제1의 변환부 (4)는 상기한 실시 형태 1과 같이 형성되고, 상기한 실시 형태 1에 대해서 제7의 트랜지스터 Q7 및 제2의 정전류원 I2를 삭제하고, 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 접속되는 입력 노드 (4a)를 직접 제8의 트랜지스터 Q8의 게이트 전극에 접속한 것이다.

또한, 제9의 트랜지스터 Q9에 인가되는 바이어스 전압은, 상세하게는 후술할 제2의 변환부 (5)에 의해, 전압-전류 변환 회로(2)의 출력 노드에 있어서 무신호시의 전위를 임의로 설정할 수 있기 때문에, 임의로 설정할 수 있어, 예를 들면, 본 실시 형태 5에 있어서는 전압-전류 변환 회로(2)의 출력 노드에 있어서 무신호시의 전위를 전원 전위 노드에 인가되는 전원 전위 V_DD의1/2하여, 1/2V_DD로 설정된다.

또한, 제2의 변환부 (5)는, 제17의 트랜지스터 Q17, 제10의 정전류원I10, 저항성 소자 R7에 의해 구성되어 있다.

제17의 트랜지스터 Q17은 전압-전류 변환 회로 (2)의 출력 노드 (2c)에 접속되는 입력 노드 (5a)에 제어 전극인 게이트 전극이 접속되고, 다른쪽 주전극인 드레인 전극이 전원 전위 노드에 접속된 N형 MOS 트랜지스터로 이루어진다.

제10의 정전류원 I10은 상기 제17의 트랜지스터 Q17의 한쪽 주전극인 소스 전극에 정전류 인출 노드가 접속되고, 이 정전류 인출 노드로부터 접지 전위노드로 정전류 i10를 빼내기 위한 것이다.

저항성 소자 R7은 상기 제17의 트랜지스터 Q17의 소스 전극과 출력 회로(1)의 제2의 입력 노드(1b)와의 사이에 접속되어 있다.

제17의 트랜지스터 Q17은 게이트 전극에 전압-전류 변환 회로(2)의 출력 노드 (2a)에 나타나는 무신호시의 전위가 인가되면, 소정의 도통도로 되어 제10의 정전류원 I10에 흐르는 정전류값 i10과 같은 전류가 흐르고, 출력 노드 (5b)로부터 전류가 흘러나가거나 흘러들어오는 일이 없고, 출력 노드 (5b)의 전위를, 제2의 트랜지스터 Q2에 설정 전류 I(idle)가 흘렀을 때의 제2의 트랜지스터Q2의 게이트/소스간 전압 V_GS2(idle)로 하고, 상기 무신호시의 전위보다도 높은 전위가 인가되면, 상기 소정의 도통도보다 높은 도통도가 되어 i10보다 큰 전류가 흐르고, 저항성 소자 R7을 거쳐서 출력 노드 (5b)로부터 출력 회로 (1)의 제2의 입력 노드 (1b)에 전류를 흐르게 하고, 출력 노드 (5b)의 전위를 상기 V_GS2(idle)보다 낮게 하고, 상기 무신호시의 전위보다 낮은 전위가 인가되면 상기 소정위 도통도보다 낮은 도통도가 되어 i10 보다 작은 전류가 흐르고, 출력 회로 (1)의 제2의 입력 노드 (1b)로부터 출력 노드 (5b) 및 저항성 소자 R7을 거쳐서 제10의 정전류원 I10에 흘러들어와, 출력 노드 (5b)의 전위를 상기 V_GS2(idle)보다 높게 한다.

우선, 무신호시의 동작에 대해서 설명한다.

전압-전류 변환 회로 (2)의 반전 입력 노드(2a) 및 비반전 입력 노드 (2b)에는 동일한 1/2V_DD가 인가되고. 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4의 게이트 전극에 인가되는 전위가 같아지고, 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4에 흐르는 전류는 같아, 즉, 제1의 정전류원 I1으로부터의 정전류i1의 1/2의 전류가 된다.

그리고, 제3의 트랜지스터 Q3에 1/2·i1인 전류가 흐르게 되고, 제5의 트랜지스터 Q5에도 1/2·i1의 전류가 흘러, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1의 전류를 흐르게 한다.

제6의 트랜지스터 Q6에 흐르는 전류와 제4의 트랜지스터 Q4에 흐르는 전류는 양자 모드 1/2·i1로 같기 때문에, 전압-전류 변환 회로(2)의 출력 노드(2c)로부터 신호 변환 회로(3)의 제1 및 제2의 변환부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)로 흘러나가는 전류도 없고, 입력 노드 (4a) 및 (5a)에서 출력 노드 (2c)로 흘러들어가는 전류도 없다.

따라서, 이 때의 전압-전류 변환 회로(2)의 출력 노드(2c)의 전위는, 제17의 트랜지스터 Q17이 i10을 흐르는 도통도로 되는 게이트 전위 및 제9의 트랜지스터 Q17에 인가되는 바이어스 전위와 같고, 본 실시 형태 5에 있어서는 1/2V_DD로 된다.

따라서, 제2의 변환부 (5)의 제17의 트랜지스터 Q17은 소정의 도통도에서 도통 상태가 되어, 전류 i10가 흐른다. 이 전류 i10은 제10의 정전류원 I10에 흐르는 정전류원 i10과 같기 때문에 출력 노드 (5b)에서 전류가 흘러나가거나 흘러 들어오는 일이 없고, 출력 노드 (5b)의 전위는 제2의 트랜지스터 Q2에 설정 전류 I(idle)가 흘렀을 때의 제2의 트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)과 같아진다.

그 결과, 제2의 트랜지스터 Q2의 게이트 전극에 인가되는 전위가 V_GS2가 되고, 제2의 트랜지스터 Q2에는 설정 전류 I(idle)가 흐른다. 이 때의 설정전류 I(idle)는, 제2의 트랜지스터 Q2가 N형 MOS 트랜지스터로 구성되어 있기때문에, 제2의 트랜지스터 Q2를 비도통 상태에 가까운 약간 도통 상태 (이 때의 게이트 전위를 이 N형 MOS 트랜지스터의 임계치 부근으로 한다)에서 동작시키기 때문에 아주 작은 전류값으로 할 수 있다.

한편, 제1의 변환부 (4)에 있어서 차동쌍의 트랜지스터를 구성하고 있는 제8의 트랜지스터 Q8의 게이트 전위 및 제9의 트랜지스터 Q9의 게이트 전위는 같고, 제8의 트랜지스터 Q8로 흐르는 전류와 제9의 트랜지스터 Q9로 흐르는 전류의 비는 1 : n이 된다.

그리고, 제3의 정전류원 I3에 의한 정전류 i3과 제4의 정전류원 I4에 의한 정전류 i4와의 비도 1 : n으로 되어 있으므로, 제8의 트랜지스터 Q8에는 전류 i3이 흐르고, 아울러 제9의 트랜지스터 Q9에는 전류 i4가 흐른다. 또한, 저항 소자 R2에는 결과로써 전류가 흐르지 않는다.

따라서, 부하 조자 R1에 전류 i4가 흐르고, 이 부하 소자 R1에 의한 전압 하강분은 i4×r1이 된다. 이 전압 하강분 i4×r1은, 비도통 상태에 가까운 약간도통 상태 (이 때의 제1의 트랜지스터 Q1인 P형 MOS 트랜지스터의 게이트 전위를 이 제1의 트랜지스터 Q1의 임계치 전압 부근으로 한다)에서 제1의 트랜지스터 Q1에 아주 작은 값인 I(idle)가 흐를때의 제1의 트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다.

따라서, 이 때의 출력 노드(4b)의 전위는 {전원 전위 노드로 인가되는 전원전위 V_DD-i4×r1}이 되고, 출력 회로 (1)의 제1의 입력 노드 (la)의 전위는 {V_DD-i4 ×r1(=V_GS1(idle)}이 된다. 그 결과, 제1의 트랜지스터 Q1에는 설정전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제1의 트랜지스터 Q1이 P형 MOS 트랜지스터로 구성되어 있으므로, 제1의 트랜지스터 Q1을 비도통 상태에 가까운 약간 도통 상태에서 동작시키기 위해 아주 작은 전류값으로 할 수 있다.

요컨대, 이와 같이 무신호시에 신호 변환 회로 (3)의 출력 노드 (5b)가 V_GS2(idle)로, 출력 노드 (4b)가 V_DD-V_GS1(idle)로 유지되는 것은, 신호 변환 회로(3)이 전압-전류 변환 회로(2)의 출력 노드(4b)가 V_DD-V_GS1(idle)로 유지시키고 또한 전압-전류 변환 회로(2)의 출력 노드(2c)의 전위가 V_GS2(idle)보다 높아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 높게 하여 제2의 트랜지스터 Q2의 도통도를 올려서 거기에 흐르는 전류를 I(idle)보다 크게 하고, 아울러 제1의 트랜지스터 Q1의 도통도를 내려서 거기에 흐르는 전류를 I(idle)보다 작게 하도록 기능하고, 그것에 의해 출력 회로 (1)의 출력 노드 (1c)의 전위를 내리며, 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 내려서 전압-전류 변환 회러(2)의 출력 노드 (2c)의 전위를 내리고, 출력 노드 (5b)가 V_GS2(idle)로, 출력 노드 (2c)의 전위가 V_GS2(idle) 보다 낮아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 낮게 하여 제2의 트랜지스터 Q2의 도통도를 내려서 거기에 흐르는 전류를 I(idle)보다 작게 하고, 아울러 제1의 트랜지스터 Q1의 도통도를 올려서 거기에 흐르는 전류를 I(idle)보다 크게하도록 기능하고, 그것에 의해서 출력 회로 (1)의 출력 노드 (1c)의 전위를 올리고, 저압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 올리며 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위를 올려서, 출력 노드 (5b)를 VGS2(idle)로, 출력 노드(4b)를 V_DD-V_GS1(idle)로 유지시킨다.

그 결과, 제1 및 제2의 트랜지스터 Q1 및 Q2 각각에, 출력 노드 1c에 안정된 출력파형에 얻기 위하여 제1 및 제2의 트랜지스터 Q1 및 Q2의 도통상태-비도통 상태의 이행시 전류의 흐름을 자연스럽게 변화시키는 데에 필요한 아주 작은 값인 I(idle)가 흐르기는 하지만, 출력 회로 (1)의 출력 노드 (1c)로부터, 출력단 OUT에 접속된 부하 RL에 전류가 흘러나가거나 부하 RL 로부터 출력단OUT 으로 전류가 흘러들어오거나 하는 일은 없다.

다음에, OP 앰프의 반전 입력단 IN(-)에 입력 신호가 인가된 경우의 동작에 대해서, 입력 신호로써 정현파의 신호가 입력된 경우를 설명한다.

우선, 입력 신호가 바이어스 전압인 1/2 V_DD에 대해서 부(負)인 경우에 대해

서 설명한다.

입력 신호가 1/2 VDD에 대해서 부이면, 저압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 낮으므로, 그 전위차에 따라 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4의 도통도보다 높아져서 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4로 흐르는 전류보다 커진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1+Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1-Δil이 된다. 단, i1 은 제1의 정전류원 I1에 의해 흐르는 정전류값, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이다.

그 결과, 제5의 트랜지스터 Q5에 1/2·i1+Δil의 전류가 흐르고, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는 제6의 트랜지스터 Q6에 1/2·i1+Δil의 전류를 흐르게 한다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1+Δil이고, 결과적으로 그 차이 2Δil인 전류가 신호 변환 회로 (3)의 제1의 변환부(4)의 입려 노드 (4a) 및 제2의 변환부(5)의 입력 노드 (5a)로부터 제6의 트랜지스터 Q6으로 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는, 상기 전류차 2Δil에 따라서, 제17의 트랜지스터 Q17의 도통도를 낮게 하도록, 제9의 트랜지스터 Q9로 인가되는 바이어스 전압 (본실시 형태 5에 있어서는 1/2V_DD) 보다 낮게 되도록 변화한다.

입력 노드 (5a)에 게이트 전극이 접속된 제17의 트랜지스터 Q17은, 그게이트 전극에 인가되는 전위가 무신호시의 전위보다 낮은 전위가 인가되기 때문에, 그 전위에 따라, 제 17의 트랜지스터 Q17 의 도통도가 낮아진다. 제17의 트랜지스터 Q17의 도통도가 낮아기게 되는 것에 의해, 제17의 트랜지스터 Q17로 흐르는 전류가 전류 i10보다 작아진다.

그 결과, 출력 회로 (1)의 제2의 입력 노드 (1b)로부터 출력 노드 (5b)및 저항성 소자 (R7)을 거쳐서 제7의 정전류원 I10에 전류가 흐르게 되고, 출력노드 (5b)의 전위가 낮아지며, 출력 회로 (1)의 제2의 입력 노드 (1b)의 전위, 즉, 제2의 트랜지스터 Q2의 게이트 전위는 V_GS2는 V_GS2(idle)보다 낮아진다.

N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간도통 상태 내지 비도통 상태의 범위에 있고, 제2의 트랜지스터 Q2로 흐르는 전류는 아주 작은 값인 I(idle)보다 훨씬 낮은 값 내지 0의 범위로 된다.

한편, 입력 노드 (4a) 에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 1/2 V_DD보다 낮은 전위가 인가되기 때문에, 그 전위차에 따라서 제8의 트랜지스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 낮아진다. 그 때문에, 제8의 트랜지스터 Q8에 흐르는 전류가 i3-Δil가 되고, 제 9의 트랜지스터 Q9에 흐르는 전류가 i4+Δil로 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제9의 트랜지스터 Q9로부터 저항성 소자 (R2)를 거쳐서 제3의 정전류원 I3으로 흘러들어가는 전류이다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 높아지기 때문에, 부하소자 R1에 있어서 전압 하강분이 커지고, 그 결과, 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 즉, 제1의 트랜지스터 Q1의 게이트 전위는 {V_DD-V_GS1(idle)}보다 낮아지고, P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 높아져서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle) 보다 커진다.

따라서, 제1의 트랜지스터 Q1으로 흐르는 전류는 I(idle)보다 크고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 작기 때문에, 출력 회로 (1)의 출력 노드 (1c)로부터, 출력단 OUT에 접속된 부하 RL로 전류가 흘러나간다.

그 결과, 출력 회로(1)의 출력 노드(1c)의 전위(출력 신호)는 1/2 V_DD보다 높아진다.

또한, 출력 회로의 제1 및 제2의 입력 노드 (la) 및 (lb)의 전위 변화, 아울러 전압-전류 변환 회로 (2)이 출력 노드 (2c) 전위 변화는, 캐패시티 C1과 C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)로 부 귀환되게 되어, 비반전 입력 노드(2a)의 전위를 안정화시킨다.

한편, 입력 신호가 바이어스 전압인 1/2 V_DD에 대해서 정인 경우에 대해서 설명한다.

입력 신호가 1/2V_DD에 대하여 정이면, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 높으므로, 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 낮아지기 때문에, 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4에 흐르는 전류보다 작아진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1+Δil로 되고. 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1+Δil이 된다. 단, i1은 제1의 정전류원 I1에 의해 정전류값, Δil은 상기 전위차에 따라서 증가, 감소하는 전류값이다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1+Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1-Δil이고, 결과로써 그 차이 2Δil인 전류가 제4의 트랜지스터 Q4로부터 신호 변환 회로 (3)의 제1의 변화부 (4)의 입력노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)로 흘러들어가게 된다.

따라서, 제1의 변환부 (4)의 입력 노드 (4a) 및 제2의 변환부 (5)의 입력 노드 (5a)의 전위는 상기 전류차 2Δil에 따라서 제17의 트랜지스터 Q17의 도통도를 높게 하도록, 제9의 트랜지스터 Q9에 인가되는 바이어스 전압 (본 실시 형태 5에 있어서는 1/2 V_DD)보다 높아지도록 변화한다.

입력 노드 (5a)에 게이트 전극이 접속된 제17의 트랜지스터 Q17은, 그 게이트 전극에 인가되는 전위가 무신호시의 전위보다 높은 전위가 인가되기 때문에, 그 전위에 따라서, 제17의 트랜지스터 Q17의 도통도가 높아진다. 제17의 트랜지스터 Q17의 도통도가 높아지게 되어, 제17의 트랜지스터 Q17에 흐르는 전류가 전류 i10보다 커진다.

그 결과, 제17의 트랜지스터 Q17로부터 저항성 소자 R7 및 출력 노드(5b)를 거쳐서 출력 회로 (1)의 제2의 입력 노드 (1b) 에 전류가 흐르게 되어, 출력 노드 (5b)의 전위가 높아지며, 출력 회로 (1)의 제2의 입력 노드 (1b)의 전위, 즉 제2의 트랜지스터 Q2의 게이트 전위 V_GS2는 V_GS2(idle) 보다 높아진다.

따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태보다 도통도가 높은 도통 상태가 되고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 높은 값이 된다.

한편, 입력 노드 (4a)에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 제9의 트랜지스터 Q9에 인가되는 바이어스 전압 (본 실시 형태 5에 있어서는 1/2V_DD)보다 높은 전위가 인가되기 때문에, 그 전위차에 따라서 제8의 트랜지스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 높아진다. 그 때문에, 제8의 트랜지스터 Q8에 흐르는 전류가 i3+Δil가 되고, 제9의 트랜지스터 Q9에 흐르는 전류가 i4-Δil가 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고, 제8의 트랜지스터 Q8로부터 저항성 소자 (R2)를 거쳐서 제4의 정전류원 I4로 흘러들어가는 전류이다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 낮아지기 때문에 부하 소자 R1에 있어서 전압 하강분이 작아지고, 그 결과 출력 회로 (1)의 제1의 입력 노드 (la)의 전위, 즉, 제1의 트랜지스터 Q1의 게이트 전위 V_GS1은 {V_DD1-V_GS1(idle)}보다 높아지고, P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 낮아지며, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작아진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 크기 때문에, 출력 회로 (1)의출력 노드 (1c)로부터, 출력단 OUT 에 접속된 부하 RL로부터 출력 노드 (la)를 거쳐서 제2의 트랜지스터 Q2로 전류가 흘러들어간다.

그 결과, 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 1/2 V_DD보다 낮아진다.

또한, 출력 회로의 제1 및 제2의 입력 노드 (la) 및 (lb)의 전위 변화, 아울러 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위 변화는, 캐패시터 C1과 C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)로 부 귀환되게 되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

이와 같이 구성된 OP앰프를 이용한 증폭 회로에 있어서는, 상기 실시 형태1과 마찬가지의 효과를 나타내는 것 외에, 전압-전류 변환 회로 (2)의 출력 노드(2c)에 있어서 무신호시의 전위 및 신호 변환 회로 (2)의 제1 및 제2의 변환부(4) 및 (5)의 바이어스 전위를 임의로 설정할 수 있기 때문에 설계 여유도가 향상되는 효과를 아울러 갖출 수 있는 것이다.

[실시 형태 6]

제10도는, 본 발명의 실시 형태 6을 나타낸 AB급 CMOS OP앰프(이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제1 및 제2도에 도시한 실시 형태 1에 대해서, 전압-전류 변환 회로(2) 및 신호 변환 회로(3)의 구성이 약간 상이할뿐 이고, 그 외의 점에 대해서는 마찬가지의 방식으로 구성한 것이다.

제10도에 있어서, 제1 및 제2도에 붙인 부호와 동일 부호는 동일 또는 상당 부분을 도시한 것이고, 전압-전류 변환 회로 (2)는 상기한 실시 형태 1과 마찬가지로 형성되며, 상기한 실시 형태 1에 대해서, 제6의 트랜지스터 Q6의 드레인 전극이 접속되는 출력 노드 (이하, 제1의 출력 노드라고 칭한다) (2c)의 전위를 레벨 시프트한 전위, 즉, 제1의 출력 노드 (2c)에 나타난 제1의 값과 다르고, 상기 제1의 값과 같이 변화하는 값으로 이루어진 제2의 값인 전위를 제2의 출력 노드 (2d)(제4의 트랜지스터 Q4의 드레인 전극이 접속된다)에 주는 전위 시프트 수단을, 제1의 출력 노드 (2c)와 제2의 출력 노드 (2d)와의 사이, 즉, 제6의 트랜지스터 Q6의 드레인 전극과 제4의 트랜지스터 Q4의 드레인 전극과의 사이에 접속한 것이다.

그리고, 이 전위 시프트 수단은, 소스 전극이 제2의 출력 노드 (2d)에 접속되고, 드레인 전극과 게이트 전극이 공통 접속되어 제1의 출력 노드 (2c)에 접속되는 P형 MOS 트랜지스터 Q18(이하, 제18의 트랜지스터라고 칭한다)에 의해 구성되어 있다.

또한, 신호 변환 회로 (3)의 제1의 변환부 (4)는, 상기한 실시 형태1과 같은 방식으로 형성되고, 상기한 실시 형태 1에 대해서 제7의 트랜지스터 Q7및 제2의 정전류원 I2를 삭제하여, 입력 노드 (4a)룰 직접 제8의 트랜지스터 Q8의 게이트 전극에 접속하고, 아울러 이 입력 노드 (4a)를 전압-전류 변환 회로(2)의 제2의 출력 노드 (2c)에 접속한 것이다.

또한, 신호 변환 회로(3)의 제1의 변환부 (4)는, 상기한 실시 형태 1과 같은 방식으로 형성되고, 상기한 실시 형태 1에 대해서 제7의 트랜지스터 Q7및 제2의 정전류원 I2를 삭제하여, 입력 노드 (4a)를 직접 제8의 트랜지스터Q8의 게이트 전극에 접속하고, 아울러 이 입력 노드 (4a)를 전압-전류 변환 회로(2)의 제2의 출력 노드(2c)에 접속한 것이다.

또한, 제9의 트랜지스터 Q9에 인가되는 바이어스 전압은, 전압-전류 변환 회로(2)의 제2의 출력 노드 (2d)에 있어서 무신호시의 전위와 동일한 전위, 즉, 전압-전류 변환 회로 (2)의 제1의 출력 노드 (2c)에 있어서의 전위V_GS2(idle)에 제18의 트랜지스터 Q18의 소스-드레인간 전압 V_SG(다이오드 소자로서의 하강 전압)을 충족시킨 값으로 설정된다.

또한, 제2의 변환부 (5)는 상기한 실시 형태 1과 동일하고, 입력 노드(5a)가 전압-전류 변환 회로(2)의 제1의 출력 노드 (2c)에 접속되어 있다.

우선, 무신호시의 동작에 대해서 설명한다.

전압-전류 변환 회로(2)의 반전 입력 노드 (2a) 및 비반전 입력 노드 (2b)에는 같은 1/2 V_DD2가 인가되어, 제3의 트랜지스터 Q3 및 제4의 트랜지스터 Q4의 게이트 전극에 인가되는 전위가 같아지고, 제3의 트랜지스터 Q3 및 제4의트랜지트터 Q4에 흐르는 전류는 같아, 즉, 제1의 정전류원 I1로부터의 정전류i1의 1/2의 전류로 된다.

그리고, 제3의 트랜지스터 Q3에 1/2·i1인 전류가 흐르게 되고, 제5의 트랜지스터 Q5에도 1/2·i1의 전류가 흐르며, 제5의 트랜지스터 Q5와 커런트 미러 회로를 구성하고 있는데 제6의 트랜지스터 Q6에 1/2·i1의 전류를 흐르게 한다.

제6의 트랜지스터 Q6에 흐르는 전류와 제4의 트랜지스터 Q4에 흐르는 전류는 양자 모두 1/2·i1로 같기 때문에, 전압-전류 변환 회로 (2)의 제1의 출력 노드 (2c)에서 신호 변횐 회로 (3)의 제1 및 제2의 변횐부 (4) 및 (5)의 입력 노드 (4a) 및 (5a)로 흘러나가는 전류도 없고, 입력 노드 (4a) 및 (5a)에서 제1의 출력 노드 (2c)로 흘러들어가는 전류도 없다.

따라서, 이 때의 전압-전류 변환 회로(2)의 제1의 출력 노드 (2c)의 전위는, 설정된 전위, 즉, 제2의 트랜지스터 Q2에 설정 전류 I(idle)가 흘렀을 때의 제2의 트랜지스터 Q2의 게이트/소스간 전압 V_GS2(idle)와 같은 값으로 된다.

또한, 전압-전류 변환 회로 (2)의 제2의 출력 노드 (2c)의 전위는 V_GS2(idle ) +V_SG의 값이 된다. 그 결과, 제2의 트랜지스터 Q2 의 게이트 전극에 인가되는 전위가 V_GS2가 되고, 제2의 트랜지스터 Q2 에는 설정 전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제2의 트랜지스터 Q2 가 N형 MOS 트랜지스터로 구성되어 있기 때문에, 제2의 트랜지스터 Q2를 비도통 상태에 가까운 약간 도통 상태 (이 때의 게이트 전위를 이 N형 MOS 트랜지스터의 임계치 전압 부근으로 한다)에서 동작시킬 수 있기 때문에 아주 작은 전류값으로 할 수 있다.

한편, 제1의 변화부 (4)에 있어서 차동쌍의 트랜지스터를 구성하고 있는 제8의 트랜지스터 Q8의 게이트 전위 및 제9의 트랜지스터 Q9의 게이트 전위는 같고, 제8의 트랜지스터 Q8로 흐르는 전류와 제9의 트랜지스터 Q9로 흐르는 전류의 비는 1 : n으로 된다.

그리고, 제3의 정전류원 I3에 의한 정전류 i3과 제4의 정전류원 I4에 의한 정전류 i4와의 비도 1 : n으로 되어 있기 때문에, 제8의 트랜지스터 Q8에는 전류 i3이 흐름과 동시에, 제9의 트랜지스터 Q9에는 전류 i4가 흐른다. 또한, 그 결과, 저항 소자 R2에는 전류가 흐르지 않는다.

따라서, 부하 소자 R1에 전류 i4가 흐르고, 이 부하 소자 R1에 의한 전압하강분은 i4×rl 이 된다. 이 전압 하강분 i4×rl은 비도통 상태에 가까운 약간도통 상태 (이 때의 제1의 트랜지스터 Q1인 P형 MOS 트랜지스터의 게이트 전위를 이 제1의 트랜지스터 Q1의 임계치 전압 부근으로 한다)에서 제1의 트랜지스터 Q1에 아주 작은 값인 I(idle)가 흐를 때의 제1의 트랜지스터 Q1의 게이트/소스간 전압 V_GS1(idle)과 같아지도록 설정되어 있다.

따라서, 이 때의 출력 노드 (4b)의 전위는 {전원 전위 노드로 인가되는 전원전위 V_DD-i4×rl}이 되고, 출력 회로 (1)의 제1의 입력 노드 (la)의 전위는 {V_DD-i4 ×rl(=V_GS1(idle)}이 된다. 그 결과, 제1의 트랜지스터 Q1에는 설정전류 I(idle)가 흐른다. 이 때의 설정 전류 I(idle)는, 제1의 트랜지스터 Q1이 P형 MOS 트랜지스터로 구성되어 있기 때문에, 제1의 트랜지스터 Q1을 비도통 상태에 가까운 약간 도통 상태에서 동작시킬 수 있어 아주 작은 전류값으로 할 수 있다.

요컨대, 이와 같이 무신호시에 신호 변환 회로 (3)의 출력 노드 (5b)가 V_GS2(idle)로, 출력 노드 (4b)가 V_DD-V_GS1(idle)로 유지되는 것은 신호 변환 회로(3)이 전압-전류 변환 회로(2)의 출력 노드 (2c)의 전위가 V_GS1(idle)보다 높아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 높게 하여 제2의 트랜지스터 Q2의 도통도를 올려서 거기에 흐르는 전류를 I(idle) 보다 크게하고, 아울러 제1의 트랜지스터 Q1의 도통도를 내려서 거기에 흐르는 전류를 I(idle)보다 작게 하도록 기능하여, 그것에 의해 출력 회로 (1)의 출력 노드 (1c)의 전위를 내리고, 전압-전류 변환 회로 (2)의 비반전 입력 노드 (2a)의 전위를 내려서 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위를 내려, 출력 노드 (5b)가 V_GS2(idle)로 출력 노드(4b)가 V_DD-V_GS1(idle)으로 유지되며 또한 전압-전류 변환 회로(2)의 출력 노드, 출력 노드 (2c)의 전위가 V_GS2(idle)보다 낮아지면, 출력 노드 (5b)의 전위 및 출력 노드 (4b)의 전위를 낮게 하여 제2의 트랜지스터 Q2의 도통도를 내려서 거기에 흐르는 전류를 I(idle) 보다 작게하고, 아울러 제1의 트랜지스터 Q1의 도통도를 울려서 거기에 흐르는 전류를 I(idle)보다 크게하도록 기능하고, 그것에 의해서 출력 회로(1)의 출력 노드(1c)의 전위를 올리고, 전압-전류 변환 회로(2)의 비반전 입력 노드 (2a)의 전위를 올려 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위를 올려서, 출력 노드 (5b)를 V_GS2(idle)로, 출력 노드 (4b)를 V_DD-V_GS1(idle)로 유지시킨다.

그 결과, 제1 및 제2의 트랜지스터 Q1 및 Q2 각각에, 출력 노드 (1c)에 안정된 출력파형을 얻기 위하여 제1 및 제2의 트랜지스터 Q1 및 Q2의 도통상태-비도통 상태의 이행시 전류의 흐름을 자연스럽게 변화시키는 데에 필요한 아주 작은 값인 I(idle)가 흐르기는 하지만, 출력 회로 (1)의 출력 노드 (1c)로부터 출력단 OUT으로 접속된 부하 RL에 전류가 흘러나가거나 부하 RL 로부터 출력된 OUT에 전류가 흘러들어가거나 하는 일은 없다.

다음에, OP앰프의 반전 입력단 IN(-)에 입력 신호가 인가된 경우의 동적에 대해서, 입력 신호로써 정현파의 신호가 입력된 경우를 제11도에 도시한 주요부의 파형도인 제11도를 이용하여 설명한다.

우선, 입력 신호가 바이어스 전압인 1/2 V_DD에 대해서 부인 경우(도시, 제1의 기간)에 대해서 설명한다.

입력 신호가 1/2 V_DD에 대해서 부이면, 전압-전류 변환 회로 (2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 낮으므로, 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 높아지기 때문에, 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터Q4로 흐르는 전류보다 커진다. 즉, 제3의 트랜지스터 Q3에 흐르는 전류가 1/2·i1+Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1-Δil이 된다. 단, i1은 제1의 정전류원 I1에 의해 흐르는 정전류값, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1-Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1+Δil이고, 결과로써 그 차 2Δil인 전류가 신호변환 회로 (3)의 제2의 변환부 (5)의 입력 노드 (5a)로부터 제6의 트랜지스터 Q6에 흘러들어가게 된다.

따라서, 전압-전류 변환 회로 (2)의 제1의 출력 노드 (2c)의 전위는, 제11도 (b)에 도시한 바와 같이 상기 전류차 2Δil에 따라서, V_GS1(idle)을 기준으로 변화한다. 또한, 전압-전류 변환 회로(2)의 제2의 출력 노드(2d)의 전위는 제11도 b에 도시한 바와 같이 상기 전류차 2Δil에 따라서 V_GS2(idle)+V_SG를 기준으로 해서 변화한다.

제1의 출력 노드 (2c)에 제2의 변환부 (5)를 거쳐서 직접 접속되게 되는제2의 트랜지스터 Q2의 게이트 전극의 전위 V_GS2는 제11도 (c)에 도시한 바와 같이 상기 전류차 2Δil에 따라서 V_GS2(idle)을 기준으로 변화, 즉 낮아진다.

N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간도통 상태 내지 비도통 상태의 범위에 있고, 제2의 트랜지스터 Q2에 흐르는 전류는 아주 작은 값인 I(idle)보다 더욱 낮은값 내지 0의 범위로 된다.

한편, 전압-전류 변환 회로 (2)의 제2의 출력 노드 (2d)에 접속된 입력노드 (4a)에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 상기 전류차 2Δil에 따라서 V_GS2(idle)+V_SG보다 낮은 전위가 인가되기 때문에, 제9의 트랜지스터 Q9의 게이트 전극에 인가되는 전위 V_GS2(idle)+V_SG와의 전위차에 따라서, 제8의 트랜지스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 낮아진다. 그 때문에, 제8의 트랜지스터 Q8에 흐르는 전류가 i3-Δil가 되고, 제9의 트랜지스터 Q9에 흐르는 전류가 i4+Δil가 된다. 단, Δil는 상기 전위차에 따라 증가, 감소하는 전류값이고, 제9의 트랜지스터 Q9로부터 저항성 소자 R2를 거쳐서 제3의 정전류원 I3으로 흘러들어가는 전류이다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 높아지기 때문에, 부하소자 R1에 있어서 전압 하강분이 커지고, 그 결과 출력 회로(1)의 제1의 입력 노드 (la)의 전위, 요컨대, 제1의트랜지스터 Q1의 게이트 전위는 제11도(c)에 도시한 바와 같이 {V_DD-V_GS1(idle)}보다 낮아지고, P형 MOS 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 높아져, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 커진다. 따라서, 제1의 트랜지스터 Q1으로 흐르는 전류는 I(idle)보다 크고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 작기 때문에, 출력 회로 (1)의 출력 노드 (1c)로부터, 출력단 OUT에 접속된 부하 RL 로 전류가 흘러나간다.

그 결과 출력 회로 (1)의 출력 노드 (1c)의 전위(출력 신호)는 제11도 (c)에 도시한 바와 같이 1/2V_DD보다 높아진다.

또한, 출력 회로(1)의 제1 및 제2의 입력 노드 (la) 및 (lb)의 전위 변화및 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위 변화는, 캐패시터 C1와C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드 (2a)로 부 귀환되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

한편, 입력 신호 (제11도(a)참조) 바이어스 전압인 1/2V_DD에 대해서 정인경우(제11도에 도시한 제2의 기간)에 대해서 설명한다.

입력 신호가 1/2 V_DD에 대하여 정이며, 전압-전류 변환 회로(2)의 반전 입력 노드 (2a)의 전위가 비반전 입력 노드 (2b)의 전위보다 높으므로, 그 전위차에 따라서 제3의 트랜지스터 Q3의 도통도가 제4의 트랜지스터 Q4의 도통도보다 낮아지기 때문에, 제3의 트랜지스터 Q3에 흐르는 전류가 제4의 트랜지스터 Q4에 흐르는 전류보다 작아진다. 요컨대, 제3의 트랜지스터 Q3에 흐르는 전류가1/2·i1-Δil이 되고, 제4의 트랜지스터 Q4에 흐르는 전류가 1/2·i1+Δil이된다. 단, i1은 제1의 정진류원 I1에 의해 흐르는 정전류값, Δil은 상기 전위차에 따라서 증가, 감소하는 전류값이다.

제4의 트랜지스터 Q4에 흐르는 전류는 1/2·i1+Δil, 제6의 트랜지스터 Q6에 흐르는 전류는 1/2·i1-Δil이고, 그 결과 그 차이 2Δil인 전류가 제4의 트랜지스터 Q4로부터 제18의 트랜지스터 Q18을 거쳐서 신호 변환 회로(3)의 제2의 변환부 (5)의 입력 노드 (5a)로 흘러들어가게 된다.

따라서, 전압-전류 변환 회로 (2)의 제1의 출력 노드 (2c)의 전위는, 제11도 (b)에 도시한 바와 같이 상기 전류차 2Δil에 따라서, V_GS2(idle)을 기준으로 변화한다. 또한, 전압-전류 변환 회로 (2)의 제2의 출력 노드 (2d)의 전위는, 제11도 (b)에 도시한 바와 같이 상기 전류차 2Δil에 따라서, V_GS2(idle)+V_GS를 기준으로 변화한다.

제1의 출력 노드 (2c)에 제2의 변환부 (5)를 거쳐서 직접 접속되게 되는 제2의 트랜지스터 Q2의 게이트 전극의 전위 V_GS2는 제11도(c)에 도시한 바와 같이 상기 전류차 2Δil에 따라서 V_GS2(idle)을 기준으로 변화, 즉, 높아진다. 따라서, N형 MOS 트랜지스터인 제2의 트랜지스터 Q2는 비도통 상태에 가까운 약간 도통 상태보다 도통도가 높은 도통 상태로 되고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 높은 값으로 된다.

한편, 전압-전류 변환 회로 (2)의 제2의 출력 노드 (2d)에 접속된 입력노드 (4a)에 게이트 전극이 접속된 제8의 트랜지스터 Q8은, 그 게이트 전극에 상기 전류차 2Δil에 따라서 V_GS2(idle)+V_SG보다 높은 전위가 인가되기 때문에, 제9의 트랜지스터 Q9의 게이트 전극에 인가되는 전위 V_GS2(idle)+V_SG와의 전위차에 따라서 제8의 트랜디스터 Q8의 도통도가 제9의 트랜지스터 Q9의 도통도보다 높아진다. 그 때문에, 제8의 트랜지스터 Q8에 흐르는 전류가 i3+Δil가 되고, 제9의 트랜지스터 Q9에 흐르는 전류가 i4-Δil가 된다. 단, Δil은 상기 전위차에 따라 증가, 감소하는 전류값이고. 제8의 트랜지스터 Q8로부터 저항성 소자 R2를 거쳐서 제4의 정전류원 I4로 흘러들어오는 전류이다.

이와 같이, 제9의 트랜지스터 Q9에 흐르는 전류는 제4의 정전류원 I4의 정전류값 i4보다 낮아지기 때문에, 부하소자 R1에 있어서의 전압 하강분이 작아지고, 그 결과, 출력 회로(1)의 제1의 입력 노드 (la)의 전위, 즉, 제1의트랜지스터 Q1의 게이트 전위 V_GS1은 {V_DD1-V_GS1(idle)}보다 높아지고, P형 트랜지스터로 이루어진 제1의 트랜지스터 Q1의 도통도가 낮아져서, 제1의 트랜지스터Q1에 흐르는 전류는 I(idle)보다 작아진다.

따라서, 제1의 트랜지스터 Q1에 흐르는 전류는 I(idle)보다 작고, 제2의 트랜지스터 Q2에 흐르는 전류는 I(idle)보다 크기 때문에, 출력 회로(1)의 출력 노드 (1c)로부터 출력단 OUT에 접속된 부하 RL로부터 출력 노드 (la)를 거쳐서 제2의 트랜지스터 Q2로 전류가 흘러들어온다.

그 결과 출력 회로(1)의 출력 노드(1c)의 전위(출력 신호)는 제11도 c에 도시한 바와 같이 1/2 V_DD보다 낮아진다. 그 결과 출력 회로(1)의 제1 및 제2의 입력 노드(la) 및 (lb)의 전위 변화 및 전압-전류 변환 회로 (2)의 출력 노드 (2c)의 전위 변화는, 캐패시터 C1과 C2, 및 캐패시터 C3과 귀환 저항 R3을 거쳐서 비반전 입력 노드(2a)로 부 귀환되어, 비반전 입력 노드 (2a)의 전위를 안정화시킨다.

이와 같이 구성된 OP앰프를 이용한 증폭 회로에 있어서는. 상기 실시 형태1과 마찬가지의 효과를 나타내는 것 외에, 신호 변환 회로 (2)의 제1의 변환부(4)의 입력 노드 (4a)에 인가되는 무신호시의 전위를 전압-전류 변환 회로(2)의 제1의 출력 노드(2c)의 전위를 제18의 트랜지스터 Q18에 의해 레벨 시프트해서 인가하고 있기 때문에, 회로 구성을 간단히 해서 신호 변환 회로 (2)의 제1의 변환부 (4)의 바이어스 전위를 높일 수 있고 또한 전위 시프트 수단을 구성하는 제18의 트랜지스터 Q18을 직렬로 복수 접속함으로써 신호 변환 회로(2)의 제1의 변환부(4)의 바이어스 전위를 임의로 설정할 수 있는 효과를 아울러 가질 수 있는 것이다.

[실시 형태 7]

제12도는, 본 발명의 실시 형태 7을 도시한 AB급 CMOS OP앰프(이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것이고, 제10도에 도시한 실시형태 6에 대해서, 실시 형태 6이 전압 시프트 수단으로서 P형 MOS 트랜지스터 Q18을 이용하여 구성한 것에 반해서, 본 실시 형태 7에 있어서는 전압 시프트 수단 으로서 N형 MOS트랜지스터 Q18을 이용하여 구성한 점에서 상이할 뿐, 그 외의점에 대해서는 마찬가지의 방식으로 구성된 것이다.

이와 같이 구성된 실시 형태 7에 있어서도 상기한 실시 형태6과 마찬가지의 효과를 나타내는 것이다.

[실시 형태 8]

제13도는, 본 발명의 실시 형태 8을 도시한 AB급 CMOS OP앰프(이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것이고, 제10도에 도시한 실시형태 6에 대해서, 실시 형태 6이 전압 시프트 수단으로서 P형 MOS트랜지스터 Q18을 이용하여 구성한 것에 반해서, 본 실시 형태 8에 있어서는 전압 시프트 수단으로서, 예를 들면 폴리 실리콘층에 의해 형성된 저항성 소자를 이용하여 구성한 점에서 상이할 뿐, 그 외의 점에 대해서는 마찬가지의 방식으로 구성되어 있다.

이와 같이 구성된 실시 형태 7에 있어서도 상기한 실시 형태 6과 마찬가지의 효과를 나타내는 것이다.

[실시 형태 9]

제14도는, 본 발명의 실시 형태 9를 도시한 AB급 CMOS OP앰프 (이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제7도에 도시한 실시 형태3에 대해서, 전압-전류 변환 회로 (2)로서 제10도에 도시한 실시 형태 6에서 이용한 제1 및 제2의 출력 노드 (2c) 및 (2d)를 갖는 전압-전류 변환 회로(2)를 적용한 것으로, 그 외의 점에 대해서는 제7도에 도시한 실시 형태 3과 마찬가지의 방식으로 구성된 것이다.

제14도에 있어서, 제7도 및 제10도에 붙인 부호와 동일 부호는 동일또는 상당 부분을 도시한 것으로, 전압-전류 변환 회로(2)는 제10도에 도시한 실시 형태 6과 마찬가지의 방식으로 형성되어 있고, 제6의 트랜지스터 Q6의 드레인 전극이 접속되는 출력 노드 (이하, 제1의 출력 노드라 약칭한다) (2c)의 전위를 레벨 시프트한 전위, 즉, 제1의 출력 노드 (2c)에 나타난 제1의 값과 다르고, 상기 제1의 값과 같은 변화시키는 값으로 이루어진 제2의 값인 전위를 제2의 출력 노드 (2d)(제4의 트랜지스터 Q4의 드레인 전극이 접속된다)에 인가하는 전위 시프트 수단을, 제1의 출력 노드 (2c)와 제2의 출력 노드 (2d)와의 사이, 즉, 제6의 트랜지스터 Q6의 드레인 전극과 제4의 트랜지스터 Q4의 드레인 전극과의 사이의 접속한 것으로, 이 전위 시프트 수단으로서 소스 전극이제2의 출력 노드(2d)에 접속되고, 드레인 전극과 게이트 전극이 공통 접속되어제1의 출력 노드 (2c)에 접속되는 P형 MOS 트랜지스터 Q18 (이하, 제18의 트랜지스터라고 칭한다)에 의해 구성된 것이다.

그리고, 이 전압-전류 변환 회로(2)의 제1의 출력 노드 (2c)가 신호 변환 회로 (3)의 제2의 변환부 (5)의 입력 노드 (5a)에 접속되고, 전압-전류 변환회로 (2)의 제2의 출력 노드 (2d)가 신호 변환 회로(3)의 제1의 변환부 (4)의 입력 노드 (4a)에 접속된다.

전압-전류 변환 회로 (2)의 제1의 출력 노드(2c)에 나타나는 무신호시의 전위는, 신호 변환 회로(3)의 제2의 변환부 (5)에 있어서 제15의 트랜지스터Q15의 게이트 전극에 인가되는 바이어스 전압과 같아지도록 설정됨과 동시에, 전압-전류 변환 회로 (2)의 제2의 출력 노드 (2d)에 나타나는 무신호시의 전위는제1의 출력 노드 (2C)에 나타나는 무신호시의 전위에 제18의 트랜지스터 Q18의 소스-드레인간 전압 V_SG(다이오드 소자로써의 하강 전압)을 충족시킨 값으로 설정되고, 신호 변환 회로 (3)의 제1의 변환부 (4)에 있어서 제9의 트랜지스터Q9의 게이트 전극에 인가되는 바이어스 전압과 같아지도록 설정된다.

이와 같이 구성된 실시 형태 9에 있어서도, 제7도에 도시한 실시 형태 3과같은 효과를 나타내는 것이다.

[실시 형태 10]

제15도는 본 발명의 실시 형태 10을 도시한 AB급 CMOS OP앰프(이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제14도에 도시한 실시형태 9에 대해서, 실시 형태 9가 전압 시프트 수단으로서 P형 MOS 트랜지스터 Q18을 이용하여 구성한 것에 반해서, 본 실시 형태 10에 있어서는 전압 시프트 수단으로서 N형 MOS 트랜지스터 Q18을 이용하여 구성한 점에서 상이할 뿐, 그 외의 점에 대해서는 마찬가지의 방식으로 구성된 것이다.

이와 같이 구성된 실시 형태 10에 있어서도 상기한 실시 형태 9와 마찬가지의 효과를 나타내는 것이다.

[실시 형태11]

제16도는, 본 발명의 실시 형태 11을 도시한 AB급 CMOS OP임프 (이하, OP앰프라 약칭한다)를 이용한 증폭 회로를 도시한 것으로, 제14도에 도시한 실시형태 9에 대해서, 실시 형태 9가 전압 시프트 수단으로서 P형 MOS 트랜지스터 Q18을 이용하여 구성한 것에 반해서, 본 실시 형태 11에 있어서는 전압시프트 수단으로서 예를 들면 폴리 실리콘층에 의해서 형성된 저항성 소자를 이용하여 구성한 점에서 상이할 뿐 그 외의 점에 대해서는 마찬가지의 방식으로 구성된 것이다.

이와 같이 구성된 실시 형태 11에 있어서도 상기한 실시 형태 9와 마찬가지의 효과를 나타내는 것이다.

Claims

전원 전위 노드와 출력 노드와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드(la)에 접속된 P형 MOS 트랜지스터와, 접지 전위 노드와 상기 출력 노드(1c)와의 사이에 접속되고, 게이트 전극이 제2의 입력 노드에 접속된 N형 MOS 트랜지스터를 갖는 출력 회로(1), 입력 신호가 입력되는 반전 입력 노드(2a)와, 비교 전위가 입력되는 비반전 입력 노드(2b)를 갖고, 입력된 입력 신호와 비교 전위와의 전위차에 따른 값을 출력하는 전압-전류 변환 회로(2), 상기 전압-전류 변환 회로(2)의 출력에 근거하여, 상기 접지 전위 노드에 인가되는 전위보다 높은 제2소정 전위를 기준으로 변화하는 전위를 상기 출력 회로(1)의 제2입력 노드(1b)에 전달하는 제2의 변환부(5)와, 상기 제2소정 전위보다 높고 상기 전원 전위에 인가되는 전원 전위 보다 낮은 제1소정 전위를 기준으로 변화하는 전위를 상기 출력 회로(1)의 제1의 입력 노드(la)에 전달하는 제1의 변환부(4)를 포함하는 신호 변환 회로(3),상기 출력 회로(1)의 출력 노드(1c)와 상기 전압-전류 변환 회로(2)의 반전입력 노드(2a)와의 사이에 접속된 귀환 회로(8)를 포함하는 증폭 회로.
제1의 전원 전위 노드와 출력 노드(1c)와의 사이에 접속되고, 게이트 전극이 제1의 입력 노드(la)에 접속된 P형 MOS 트랜지스터와, 제2의 전원전위 노드와 상기 출력 노드(1c)와의 사이에 접속되며, 게이트 전극이 제2의 입력 노드(1b)에 접속된 N형 MOS 트랜지스터와, 상기 P형 MOS 트랜지스터의 게이트전극과 상기 출력 노드(1c)와의 사이에 접소된 제1의 용량성 소자와, 상기 N형MOS 트랜지스터의 게이트 전극과 상기 출력 노드(1c)와의 사이에 접속된 제2의용량성 소자를 갖고, 상기 제2의 입력 노드(1b) 에 상기 접지 전위 노드에 인가되는 전위보다 높은 제2의 소정 전위가 인가되면 유지 전류가 흐름과 동시에, 상기제1의 입력 노드(la)에 상기 제2의 소정 전위보다 높고 상기 제1의 전원 전위 노드에 인가되는 전원 전위보다 낮은 제1의 소정 전위가 인가되면 상기 P형MOS 트랜지스터에 상기 유지 전류와 동일한 값의 유지 전류가 흐르는 출력 회로(1), 입력 신호가 입력되는 반전 입력 노드(2a)와, 비교 전위가 입력되는 비반전 입력 노드(2b)를 갖고, 입력된 입력 신호와 비교 전위와의 전위차에 근거하여, 상기 출력 회로(1)의 제1의 입력 노드(la)의 전위를 상기 제1의 소정 전위를 기준으로 변화하도록 제어함과 동시에, 상기 출력 회로의 제2의 입력 노드(1b)의 전위를 상기 제2의 소정 전위를 기준으로 변화하도록 제어하는 제어 회로(9), 상기 출력 회로(1)의 출력 노드(1c)와 상기 제어 회로(9)의 반전 입력 노드(2a)와의 사이에 접속된 귀환 회로(8)를 포함하는 증폭 회로.