JPH0983264A - 増幅回路及び携帯電話用半導体集積回路装置 - Google Patents
増幅回路及び携帯電話用半導体集積回路装置Info
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- JPH0983264A JPH0983264A JP7241777A JP24177795A JPH0983264A JP H0983264 A JPH0983264 A JP H0983264A JP 7241777 A JP7241777 A JP 7241777A JP 24177795 A JP24177795 A JP 24177795A JP H0983264 A JPH0983264 A JP H0983264A
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Abstract
し、出力波形として大きな電圧振幅を有し、低消費にて
駆動できる増幅回路を得る。 【解決手段】 出力回路1は電源電位ノードと出力ノー
ドとの間に接続されたP型MOSトランジスタQ1と、
接地電位ノードと出力ノードとの間に接続されたN型M
OSトランジスタQ2とを有する。電圧−電流変換回路
2は入力された入力信号と比較電位との電位差に応じた
値を出力する。信号変換回路3は電圧−電流変換回路2
の出力に基づいて、MOSトランジスタQ1のゲート電
極の電位を第2の所定電位を基準として制御するととも
に、N型MOSトランジスタQ2のゲート電極の電位を
第1の所定電位を基準として制御する。
Description
オペアンプを用いた増幅回路及びこの増幅回路が音声増
幅回路として組み込まれた例えば携帯電話用半導体集積
回路装置に関するものである。
た増幅回路は、次のような利点を有することからいろい
ろなところで用いられているものである。第1に、オペ
アンプの消費電流、つまり出力電流が、このオペアンプ
の出力に接続される負荷に流れる負荷電流に見合った値
になり、低消費電力である。第2に、オペアンプへの入
力信号がない、つまり無信号時に割合小さな消費電流を
流すだけで出力波形の歪みの小さいものが得られる。つ
まり、出力波形の歪みが小さく、低消費電力である。第
3に、割合大きな出力ドライブ能力をもつ。第4に、出
力波形の電圧振幅の割合大きなものが得られる。
が普及し始め、この携帯電話の受信回路に用いられる音
声増幅回路について種々検討が行われている。そして、
携帯電話であることから、電池駆動可能でかつ低電圧駆
動可能なもの、例えば5V電源から3V電源への移行が
望まれており、さらに、低価格化が要望され始めてきて
いる。
価格化を図るため、音声増幅回路を含んだ受信回路を、
ディジタル主体のアナログ/ディジタル混在のシステム
LSI化し、かつこのシステムLSI化されたものに組
み込まれる音声増幅回路を、上記した利点を有するAB
級CMOSオペアンプを用いた増幅回路を用いることを
検討した。
Sオペアンプをそのまま単に携帯電話の音声増幅回路に
組み込んだだけでは、電源電位の低電圧化を図った場
合、例えば5V電源から3V電源へ移行した場合、出力
ドライブ能力を大きくして、かつ出力波形の電圧振幅を
大きくし難いものであった。本発明は、上記した点に鑑
みてなされたものであり、低電圧で駆動しても大きなド
ライブ能力を有するとともに出力波形として大きな電圧
振幅を有し、低消費にて駆動できる増幅回路及び携帯電
話用半導体集積回路装置を得ることを目的とするもので
ある。
係る増幅回路は、電源電位ノードと出力ノードとの間に
接続され、ゲート電極が第1の入力ノードに接続された
P型MOSトランジスタ、及び接地電位ノードと出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタとを有する出力回
路と、入力信号が入力される反転入力ノード、及び比較
電位が入力される非反転入力ノードを有し、入力された
入力信号と比較電位との電位差に応じた値を出力する電
圧−電流変換回路と、この電圧−電流変換回路の出力に
基づいて、出力回路の第2の入力ノードの電位を第2の
所定電位を基準として制御するとともに、出力回路の第
1の入力ノードの電位を第1の所定電位を基準として制
御する信号変換回路と、出力回路の出力ノードと電圧−
電流変換回路の反転入力ノードとの間に接続された帰還
回路とを設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第1の入力ノードに接続されたP型MOSトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第2の入力ノードに接続されたN型M
OSトランジスタ、P型MOSトランジスタのゲート電
極と出力ノードとの間に接続された第1の容量性素子、
及びN型MOSトランジスタのゲート電極と出力ノード
との間に接続された第2の容量性素子を有し、第2の入
力ノードに接地電位ノードに印加される電位より高い第
2の所定電位が印加されるとN型MOSトランジスタに
維持電流が流れるとともに、第1の入力ノードに上記第
2の所定電位より高く電源電位ノードに印加される電源
電位より低い第1の所定電位が印加されるとP型トラン
ジスタに上記維持電流と同じ値の維持電流が流れる出力
回路と、入力信号が入力される反転入力ノード、及び比
較電位が入力される非反転入力ノードを有し、入力され
た入力信号と比較電位との電位差に基づいて、出力回路
の第1の入力ノードの電位を第1の所定電位を基準とし
て制御するとともに、出力回路の第2の入力ノードの電
位を第2の所定電位を基準として制御する制御回路と、
出力回路の出力ノードと制御回路の反転入力ノードとの
間に接続された帰還回路とを設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第1の入力ノードに接続されたP型MOSトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第2の入力ノードに接続されたN型
MOSトランジスタとを有する出力回路と、入力信号が
入力される反転入力ノード、及び比較電位が入力される
非反転入力ノードを有し、入力された入力信号と比較電
位との電位差に応じた値を出力する電圧−電流変換回路
と、出力回路が駆動される電源範囲より広い電源範囲に
て駆動され、電圧−電流変換回路の出力に基づいて、出
力回路の第2の入力ノードの電位を接地電位ノードに印
加される電位より高い第2の所定電位を基準として制御
するとともに、出力回路の第1の入力ノードの電位を第
2の所定電位より高く電源電位ノードに印加される電源
電位より低い第1の所定電位を基準として制御する信号
変換回路と、記出力回路の出力ノードと電圧−電流変換
回路の反転入力ノードとの間に接続された帰還回路とを
設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第1の入力ノードに接続されたP型MOSトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第2の入力ノードに接続されたN型M
OSトランジスタ、P型MOSトランジスタのゲート電
極と出力ノードとの間に接続された第1の容量性素子、
及びN型MOSトランジスタのゲート電極と上記出力ノ
ードとの間に接続された第2の容量性素子を有し、第2
の入力ノードに接地電位ノードに印加される電位より高
い第2の所定電位が印加されるとN型MOSトランジス
タに維持電流が流れるとともに、第1の入力ノードに上
記第2の所定電位より高く電源電位ノードに印加される
電源電位より低い第1の所定電位が印加されるとP型ト
ランジスタに上記維持電流と同じ値の維持電流が流れる
出力回路と、入力信号が入力される反転入力ノード、及
び比較電位が入力される非反転入力ノードを有し、入力
された入力信号と比較電位との電位差に応じた値を出力
する電圧−電流変換回路と、この電圧−電流変換回路の
出力を受けてこの受けた出力に基づいて第1の所定電位
を基準として電圧−電流変換回路の出力と同相に変化す
る電位を出力回路の第1の入力ノードに与える第1の変
換部、及び電圧−電流変換回路の出力を受けてこの受け
た出力に基づいて第2の所定電位を基準として電圧−電
流変換回路の出力と同相に変化する電位を出力回路の第
2の入力ノードに伝達する第2の変換部を有する信号変
換回路と、電圧−電流変換回路の出力ノードと出力回路
の出力ノードとの間に接続された第3の容量性素子と、
出力回路の出力ノードと電圧−電流変換回路の反転入力
ノードとの間に接続された帰還回路とを設けたものであ
る。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第1の入力ノードに接続されたP型MOSトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第2の入力ノードに接続されたN型
MOSトランジスタを有する出力回路と、入力信号が入
力される反転入力ノード、及び比較電位が入力される非
反転入力ノードを有し、入力された入力信号と比較電位
との電位差に応じた第1の値と、この第1の値と異な
り、第1の値と同相に変化する値からなる第2の値を出
力する電圧−電流変換回路と、この電圧−電流変換回路
の第1の値の出力に基づいて、出力回路の第2の入力ノ
ードの電位を接地電位ノードに印加される電位より高い
第2の所定電位を基準として制御するとともに、電圧−
電流変換回路の第2の値の出力に基づいて、出力回路の
第1の入力ノードの電位を第2の所定電位より高く電源
電位ノードに印加される電源電位より低い第1の所定電
位を基準として制御する信号変換回路と、出力回路の出
力ノードと電圧−電流変換回路の反転入力ノードとの間
に接続された帰還回路とを設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第1の入力ノードに接続されたP型MOSトラン
ジスタからなる第1のトランジスタ、及び接地電位ノー
ドと出力ノードとの間に接続され、ゲート電極が第2の
入力ノードに接続されたN型MOSトランジスタからな
る第2のトランジスタとを有する出力回路と、入力信号
が入力される反転入力ノード、比較電位が入力される非
反転入力ノード、反転入力ノードにゲート電極が接続さ
れるMOSトランジスタからなる第3のトランジスタ、
非反転入力ノードにゲート電極が接続されるとともにソ
ース電極が第1のトランジスタのソース電極と共通接続
されて第1のトランジスタとで差動対のトランジスタを
構成し、ドレイン電極が第2の出力ノードに接続される
MOSトランジスタからなる第4のトランジスタ、ドレ
イン電極とゲート電極とが共通接続されて第3のトラン
ジスタのドレイン電極に接続された第5のトランジス
タ、ゲート電極が第5のトランジスタのゲート電極に接
続されて第5のトランジスタとでカレントミラー回路を
構成し、ドレイン電極が第2の出力ノードに接続された
第6のトランジスタ、及び第1の出力ノードと第2の出
力ノードとの間に接続され、第1の出力ノードの電位を
レベルシフトして第2の出力ノードの電位とさせる電位
シフト手段を有する電圧−電流変換回路と、この電圧−
電流変換回路の第1の出力ノードの電位を受けて出力回
路の第2の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第2の所定電位を基準として制御する
とともに、電圧−電流変換回路の第2の出力ノードの電
位を受けて出力回路の第1の入力ノードの電位を第2の
所定電位より高く電源電位ノードに印加される電源電位
より低い第1の所定電位を基準として制御する信号変換
回路と、出力回路の出力ノードと電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路とを設けた
ものである。
導体集積回路装置は、電源電位ノードと音声発生手段が
接続される出力ノードとの間に接続され、ゲート電極が
第1の入力ノードに接続されたP型MOSトランジス
タ、及び接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第2の入力ノードに接続されたN型M
OSトランジスタを有する出力回路と、音声信号が入力
される反転入力ノードにゲート電極が接続される第1の
差動対用MOSトランジスタ、及び比較電位が入力され
る非反転入力ノードにゲート電極が接続されるとともに
ソース電極が第1の差動対用MOSトランジスタのソー
ス電極と接続されて第1の差動対用MOSトランジスタ
とで差動対トランジスタを構成する第2の差動対用MO
Sトランジスタを有し、入力された音声信号と比較電位
との電位差に応じた値を第2の差動対用MOSトランジ
スタのドレイン電極から出力する電圧−電流変換回路
と、この電圧−電流変換回路の出力に基づいて、出力回
路の第2の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第2の所定電位を基準として制御する
とともに、出力回路の第1の入力ノードの電位を上記第
2の所定電位より高く電源電位ノードに印加される電源
電位より低い第1の所定電位を基準として制御する信号
変換回路と、出力回路の出力ノードと電圧−電流変換回
路の反転入力ノードとの間に接続された帰還回路とを備
えた音声増幅回路を設けたものである。
を示すAB級CMOSオペアンプ(以下、オペアンプと
略称する)を用いた増幅回路を示す回路図であり、図1
において1は直流電流を阻止するためのコンデンサC0
を介して接続された例えばスピーカやイヤホン等の負荷
RLを駆動するための出力回路で、図2に示すように、
第1の入力ノード1aに制御電極であるゲート電極が接
続され、電源電位VDD(この実施の形態1においては例
えば3V)が印加される第1の電源電位ノードに一方の
主電極であるソース電極が接続されるともにオペアンプ
の出力端となる出力ノード1cに他方の主電極であるド
レイン電極が接続されたP型MOSトランジスタからな
る第1のトランジスタQ1と、第2の入力ノード1bに
制御電極であるゲート電極が接続され、接地電位が印加
される接地電位ノードに一方の主電極であるソース電極
が接続されるともに出力ノード1cに他方の主電極であ
るドレイン電極が接続されたN型MOSトランジスタか
らなる第2のトランジスタQ2と、上記第1のトランジ
スタQ1の制御電極と他方の主電極との間に接続され
た、例えばMOSキャパシタからなる第1の容量性素子
C1と、上記第2のトランジスタQ2の制御電極と他方
の主電極との間に接続された、例えばMOSキャパシタ
からなる第2の容量性素子C2とによって構成されてい
るものである。
C2は、第1の入力ノード1aと第2の入力ノード1b
にそれぞれ入力される信号の位相のずれを合わせ、例え
ば、オペアンプの出力端と反転入力端とを接続し、帰還
回路を構成したときに、出力端と反転入力端との信号合
成による発振を防ぐために、全体の位相を調整するため
に設けられたものである。
を介して反転入力ノード2aに入力される入力信号(こ
の実施の形態1においては電源電位VDDの1/2の電位
1/2VDDにてバイアスされた信号)と非反転入力端I
N(+)に接続された非反転入力ノード2bに入力され
る比較電位発生手段7からの所定電位(この実施の形態
1においては電源電位VDDの1/2の電位1/2VDD)
からなる比較電位との電位差に応じてこの電位差に比例
した値を出力する電圧−電流変換回路で、具体的には、
上記電位差に応じて上記反転入力ノード2a及び非反転
入力ノード2bにそれぞれ接続されるトランジスタに流
れる電流値を制御し、制御された電流値に応じた電流を
出力ノード2cに流す、つまり出力ノード2cから外部
回路へ電流が流れ出す又は外部回路から出力ノード2c
に電流を流れ込むようにしたものであり、図2に示すよ
うになっている。
ド1aに制御電極であるゲート電極が接続されたP型M
OSトランジスタからなる第3のトランジスタ、Q4は
上記反転入力ノード1bに制御電極であるゲート電極が
接続され、上記第1のトランジスタQ1の一方の主電極
であるソース電極に一方の主電極であるソース電極が接
続されるとともに出力ノード2cに他方の主電極である
ドレイン電極が接続されたP型MOSトランジスタから
なる第4のトランジスタで、この実施の形態1において
は上記第3のトランジスタQ3と同じサイズ、つまり、
ゲート長及びゲート幅を同じにして同じ特性を持つよう
に形成され、上記第3のトランジスタQ3とによって差
動対のトランジスタを構成している。
主電極であるソース電極が接続されるとともに上記第1
のトランジスタQ1の他方の主電極であるドレイン電極
に他方の主電極であるドレイン電極が接続され、ゲート
電極である制御電極が他方の主電極に接続されたN型M
OSトランジスタからなる第5のトランジスタ、Q6は
上記第2の電源電位ノードに一方の主電極であるソース
電極が接続されるとともに上記第4のトランジスタQ4
の他方の主電極に他方の主電極であるドレイン電極が接
続され、ゲート電極である制御電極が上記第5のトラン
ジスタQ5の制御電極に接続されたN型MOSトランジ
スタからなる第6のトランジスタで、上記第5のトラン
ジスタQ5とでカレントミラー回路を構成し、この実施
の形態1においては上記第5のトランジスタQ5と同じ
サイズ、つまり、ゲート長及びゲート幅を同じにして同
じ特性を持つように形成され、上記第5のトランジスタ
Q5に流れる電流と同じ値の電流が流れるようにしてあ
る。
の電源電位VDDが供給されて上記第3のトランジスタQ
3及び第4のトランジスタQ4に対して定電流i1を供
給するための第1の定電流源である。
換回路2の出力に基づいて上記出力回路1の第1のトラ
ンジスタQ1のゲート電位を第1の所定電位(この実施
の形態1においては、上記入力信号がない時(無信号時
であり、反転入力端IN(−)に入力信号が印加されて
おらず、出力端OUTから出力端OUTにコンデンサC
0を介して接続された負荷RLに電流が流れ出したり、
負荷RLから出力端OUTに電流が流れ込んだりしてい
ない状態で、第1及び第2のトランジスタQ1及びQ2
に設定電流I(idle)が流れている状態)の第1のトラン
ジスタQ1のゲート/ソース間電圧VGS1(idle)を第1
の電源電位ノードに印加される電源電位VDDから引いた
値)を基準として制御するとともに、上記出力回路1の
第2のトランジスタQ2のゲート電位を上記第1の所定
電位より低い第2の所定電位(この実施例1において
は、上記無信号時の第2のトランジスタQ2のゲート−
ソース間電圧VGS2(idle)と同じ値)を基準として制御
する、言い換えれば、上記電圧−電流変換回路2の出力
ノード2cに流れる電流を受けて、上記出力回路1の第
1及び第2の入力ノード1a及び1bに流れる電流及び
それらの電位を制御するための信号変換回路で、上記出
力回路1の第1のトランジスタQ1のゲート電位を制御
するための第1の変換部4と、上記出力回路1の第2の
トランジスタQ2のゲート電位を制御するための第2の
変換部5とを備えており、第1の変換部4の出力電位が
第2の変換部5の出力電位に基づいて生成されている。
換回路2の出力ノード2cに接続される入力ノード4a
と、上記出力回路1の第1の入力ノード1aに接続され
る出力ノード4bとを有し、上記電圧−電流変換回路2
の出力に基づいて(この実施の形態1においては第2の
変換部5の出力でもある)上記出力回路1の第1のトラ
ンジスタQ1のゲート電位を上記第1の所定電位を基準
として制御する、言い換えれば、上記電圧−電流変換回
路2の出力ノード2cに流れる電流、この場合、出力ノ
ード2cから入力ノード4aに流れ出す電流又は上記入
力ノード4aから出力ノード2cに流れ込む電流に基づ
いて制御された入力ノード4aの電位に従い、この入力
ノード4aの電位に応じた電流を出力ノード4bに流し
て上記出力回路1の第1の入力ノード1aに流れる電流
及びその電位を制御するものである。
変換回路2の出力ノード2cに接続される入力ノード5
aと上記出力回路1の第2の入力ノード1bに接続され
る出力ノード5bとを有し、上記電圧−電流変換回路2
の出力に基づいて上記出力回路1の第2のトランジスタ
Q2のゲート電位を上記第2の所定電位を基準として制
御する、言い換えれば、上記電圧−電流変換回路2の出
力ノード2cに流れる電流、この場合、出力ノード2c
から入力ノード5aに流れ出す電流又は上記入力ノード
5aから出力ノード2cに流れ込む電流に基づいて制御
された入力ノード5aの電位に従い、この入力ノード5
aの電位に応じた電流を出力ノード5bに流して上記出
力回路1の第1の入力ノード1bに流れる電流及びその
電位を制御するためのものである。
に示す。図2において、Q7は入力ノード4aに制御電
極であるゲート電極が接続され、上記第2の電源電位ノ
ードに他方の主電極であるドレイン電極が接続されたP
型MOSトランジスタからなる第7のトランジスタ、I
2は上記第1の電源電位ノードから第1の電源電位VDD
が供給されて定電流i2を供給するための第2の定電流
源で、定電流供給ノードが上記第7のトランジスタQ7
の一方の主電極であるソース電極に接続されている。
給ノードと上記第7のトランジスタQ7の一方の主電極
との接続点に制御電極であるゲート電極が接続され、上
記第1の電源電位ノードに他方の主電極であるドレイン
電極が接続されたN型MOSトランジスタからなる第8
のトランジスタ、I3はこの第8のトランジスタの一方
の主電極であるソース電極に定電流引抜ノードが接続さ
れ、この定電流引抜ノードから第2の電源電位ノードに
定電流i3を引き抜くための第3の定電流源である。
ード4bとの間に接続された抵抗素子からなる負荷素
子、Q9はこの負荷素子に他方の主電極であるドレイン
電極が接続され、制御電極であるゲート電極に、所定電
位であるバイアス電位(この実施の形態1においては無
信号時の上記第2のトランジスタQ2におけるゲート/
ソース間電圧VGS2(idle)と上記第7のトランジスタQ
7のゲート/ソース間電圧VGS7との和に等しい電位)
が印加されるN型MOSトランジスタからなる第9のト
ランジスタで、上記第8のトランジスタQ8とチャネル
長が等しくチャネル幅が1:nに形成されている。
電極であるソース電極に定電流引抜ノードが接続され、
この定電流引抜ノードから第2の電源電位ノードに定電
流i4を引き抜くための第4の定電流源で、定電流i4
が第3の定電流源I3に流れる定電流i3に対して1:
n(=i3:i4)の関係になるように形成されてい
る。R2は上記第8のトランジスタQ8の一方の主電極
と上記第9のトランジスタQ9の一方の主電極との間に
接続された抵抗素子である。
×i4の値が、無信号時の第1のトランジスタQ1のゲ
ート/ソース間電圧VGS1(idle)と同じになるように設
定されている。また、第7のトランジスタQ7、第2の
定電流源I2、第8のトランジスタQ8、第3の電流源
I3、負荷素子R1、第9のトランジスタQ9、第4の
定電流源Q4及び抵抗素子R2によって信号変換回路3
の第1の変換部4を構成しているものである。
を接続する配線で、上記電圧−電流変換回路2の出力ノ
ード2cに流れる電流、つまり、出力ノード2cから入
力ノード5aに流れ出す又は入力ノード5aから出力ノ
ード2cに流れ込む電流に基づいて制御された入力ノー
ド5aの電位に従い、この入力ノード5aの電位に応じ
た電流(この実施例1では出力ノード2cに流れる電流
と同じ)を出力ノード5bに流して上記出力回路1の第
1の入力ノード1bに流れる電流及びその電位を制御す
るための信号変換回路3の第1の変換部4を構成するも
のであり、特に配線を設けずに入力ノード5aと出力ノ
ード5bとを同じノードとしたものであっても良い。
ノード1cと上記電圧−電流変換回路2の非反転入力ノ
ード2aとの間に接続された帰還回路で、出力回路1の
出力ノード1cの電位を上記電圧−電流変換回路2の非
反転入力ノード2aに負帰還をかけるためのものであ
り、例えば図2に示すように抵抗性素子R3によって構
成されている。
変換回路3とによって構成され、非反転入力端IN(−)
に入力された入力信号と比較電位発生手段7からの比較
電位との電位差に基づいて、上記出力回路1の第1の入
力ノード1aの電位を上記第1の所定電位を基準として
制御するとともに、上記出力回路1の第2の入力ノード
1bの電位を上記第2の所定電位を基準として制御する
制御回路である。
用いた増幅回路の動作について説明する。まず、無信号
時、つまり、増幅回路の反転入力端IN(−)に入力信
号が印加されていない状態であり、出力端OUTから出
力端OUTにコンデンサC0を介して接続された負荷R
Lに電流が流れ出したり、負荷RLから出力端OUTに
電流が流れ込んだりしていない状態の動作について説明
する。無信号時であるため、反転入力端IN(−)には
バイアス電圧である1/2VDDが印加され、非反転入力
端IN(+)には比較電位である1/2VDDが印加され
る。
力ノード2a及び非反転入力ノード2bには同じ1/2
VDDが印加されることになり、第3のトランジスタQ3
及び第4のトランジスタQ4のゲート電極に印加される
電位が同じになり、第3のトランジスタQ3及び第4の
トランジスタQ4に流れる電流は同じ、つまり、第1の
定電流源I1からの定電流i1の1/2の電流になる。
・i1なる電流が流れることにより、第5のトランジス
タQ5にも1/2・i1の電流が流れ、第5のトランジ
スタQ5とカレントミラー回路を構成している第6のト
ランジスタQ6に1/2・i1の電流を流させる。第6
のトランジスタQ6に流れる電流と第4のトランジスタ
Q4に流れる電流とは両者とも1/2・i1と同じであ
るため、電圧−電流変換回路2の出力ノード2cから信
号変換回路3の第1及び第2の変換部4及び5の入力ノ
ード4a及び5aへ流れ出す電流もなく、入力ノード4
a及び5aから出力ノード2cへ流れ込む電流もない。
れている出力ノード5bは入力ノード5aと同じ状態で
ある。この時の出力ノード5bの電位は第2のトランジ
スタQ2に設定電流I(idle)が流れた時の第2のトラン
ジスタQ2のゲート/ソース間電圧VGS2(idle)と同じ
に設定されているため、出力回路1の第2の入力ノード
1bの電位はVGS2(idle)になる。よって、第2のトラ
ンジスタQ2のゲート電極に印加される電位がVGS2(id
le)であるため、第2のトランジスタQ2には設定電流
I(idle)が流れる。この時の設定電流I(idle)は、第2
のトランジスタQ2がN型MOSトランジスタで構成さ
れているため、第2のトランジスタQ2を非導通状態に
近い若干導通状態(この時のゲート電位をこのN型MO
Sトランジスタのしきい値電圧近辺にする)にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
れたP型MOSトランジスタである第7のトランジスタ
Q7は、そのゲート電極にVGS2(idle)なる低い電位が
印加されるため、導通状態になり、第2の定電流源I2
からの定電流i2が流れる。その結果、第8のトランジ
スタQ8のゲート電極の電位は、第7のトランジスタQ
7のゲート電極の電位より、第7のトランジスタQ7の
ゲート/ソース間電圧VGS7分だけ高い電位、つまり、
VGS2(idle)+VGS7の電位になる。
8及びQ9のゲート電極に印加される電位は同じになっ
ているから、第8のトランジスタQ8に流れる電流と第
9のトランジスタQ9に流れる電流の比は1:nにな
る。そして、第3の定電流源I3による定電流i3と第
4の定電流源I4による定電流i4との比も1:nにな
っているため、第8のトランジスタQ8には電流i3が
流れるとともに、第9のトランジスタQ9には電流i4
が流れる。なお、抵抗素子R2には結果として電流が流
れない。
この負荷素子R1による電圧降下分はi4×r1にな
る。この電圧降下分i4×r1は、非導通状態に近い若
干導通状態(この時の第1のトランジスタQ1であるP
型MOSトランジスタのゲート電位をこの第1のトラン
ジスタQ1のしきい値電圧近辺にする)で第1のトラン
ジスタQ1に非常に小さな値であるI(idle)が流れる時
の第1のトランジスタQ1のゲート/ソース間電圧VGS
1(idle)と同じになるように設定されている。したがっ
て、この時の出力ノード4bの電位は{電源電位ノード
に印加される電源電位VDD−i4×r1}になり、出力
回路1の第1の入力ノード1aの電位は{VDD−i4×
r1(=VGS1(idle))}になる。よって、第1のトラン
ジスタQ1には設定電流I(idle)が流れる。この時の設
定電流I(idle)は、第1のトランジスタQ1がP型MO
Sトランジスタで構成されているため、第1のトランジ
スタQ1を非導通状態に近い若干導通状態にて動作させ
られるため、非常に小さな電流値とすることができる。
路3の出力ノード5bがVGS2(idle)に、出力ノード4
bがVDD−VGS1(idle)に維持されるのは、信号変換回
路3が、電圧−電流変換回路2の出力ノード2cの電位
がVGS2(idle)より高くなると、出力ノード5bの電位
及び出力ノード4bの電位を高くして第2のトランジス
タQ2の導通度を上げてそれに流れる電流をI(idle)よ
り大きくするとともに第1のトランジスタQ1の導通度
を下げてそれに流れる電流をI(idle)より小さくするよ
うに機能し、それによって出力回路1の出力ノード1c
の電位を下げ、電圧−電流変換回路2の非反転入力ノー
ド2aの電位を下げて電圧−電流変換回路2の出力ノー
ド2cの電位を下げ、出力ノード5bがVGS2(idle)
に、出力ノード4bがVDD−VGS1(idle)に維持させ、
また、電圧−電流変換回路2の出力ノード2cの電位が
VGS2(idle)より低くなると、出力ノード5bの電位及
び出力ノード4bの電位を低くして第2のトランジスタ
Q2の導通度を下げてそれに流れる電流をI(idle)より
小さくするとともに第1のトランジスタQ1の導通度を
上げてそれに流れる電流をI(idle)より大きくするよう
に機能し、それによって出力回路1の出力ノード1cの
電位を上げ、電圧−電流変換回路2の非反転入力ノード
2aの電位を上げて電圧−電流変換回路2の出力ノード
2cの電位を上げ、出力ノード5bがVGS2(idle)に、
出力ノード4bがVDD−VGS1(idle)に維持させる。
1及びQ2それぞれに、出力ノード1cに安定した出力
波形を得るために第1及び第2のトランジスタQ1及び
Q2の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるI(idl
e)が流れるものの、出力回路1の出力ノード1cから出
力端OUTに接続された負荷RLに電流が流れ出した
り、負荷RLから出力端OUTに電流が流れ込んだりす
ることはない。
入力信号が印加された場合の動作について、図3に示す
主要部の波形(説明の都合上、入力信号として正弦波の
信号が入力されたものとする)を用いて説明する。ま
ず、入力信号(図3の(a)参照)がバイアス電圧であ
る1/2VDDに対して負の場合(図3に示す第1の期
間)について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より低いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より高くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より大きくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1+Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1−
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1+Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1+Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1−Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1+Δi1であり、結果としてその差2Δi1なる電
流が信号変換回路3の第1の変換部4の入力ノード4a
及び第2の変換部5の入力ノード5aから第6のトラン
ジスタQ6に流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第2のトランジスタQ2の無信
号時のゲート/ソース間電圧VGS2(idle)より低くなる
ように変化する。第2の変換部5の入力ノード5aの電
位変化はそのまま出力ノード5bの電位変化になり、第
2のトランジスタQ2のゲート電極に印加される電位V
GS2をVGS2(idle)より低くする。
2のトランジスタQ2は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第2のトランジスタQ2
に流れる電流は非常に小さな値であるI(idle)よりさら
に低い値から0の範囲にされる(図3の(d)参照)。
された第7のトランジスタQ7は、そのゲート電極にV
GS2(idle)より低い電位が印加されるため、導通状態を
維持し続け、第2の定電流源I2からの定電流i2が流
れ続ける。その結果、入力ノード4aの電位がVGS2(id
le)より低い電位VGS2であるため、第8のトランジスタ
Q8のゲート電極の電位は、VGS2(idle)+VGS7の電位
より低いVGS2+VGS7の電位になる(図3の(b)参
照)。
ート電位が第9のトランジスタQ9のゲート電位(VGS
2(idle)+VGS7)より低くなるため、第8のトランジス
タQ8に流れる電流は第3の定電流源I3の定電流値i
3より低く(図3の(c)参照)、第9のトランジスタ
Q9に流れる電流は第4の定電流源I4の定電流値i4
より高くなる(図3の(c)参照)。このとき、第9の
トランジスタQ9から抵抗性素子R2を介して第3の定
電流源I3に電流が流れる。
れる電流は第4の定電流源I4の定電流値i4より高く
なるため、負荷素子R1における電圧降下分が大きくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位は{V
DD−VGS1(idle)}より低くなり(図3の(d)参
照)、P型MOSトランジスタからなる第1のトランジ
スタQ1の導通度が高くなり、第1のトランジスタQ1
に流れる電流はI(idle)より大きくなる。
れる電流はI(idle)より大きく、第2のトランジスタQ
2に流れる電流はI(idle)より小さいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lに電流が流れ出す(図3の(e)参照)。
電位(出力信号)は、1/2VDDより高くなる(図3の
(d)参照)。なお、出力回路1の第1及び第2の入力
ノード1a及び1bの電位変化は、キャパシタC1及び
C2と帰還抵抗R3を介して非反転入力ノード2aに負
帰還されることになり、非反転入力ノード2aの電位を
安定化させる。また、出力回路1の消費電流は図3の
(f)のようになる。
イアス電圧である1/2VDDに対して正の場合(図3に
示す第2の期間)について説明する。入力信号が1/2
VDDに対して正であると、電圧−電流変換回路2の反転
入力ノード2aの電位が非反転入力ノード2bの電位よ
り高いから、その電位差に応じて、第3のトランジスタ
Q3の導通度が第4のトランジスタQ4の導通度より低
くなるため、第3のトランジスタQ3に流れる電流が第
4のトランジスタQ4に流れる電流より小さくなる。つ
まり、第3のトランジスタQ3に流れる電流が1/2・
i1−Δi1になり、第4のトランジスタQ4に流れる
電流が1/2・i1+Δi1になる。ただし、i1は第
1の定電流源I1によって流される定電流値、Δi1は
上記電位差に応じて増加、減少する電流値である。
2・i1−Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1−Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1+Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1−Δi1であり、結果としてその差2Δi1なる電
流が第4のトランジスタQ4から信号変換回路3の第1
の変換部4の入力ノード4a及び第2の変換部5の入力
ノード5aに流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第2のトランジスタQ2の無信
号時のゲート/ソース間電圧VGS2(idle)より高くなる
ように変化する。第2の変換部5の入力ノード5aの電
位変化はそのまま出力ノード5bの電位変化になり、第
2のトランジスタQ2のゲート電極に印加される電位を
VGS2(idle)より高くする。
2のトランジスタQ2は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第2のトランジスタ
Q2に流れる電流はI(idle)より高い値にされる(図3
の(d)参照)。
された第7のトランジスタQ7は、そのゲート電極にV
GS2(idle)より高い電位が印加されるものの、導通度が
変化する程高くなく、導通状態を維持し続け、第2の定
電流源I2からの定電流i2が流れ続ける。その結果、
入力ノード4aの電位がVGS2(idle)より高い電位VGS2
であるため、第8のトランジスタQ8のゲート電極の電
位は、VGS2(idle)+VGS7の電位より高いVGS2+VGS7
の電位になる(図3の(b)参照)。
ート電位が第9のトランジスタQ9のゲート電位(VGS
2(idle)+VGS7)より高くなるため、第8のトランジス
タQ8に流れる電流は第3の定電流源I3の定電流値i
3より高く(図3の(c)参照)、第9のトランジスタ
Q9に流れる電流は第4の定電流源I4の定電流値i4
より低くなる(図3の(c)参照)。このとき、第8の
トランジスタQ8から抵抗性素子R2を介して第4の定
電流源I4に電流が流れる。
れる電流は第4の定電流源I4の定電流値i4より低く
なるため、負荷素子R1における電圧降下分が小さくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位は{V
DD−VGS1(idle)}より高くなり(図3の(d)参
照)、P型MOSトランジスタからなる第1のトランジ
スタQ1の導通度が低くなり、第1のトランジスタQ1
に流れる電流はI(idle)より小さくなる。
れる電流はI(idle)より小さく、第2のトランジスタQ
2に流れる電流はI(idle)より大きいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lから出力ノード1aを介して第2のトランジスタQ2
に電流が流れ込む(図3の(e)参照)。その結果、出
力回路1の出力ノード1cの電位(出力信号)は、1/
2VDDより低くなる(図3の(d)参照)。
ード1a及び1bの電位変化は、キャパシタC1及びC
2と帰還抵抗R3を介して非反転入力ノード2aに負帰
還されることになり、非反転入力ノード2aの電位を安
定化させる。また、出力回路1の消費電流は図3の
(f)のようになる。
増幅回路においては、無信号時において、出力ノード1
cに安定した出力波形を得るためにI(idle)を流してい
るものの、電源電位ノードと出力ノード1cとの間にP
型MOSトランジスタQ1を、出力ノード1cと接地ノ
ードとの間にN型MOSトランジスタQ2を接続したも
のとしているため、このI(idle)は非常に小さな値に、
かつ安定な電流にできるものである。
らなる電圧−電流変換回路2の出力を受け、この出力に
基づいてN型MOSトランジスタQ2のゲート電極及び
P型MOSトランジスタQ1のゲート電極に同相で変化
する信号を与える信号変換回路3によって、出力ノード
1cに現れる電位は、P型MOSトランジスタQ1のゲ
ート電位及びN型MOSトランジスタQ2のゲート電位
に影響されず、理想的には、電源電位ノードに印加され
る電源電位VDDと接地電位ノードに印加される接地電位
との間の振幅を安定に得ることができるものである。
回路を、図4に示すように携帯電話における受信回路の
音声増幅回路に用い、電源電位VDDを3Vとした場合、
出力ノード1cに現れる出力信号の振幅は、下限が30
0mVであり、上限が2.7V(=3V−300mV)
であった。
やスピーカのドライブとして必要な最大電流値50mA
をN型MOSトランジスタQ2に流れ込むことによるN
型MOSトランジスタQ2(このときのオン抵抗は6
Ω)による電圧降下分(50mA×6Ω)に相当し、上
限はイヤホンやスピーカのドライブとして必要な最大電
流値50mAをP型MOSトランジスタQ1から流れ出
すことによるP型MOSトランジスタQ1(このときの
オン抵抗は6Ω)による電圧降下分(50mA×6Ω)
を電源電位VDDから引いた値に相当する。
る受信回路の音声増幅回路に用いた場合、トランジスタ
としてMOSトランジスタを用い、上記アンテナ101
にて受信した受信信号に基づいた復調信号を受けてイヤ
ホンやスピーカに与えるための音声信号を出力する受信
系回路を1つの半導体集積回路装置として構成できるも
のである。
102は負荷RLとしてのイヤホンやスピーカ、103
はマイク、104は上記アンテナにて受信した受信信号
を取り込むか、上記アンテナ101へ送信信号を与える
かを選択する高速切換スイッチ回路、105は上記アン
テナにて受信した受信信号を上記スイッチを介して受け
る受信回路、106はこの受信回路にて受信された信号
を復調する復調回路、107は上記マイク103からの
信号に基づいた信号を受けて変調する変調回路、108
はこの変調回路からの変調信号を上記スイッチ回路10
4を介して上記アンテナ101から送信させるための送
信信号を出力する送信回路、109は上記受信回路10
5及び送信回路108を制御するための周波数シンセサ
イザ回路である。
5、復調回路106、変調回路107、送信回路108
及び周波数シンセサイザ回路109によって、上記アン
テナにて受信された受信信号を復調して復調信号を出力
するとともに、上記マイク103からの信号に基づいた
信号を変調して上記アンテナ101から送信するための
送信信号を出力する復調・変調回路を構成しているもの
であり、ガリウム・ひ素(GaAs)を半導体基板とす
る1つの半導体集積回路装置によって形成されているも
のである。
号を受ける受信信号解析回路、112は上記マイク10
3からの信号に基づいた信号(アナログ信号)を受けて
処理し上記変調回路107に出力する送信信号生成回
路、113は上記受信信号解析回路111にて処理され
た信号を受けて処理しディジタル信号として出力すると
ともに、上記マイク103からの信号に基づいた信号
(ディジタル信号)を受けて処理しアナログ信号として
上記送信信号生成回路112に出力するTDMA処理回
路である。
れた信号(ディジタル信号)を伸長して出力するととも
に上記マイク103からの信号に基づいた信号(ディジ
タル信号)を受けて圧縮して上記TDMA処理回路11
4に出力するデータ圧縮・伸長回路(ADPCM)、1
15はこのデータ圧縮・伸長回路からの伸長信号をアナ
ログ信号に変換して出力するとともに、上記マイク10
3からの信号に基づいた信号(アナログ信号)をディジ
タル信号に変換して上記データ圧縮・伸長回路114に
出力するA/D・D/A変換回路(PCMCODEC)
である。
アナログ変換された信号を受けて処理し図1及び図2に
示した増幅回路からなる音声増幅回路100の入力信号
として出力するとともに、上記マイク103からの信号
を受けて処理し上記A/D・D/A変換回路115に出
力する音声処理回路、117は上記受信信号解析回路1
11、送信信号生成回路112、TDMA処理回路11
3、データ圧縮・伸長回路114、A/D・D/A変換
回路115、音声処理回路116及び音声増幅回路10
0それぞれを制御するための制御信号を出力するシステ
ム制御回路(MCU)、118は上記受信信号解析回路
111、送信信号生成回路112、TDMA処理回路1
13、データ圧縮・伸長回路114、A/D・D/A変
換回路115、音声処理回路116及び音声増幅回路1
00それぞれに対してクロック信号を出力するクロック
発生回路である。
処理回路113、データ圧縮・伸長回路114、A/D
・D/A変換回路115及び音声処理回路116におけ
る上記復調回路106からの復調信号を処理する受信系
回路と、音声増幅回路100とによって、上記復調回路
106からの復調信号を受けて処理し上記イヤホンやス
ピーカ102に音声信号として出力する受信回路119
を構成し、上記送信信号生成回路112と、TDMA処
理回路113、データ圧縮・伸長回路114、A/D・
D/A変換回路115及び音声処理回路116における
上記マイク103からの信号を処理する送信系回路とに
よって、上記マイク103からの信号を受けて処理し上
記変調回路107に上記アンテナ101から送信される
送信信号のための信号を出力する送信回路120を構成
する。
ステム制御回路117及びクロック発生回路118によ
って受信・送信回路121を構成しているものであり、
全てのトランジスタをMOSトランジスタによって構成
し、この受信・送信回路121がシリコンを半導体基板
とする1つの半導体集積回路装置として形成されている
ものである。
態2を示すAB級CMOSオペアンプ(以下、オペアン
プと略称する)を用いた増幅回路を示すものであり、図
1及び図2に示した実施の形態1に対して、電圧−電流
変換回路2及び信号変換回路3の電源範囲を出力回路1
の電源範囲より広範囲になるように形成した点が相違
し、それに伴い信号変換回路3の回路構成が若干相違す
るようした点が相違し、その他の点については同様に構
成したものである。
と同一符号は同一または相当部分を示すものであり、1
は第1の電源電位VDD1(この実施の形態2においては
例えば1.0V)が印加される第1の電源電位ノードと
接地電位ノードとの間に接続され、電源範囲がVDD1に
て駆動される出力回路で、具体的構成は上記した実施の
形態1と同様である。
位である第2の電源電位VDD2(この実施の形態2にお
いては例えば2.5V)が印加される第2の電源電位ノ
ードと接地電位ノードとの間に接続され、電源範囲が上
記出力回路1の電源範囲VDD1より広範囲のVDD2にて駆
動される電圧−電流変換回路で、具体的構成は上記した
実施の形態1と同様である。
電位より低い負電位VDD3(この実施の形態2において
は例えば−1.0V)が印加される第3の電源電位ノー
ドとの間に接続され、電源範囲が上記出力回路1の電源
範囲VDD1及び上記電圧−電流変換回路2の電源範囲VD
D2より広範囲のVDD2−VDD3にて駆動される信号変換回
路で、上記電圧−電流変換回路2の出力に基づいて上記
出力回路1の第1のトランジスタQ1のゲート電位を第
1の所定電位(この実施の形態2においては、無信号時
の第1のトランジスタQ1のゲート/ソース間電圧VGS
1(idle)を第1の電源電位ノードに印加される電源電位
VDD1から引いた値)を基準として制御するとともに、
上記出力回路1の第2のトランジスタQ2のゲート電位
を上記第1の所定電位より低い第2の所定電位(この実
施の形態2においては、無信号時の第2のトランジスタ
Q2のゲート−ソース間電圧VGS2(idle)と同じ値)を
基準として制御するものであり、上記出力回路1の第1
のトランジスタQ1のゲート電位を制御するための第1
の変換部4と、上記出力回路1の第2のトランジスタQ
2のゲート電位を制御するための上記した実施の形態1
と同様の第2の変換部5とを備えており、第1の変換部
4の出力電位が第2の変換部5の出力電位に基づいて生
成されている。
第13のトランジスタQ10〜Q13、第5及び第6の
定電流源I5及びI6、負荷素子R1と抵抗性素子R4
とによって構成されている。第10のトランジスタQ1
0は入力ノード4aに制御電極であるゲート電極が接続
されたP型MOSトランジスタからなる。
ノードから第2の電源電位VDD2が供給されて定電流i
5を供給するためのものであり、定電流供給ノードが上
記第10のトランジスタQ10の一方の主電極であるソ
ース電極に接続されている。第11のトランジスタQ1
1は一方の主電極であるソース電極が上記第3の電源電
位ノードに接続されるとともに、他方の主電極であるド
レイン電極及び制御電極であるゲート電極が上記第10
のトランジスタQ10の他方の主電極であるドレイン電
極に接続されたN型MOSトランジスタからなる。
極であるドレイン電極が接地電位ノードに接続され、制
御電極であるゲート電極に所定電位であるバイアス電位
(この実施の形態2においては無信号時の上記第2のト
ランジスタQ2におけるゲート/ソース間電圧VGS2(id
le)と上記第10のトランジスタQ10のゲート/ソー
ス間電圧VGS10と上記第11のトランジスタのQ11の
ゲート/ソース間電圧VGS11の和から上記第2の電源電
位ノードに印加される第2の電源電位VDD2と第3の電
源電位ノードに印加される第3の電源電位VDD3との電
位差を引いた値に等しい電位)が印加されるP型MOS
トランジスタからなり、上記第10のトランジスタQ1
0とチャネル長が等しくチャネル幅が1:nに形成され
ている。
ノードから第2の電源電位VDD2が供給されて定電流i
6を供給するためのものであり、定電流供給ノードが上
記第12のトランジスタQ12の一方の主電極であるソ
ース電極に接続されており、定電流i6が第5の定電流
源I5に流れる定電流i5に対して1:n(=i5:i
6)の関係になるように形成されている。抵抗性素子R
4は上記第10のトランジスタQ10の一方の主電極と
上記第11のトランジスタQ11の一方の主電極との間
に接続されている。
と出力ノード4bとの間に接続されている。第13のト
ランジスタQ13はこの負荷素子に他方の主電極である
ドレイン電極が接続され、制御電極であるゲート電極が
上記第11のトランジスタQ11の制御電極に接続さ
れ、一方の主電極が上記第3の電源電位ノードに接続さ
れ、上記第11のトランジスタQ11とでカレントミラ
ー回路を構成し、この実施の形態2においては上記第1
1のトランジスタQ11と同じサイズにして同じ特性を
持つように構成され、上記第11のトランジスタQ11
に流れる電流と同じ値の電流が流れるようにしてある。
×i5の値が、無信号時の第1のトランジスタQ1のゲ
ート/ソース間電圧VGS1(idle)と同じになるように設
定されている。また、この実施の形態2においては、第
1の電源電位ノードに供給される電源電位VDD1は、例
えばマンガン電池又はニッケル−カドニウム(Ni−C
d)電池1個から供給され、第2及び第3の電源電位ノ
ードに供給される電源電位VDD2及びVDD3はそれぞれ、
例えばマンガン電池又はニッケル−カドニウム(Ni−
Cd)電池1個から供給された電源電位をこの増幅回路
と一緒にIC化される昇圧用、降圧用のDC−DCコン
バータ(図示せず)によって作り出された電位が供給さ
れる。このように、駆動電流として大きな電流を必要と
する出力回路1は電源から直接供給されるようにし、そ
れほど電流を必要としない電圧−電流変換回路2及び信
号変換回路3はDC−DCコンバータ等によって生成さ
れたものから供給されるようにしても全く問題なく、所
望の動作を得られるものである。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路2の反
転入力ノード2a及び非反転入力ノード2bには同じ1
/2VDD2が印加され、第3のトランジスタQ3及び第
4のトランジスタQ4のゲート電極に印加される電位が
同じになり、第3のトランジスタQ3及び第4のトラン
ジスタQ4に流れる電流は同じ、つまり、第1の定電流
源I1からの定電流i1の1/2の電流になる。
・i1なる電流が流れることにより、第5のトランジス
タQ5にも1/2・i1の電流が流れ、第5のトランジ
スタQ5とカレントミラー回路を構成している第6のト
ランジスタQ6に1/2・i1の電流を流させる。第6
のトランジスタQ6に流れる電流と第4のトランジスタ
Q4に流れる電流とは両者とも1/2・i1と同じであ
るため、電圧−電流変換回路2の出力ノード2cから信
号変換回路3の第1及び第2の変換部4及び5の入力ノ
ード4a及び5aへ流れ出す電流もなく、入力ノード4
a及び5aから出力ノード2cへ流れ込む電流もない。
れている出力ノード5bは入力ノード5aと同じ状態で
ある。この時の出力ノード5bの電位は第2のトランジ
スタQ2に設定電流I(idle)が流れた時の第2のトラン
ジスタQ2のゲート/ソース間電圧VGS2(idle)と同じ
に設定されているため、出力回路1の第2の入力ノード
1bの電位はVGS2(idle)になる。よって、第2のトラ
ンジスタQ2のゲート電極に印加される電位がVGS2(id
le)であるため、第2のトランジスタQ2には設定電流
I(idle)が流れる。この時の設定電流I(idle)は、第2
のトランジスタQ2がN型MOSトランジスタで構成さ
れているため、第2のトランジスタQ2を非導通状態に
近い若干導通状態(この時のゲート電位をこのN型MO
Sトランジスタのしきい値電圧近辺にする)にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
されたP型MOSトランジスタである第10のトランジ
スタQ10は、そのゲート電極にVGS2(idle)なる低い
電位が印加され、第10のトランジスタQ10と差動対
を構成する第12のトランジスタQ12のゲート電極に
は上記した所定のバイアス電圧が印加されており、第1
0のトランジスタQ10及び第12のトランジスタQ1
2のゲート電極に印加される電位が実質的に同じにな
り、第10のトランジスタQ10に流れる電流と第12
のトランジスタQ12に流れる電流の比は1:nにな
る。そして、第5の定電流源I5による定電流i5と第
6の定電流源I6による定電流i6との比も1:nにな
っているため、第10のトランジスタQ10には電流i
5が流れるとともに、第12のトランジスタQ12には
電流i6が流れる。なお、抵抗素子R2には結果として
電流が流れない。
が流れることにより、第11のトランジスタQ11にも
定電流i5が流れ、この第11のトランジスタQ11と
カレントミラー回路を構成する第13のトランジスタQ
13にも定電流i5が流れる。従って、負荷素子R1に
電流i5が流れ、この負荷素子R1による電圧降下分は
i5×r1になる。この電圧降下分i5×r1は、非導
通状態に近い若干導通状態(この時の第1のトランジス
タQ1であるP型MOSトランジスタのゲート電位をこ
の第1のトランジスタQ1のしきい値電圧近辺にする)
で第1のトランジスタQ1に非常に小さな値であるI(i
dle)が流れる時の第1のトランジスタQ1のゲート/ソ
ース間電圧VGS1(idle)と同じになるように設定されて
いる。
{電源電位ノードに印加される電源電位VDD1−i5×
r1}になり、出力回路1の第1の入力ノード1aの電
位は{VDD1−i5×r1(=VGS1(idle))}になる。そ
の結果、第1のトランジスタQ1には設定電流I(idle)
が流れる。この時の設定電流I(idle)は、第1のトラン
ジスタQ1がP型MOSトランジスタで構成されている
ため、第1のトランジスタQ1を非導通状態に近い若干
導通状態にて動作させられるため、非常に小さな電流値
とすることができる。
路3の出力ノード5bがVGS2(idle)に、出力ノード4
bがVDD1−VGS1(idle)に維持されるのは、信号変換回
路3が、電圧−電流変換回路2の出力ノード2cの電位
がVGS2(idle)より高くなると、出力ノード5bの電位
及び出力ノード4bの電位を高くして第2のトランジス
タQ2の導通度を上げてそれに流れる電流をI(idle)よ
り大きくするとともに第1のトランジスタQ1の導通度
を下げてそれに流れる電流をI(idle)より小さくするよ
うに機能し、それによって出力回路1の出力ノード1c
の電位を下げ、電圧−電流変換回路2の非反転入力ノー
ド2aの電位を下げて電圧−電流変換回路2の出力ノー
ド2cの電位を下げ、出力ノード5bがVGS2(idle)
に、出力ノード4bがVDD1−VGS1(idle)に維持させ、
また、電圧−電流変換回路2の出力ノード2cの電位が
VGS2(idle)より低くなると、出力ノード5bの電位及
び出力ノード4bの電位を低くして第2のトランジスタ
Q2の導通度を下げてそれに流れる電流をI(idle)より
小さくするとともに第1のトランジスタQ1の導通度を
上げてそれに流れる電流をI(idle)より大きくするよう
に機能し、それによって出力回路1の出力ノード1cの
電位を上げ、電圧−電流変換回路2の非反転入力ノード
2aの電位を上げて電圧−電流変換回路2の出力ノード
2cの電位を上げ、出力ノード5bがVGS2(idle)に、
出力ノード4bがVDD1−VGS1(idle)に維持させる。
1及びQ2それぞれに、出力ノード1cに安定した出力
波形を得るために第1及び第2のトランジスタQ1及び
Q2の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるI(idl
e)が流れるものの、出力回路1の出力ノード1cから出
力端OUTに接続された負荷RLに電流が流れ出した
り、負荷RLから出力端OUTに電流が流れ込んだりす
ることはない。
入力信号が印加された場合の動作について、図6に示す
主要部の波形(説明の都合上、入力信号として正弦波の
信号が入力されたものとする)を用いて説明する。ま
ず、入力信号(図6の(a)参照)がバイアス電圧であ
る1/2VDD2に対して負の場合(図6に示す第1の期
間)について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より低いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より高くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より大きくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1+Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1−
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1+Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1+Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1−Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1+Δi1であり、結果としてその差2Δi1なる電
流が信号変換回路3の第1の変換部4の入力ノード4a
及び第2の変換部5の入力ノード5aから第6のトラン
ジスタQ6に流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第2のトランジスタQ2の無信
号時のゲート/ソース間電圧VGS2(idle)より低くなる
ように変化する。第2の変換部5の入力ノード5aの電
位変化はそのまま出力ノード5bの電位変化になり、第
2のトランジスタQ2のゲート電極に印加される電位V
GS2をVGS2(idle)より低くする。
2のトランジスタQ2は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第2のトランジスタQ2
に流れる電流は非常に小さな値であるI(idle)よりさら
に低い値から0の範囲にされる(図6の(c)参照)。
された第10のトランジスタQ10は、そのゲート電極
にVGS2(idle)より低い電位が印加されるため、その電
位差に応じて、第10のトランジスタQ10の導通度が
第12のトランジスタQ12の導通度より高くなる。そ
のため、第10のトランジスタQ10に流れる電流がi
5+Δiになり、第12のトランジスタQ12に流れる
電流がi6−Δiになる。ただし、Δiは上記電位差に
応じて増加、減少する電流値であり、第6の定電流源I
6から抵抗性素子R4を介して第10のトランジスタQ
10に流れ込む電流である。
タQ11及びQ13にi5+Δiの電流が流れる(図6
の(b)参照)。このように、第13のトランジスタQ
13に流れる電流は第5の定電流源I5の定電流値i5
より高くなるため、負荷素子R1における電圧降下分が
大きくなり、その結果、出力回路1の第1の入力ノード
1aの電位、つまり第1のトランジスタQ1のゲート電
位は{VDD−VGS1(idle)}より低くなり(図6の
(c)参照)、P型MOSトランジスタからなる第1の
トランジスタQ1の導通度が高くなり、第1のトランジ
スタQ1に流れる電流はI(idle)より大きくなる。
れる電流はI(idle)より大きく、第2のトランジスタQ
2に流れる電流はI(idle)より小さいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lに電流が流れ出す(図6の(d)参照)。その結果、
出力回路1の出力ノード1cの電位(出力信号)は、1
/2VDD1より高くなる(図6の(c)参照)。
ード1a及び1bの電位変化は、キャパシタC1及びC
2と帰還抵抗R3を介して非反転入力ノード2aに負帰
還されることになり、非反転入力ノード2aの電位を安
定化させる。また、出力回路1の消費電流は図6の
(e)のようになる。一方、入力信号(図6の(a)参
照)がバイアス電圧である1/2VDD2に対して正の場
合(図6に示す第2の期間)について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より高いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より低くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より小さくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1−Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1+
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1−Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1−Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1+Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1−Δi1であり、結果としてその差2Δi1なる電
流が第4のトランジスタQ4から信号変換回路3の第1
の変換部4の入力ノード4a及び第2の変換部5の入力
ノード5aに流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第2のトランジスタQ2の無信
号時のゲート/ソース間電圧VGS2(idle)より高くなる
ように変化する。第2の変換部5の入力ノード5aの電
位変化はそのまま出力ノード5bの電位変化になり、第
2のトランジスタQ2のゲート電極に印加される電位を
VGS2(idle)より高くする。
2のトランジスタQ2は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第2のトランジスタ
Q2に流れる電流はI(idle)より高い値にされる(図6
の(c)参照)。
された第10のトランジスタQ10は、そのゲート電極
にVGS2(idle)より高い電位が印加されるため、その電
位差に応じて、第10のトランジスタQ10の導通度が
第12のトランジスタQ12の導通度より低くなる。そ
のため、第10のトランジスタQ10に流れる電流がi
5−Δiになり、第12のトランジスタQ12に流れる
電流がi6+Δiになる。ただし、Δiは上記電位差に
応じて増加、減少する電流値であり、第5の定電流源I
6から抵抗性素子R4を介して第12のトランジスタQ
12に流れ込む電流である。
タQ11及びQ13にi5−Δiの電流が流れる(図6
の(b)参照)。このように、第13のトランジスタQ
13に流れる電流は第5の定電流源I5の定電流値i5
より低くなるため、負荷素子R1における電圧降下分が
小さくなり、その結果、出力回路1の第1の入力ノード
1aの電位、つまり第1のトランジスタQ1のゲート電
位は{VDD1−VGS1(idle)}より高くなり(図6の
(c)参照)、P型MOSトランジスタからなる第1の
トランジスタQ1の導通度が低くなり、第1のトランジ
スタQ1に流れる電流はI(idle)より小さくなる。
れる電流はI(idle)より小さく、第2のトランジスタQ
2に流れる電流はI(idle)より大きいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lから出力ノード1aを介して第2のトランジスタQ2
に電流が流れ込む(図6の(d)参照)。その結果、出
力回路1の出力ノード1cの電位(出力信号)は、1/
2VDD1より低くなる(図6の(c)参照)。なお、出
力回路1の第1及び第2の入力ノード1a及び1bの電
位変化は、キャパシタC1及びC2と帰還抵抗R3を介
して非反転入力ノード2aに負帰還されることになり、
非反転入力ノード2aの電位を安定化させる。また、出
力回路1の消費電流は図6の(e)のようになる。
増幅回路においては、上記実施の形態1と同様な効果を
奏する他、低電位の電源を用いたものにおいても、信号
変換回路3の電源範囲を出力回路1の電源範囲より広範
囲になるようにしているため、出力回路1を構成する第
1及び第2のトランジスタQ1及びQ2のゲート電位の
振幅を大きくとれ、第1及び第2のトランジスタQ1及
びQ2の動作抵抗値を十分に下げることができるという
効果を合わせもつものである。
態3を示すAB級CMOSオペアンプ(以下、オペアン
プと略称する)を用いた増幅回路を示すものであり、図
1及び図2に示した実施の形態1に対して、信号変換回
路3の構成が相違するだけであり、その他の点について
は同様に構成したものである。
と同一符号は同一または相当部分を示すものであり、3
は電圧−電流変換回路2の出力に基づいて出力回路1の
第1のトランジスタQ1のゲート電位を第1の所定電位
(この実施の形態3においては、無信号時の第1のトラ
ンジスタQ1のゲート/ソース間電圧VGS1(idle)を第
1の電源電位ノードに印加される電源電位VDDから引い
た値)を基準として制御するとともに、上記出力回路1
の第2のトランジスタQ2のゲート電位を上記第1の所
定電位より低い第2の所定電位(この実施の形態3にお
いては、無信号時の第2のトランジスタQ2のゲート−
ソース間電圧VGS2(idle)と同じ値)を基準として制御
するための信号変換回路で、出力回路1の第1のトラン
ジスタQ1のゲート電位を制御するための上記した実施
の形態1と同様の第1の変換部4と、上記出力回路1の
第2のトランジスタQ2のゲート電位を制御するための
上記した実施の形態1と同様の第2の変換部5とを備え
ている。
の形態1と同様に形成され、上記した実施の形態1に対
して第7のトランジスタQ7及び第2の定電流源I2を
削除し、電圧−電流変換回路2の出力ノード2cに接続
される入力ノード4aを直接第8のトランジスタQ8の
ゲート電極に接続したものである。なお、第9のトラン
ジスタQ9のゲート電極に印加するためのバイアス電圧
は、詳細について後述する第2の変換部5により、電圧
−電流変換回路2の出力ノード2cの電位を任意に設定
できるため、任意に設定、つまり電圧−電流変換回路2
の出力ノード2cにおける無信号時の電位と同じ値、例
えば電圧−電流変換回路2の出力ノード2cの無信号時
の電位を電源電位ノードに印加される電源電位VDDの1
/2に設定した場合1/2VDDに設定すればよく、設計
上の裕度が向上するものである。
5のトランジスタQ14及びQ15、第7及び第8の定
電流源I7及びI8、負荷素子R5と抵抗性素子R6と
によって構成されている。第14のトランジスタQ14
は電圧−電流変換回路2の出力ノード2cに接続される
入力ノード5aに制御電極であるゲート電極が接続さ
れ、他方の主電極であるドレイン電極が接地ノードに接
続されたP型MOSトランジスタからなる。第7の定電
流源I7は電源電位ノードから電源電位VDDが供給され
て定電流i7を供給するためのものであり、定電流供給
ノードが上記第14のトランジスタQ14の一方の主電
極であるソース電極に接続されている。
極であるドレイン電極が出力回路1の第2の入力ノード
に接続される出力ノード5bに接続され、制御電極であ
るゲート電極に所定電位であるバイアス電位(この実施
の形態3においては無信号時の電圧−電流変換回路2の
出力ノード2cの電位と同じであり、上記第9のトラン
ジスタQ9のゲート電極に対するバイアス電位と同じで
ある。)が印加されるP型MOSトランジスタからな
り、上記第14のトランジスタQ14とチャネル長が等
しくチャネル幅が1:mに形成されており、上記第14
のトランジスタQ14とで差動対のトランジスタを構成
している。
電源電位VDDが供給されて定電流i8を供給するための
ものであり、定電流供給ノードが上記第15のトランジ
スタQ15の一方の主電極であるソース電極に接続され
ており、定電流i8が第7の定電流源I7に流れる定電
流i7に対して1:m(=i7:i8)の関係になるよ
うに形成されている。負荷素子R5は出力ノード5bと
接地電位ノードとの間に接続された抵抗性素子からな
る。抵抗性素子R6は上記第14のトランジスタQ14
の一方の主電極と上記第15のトランジスタQ15の一
方の主電極との間に接続されている。
×i8の値が、無信号時の第2のトランジスタQ2のゲ
ート/ソース間電圧VGS2(idle)と同じになるように設
定されている。C3は電圧−電流変換回路2の出力ノー
ド2cと出力回路1の出力ノード1cとの間に接続され
た例えばMOSキャパシタからなる第3の容量性素子
で、電圧−電流変換回路2の出力ノード2cと出力回路
1の出力ノード1cの位相のずれを合わせるためのもの
である。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路2の反
転入力ノード2a及び非反転入力ノード2bには同じ1
/2VDDが印加され、第3のトランジスタQ3及び第4
のトランジスタQ4のゲート電極に印加される電位が同
じになり、第3のトランジスタQ3及び第4のトランジ
スタQ4に流れる電流は同じ、つまり、第1の定電流源
I1からの定電流i1の1/2の電流になる。
・i1なる電流が流れることにより、第5のトランジス
タQ5にも1/2・i1の電流が流れ、第5のトランジ
スタQ5とカレントミラー回路を構成している第6のト
ランジスタQ6に1/2・i1の電流を流させる。第6
のトランジスタQ6に流れる電流と第4のトランジスタ
Q4に流れる電流とは両者とも1/2・i1と同じであ
るため、電圧−電流変換回路2の出力ノード2cから信
号変換回路3の第1及び第2の変換部4及び5の入力ノ
ード4a及び5aへ流れ出す電流もなく、入力ノード4
a及び5aから出力ノード2cへ流れ込む電流もない。
2の出力ノード2cの電位は第9及び第15のトランジ
スタQ9及びQ15のゲート電極に印加されるバイアス
電位と同じになるように設定されている。よって、第2
の変換部5における差動対のトランジスタを構成してい
る第14のトランジスタQ14のゲート電位及び第15
のトランジスタQ15のゲート電位は同じであり、第1
4のトランジスタQ14に流れる電流と第15のトラン
ジスタQ15に流れる電流の比は1:mになる。
i7と第8の定電流源I8による定電流i8との比も
1:mになっているため、第14のトランジスタQ14
には電流i7が流れるとともに、第15のトランジスタ
Q15には電流i8が流れる。なお、抵抗性素子R6に
は結果として電流が流れない。
この負荷素子R5による電圧降下分はi8×r5にな
る。この電圧降下分i8×r5は、第2のトランジスタ
Q2に設定電流I(idle)が流れた時の第2のトランジス
タQ2のゲート/ソース間電圧VGS2(idle)と同じに設
定されている。よって、第2のトランジスタQ2のゲー
ト電極に印加される電位がVGS2(idle)(=i8×r
5)であるため、第2のトランジスタQ2には設定電流
I(idle)が流れる。この時の設定電流I(idle)は、第2
のトランジスタQ2がN型MOSトランジスタで構成さ
れているため、第2のトランジスタQ2を非導通状態に
近い若干導通状態(この時のゲート電位をこのN型MO
Sトランジスタのしきい値電圧近辺にする)にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
ランジスタを構成している第8のトランジスタQ8のゲ
ート電位及び第9のトランジスタQ9のゲート電位は同
じであり、第8のトランジスタQ8に流れる電流と第9
のトランジスタQ9に流れる電流の比は1:nになる。
そして、第3の定電流源I3による定電流i3と第4の
定電流源I4による定電流i4との比も1:nになって
いるため、第8のトランジスタQ8には電流i3が流れ
るとともに、第9のトランジスタQ9には電流i4が流
れる。なお、抵抗素子R2には結果として電流が流れな
い。
この負荷素子R1による電圧降下分はi4×r1にな
る。この電圧降下分i4×r1は、非導通状態に近い若
干導通状態(この時の第1のトランジスタQ1であるP
型MOSトランジスタのゲート電位をこの第1のトラン
ジスタQ1のしきい値電圧近辺にする)で第1のトラン
ジスタQ1に非常に小さな値であるI(idle)が流れる時
の第1のトランジスタQ1のゲート/ソース間電圧VGS
1(idle)と同じになるように設定されている。
{電源電位ノードに印加される電源電位VDD−i4×r
1}になり、出力回路1の第1の入力ノード1aの電位
は{VDD−i4×r1(=VGS1(idle))}になる。その
結果、第1のトランジスタQ1には設定電流I(idle)が
流れる。この時の設定電流I(idle)は、第1のトランジ
スタQ1がP型MOSトランジスタで構成されているた
め、第1のトランジスタQ1を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
路3の出力ノード5bがVGS2(idle)に、出力ノード4
bがVDD−VGS1(idle)に維持されるのは、信号変換回
路3が、電圧−電流変換回路2の出力ノード2cの電位
がVGS2(idle)より高くなると、出力ノード5bの電位
及び出力ノード4bの電位を高くして第2のトランジス
タQ2の導通度を上げてそれに流れる電流をI(idle)よ
り大きくするとともに第1のトランジスタQ1の導通度
を下げてそれに流れる電流をI(idle)より小さくするよ
うに機能し、それによって出力回路1の出力ノード1c
の電位を下げ、電圧−電流変換回路2の非反転入力ノー
ド2aの電位を下げて電圧−電流変換回路2の出力ノー
ド2cの電位を下げ、出力ノード5bがVGS2(idle)
に、出力ノード4bがVDD−VGS1(idle)に維持させ、
また、電圧−電流変換回路2の出力ノード2cの電位が
VGS2(idle)より低くなると、出力ノード5bの電位及
び出力ノード4bの電位を低くして第2のトランジスタ
Q2の導通度を下げてそれに流れる電流をI(idle)より
小さくするとともに第1のトランジスタQ1の導通度を
上げてそれに流れる電流をI(idle)より大きくするよう
に機能し、それによって出力回路1の出力ノード1cの
電位を上げ、電圧−電流変換回路2の非反転入力ノード
2aの電位を上げて電圧−電流変換回路2の出力ノード
2cの電位を上げ、出力ノード5bがVGS2(idle)に、
出力ノード4bがVDD−VGS1(idle)に維持させる。
1及びQ2それぞれに、出力ノード1cに安定した出力
波形を得るために第1及び第2のトランジスタQ1及び
Q2の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるI(idl
e)が流れるものの、出力回路1の出力ノード1cから出
力端OUTに接続された負荷RLに電流が流れ出した
り、負荷RLから出力端OUTに電流が流れ込んだりす
ることはない。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である1/2VDDに対して負の
場合について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より低いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より高くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より大きくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1+Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1−
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1+Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1+Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1−Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1+Δi1であり、結果としてその差2Δi1なる電
流が信号変換回路3の第1の変換部4の入力ノード4a
及び第2の変換部5の入力ノード5aから第6のトラン
ジスタQ6に流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第9及び第15のトランジスタ
Q9及びQ15に印加されるバイアス電圧(この実施の
形態3においては1/2VDD)より低くなるように変化
する。入力ノード5aにゲート電極が接続された第14
のトランジスタQ14は、そのゲート電極に1/2VDD
より低い電位が印加されるため、その電位差に応じて、
第14のトランジスタQ14の導通度が第15のトラン
ジスタQ15の導通度より高くなる。そのため、第14
のトランジスタQ14に流れる電流がi7+Δiにな
り、第15のトランジスタQ15に流れる電流がi8−
Δiになる。ただし、Δiは上記電位差に応じて増加、
減少する電流値であり、第8の定電流源I8から抵抗性
素子R6を介して第14のトランジスタQ14に流れ込
む電流である。
に流れる電流は第8の定電流源I8の定電流値i8より
低くなるため、負荷素子R5における電圧降下分が小さ
くなり、その結果、出力回路1の第2の入力ノード1b
の電位、つまり第2のトランジスタQ2のゲート電位V
GS2はVGS2(idle)より低くなり、N型MOSトランジス
タである第2のトランジスタQ2は非導通状態に近い若
干導通状態から非導通状態の範囲にあり、第2のトラン
ジスタQ2に流れる電流は非常に小さな値であるI(idl
e)よりさらに低い値から0の範囲にされる。
された第8のトランジスタQ8は、そのゲート電極に1
/2VDDより低い電位が印加されるため、その電位差に
応じて、第8のトランジスタQ8の導通度が第9のトラ
ンジスタQ9の導通度より低くなる。そのため、第8の
トランジスタQ8に流れる電流がi3−Δiになり、第
9のトランジスタQ9に流れる電流がi4+Δiにな
る。ただし、Δiは上記電位差に応じて増加、減少する
電流値であり、第9のトランジスタQ9から抵抗性素子
R2を介して第3の定電流源I3に流れ込む電流であ
る。
れる電流は第4の定電流源I4の定電流値i4より高く
なるため、負荷素子R1における電圧降下分が大きくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位は{V
DD−VGS1(idle)}より低くなり、P型MOSトランジ
スタからなる第1のトランジスタQ1の導通度が高くな
り、第1のトランジスタQ1に流れる電流はI(idle)よ
り大きくなる。
れる電流はI(idle)より大きく、第2のトランジスタQ
2に流れる電流はI(idle)より小さいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lに電流が流れ出す。その結果、出力回路1の出力ノー
ド1cの電位(出力信号)は、1/2VDDより高くな
る。なお、出力回路1の第1及び第2の入力ノード1a
及び1bの電位変化並びに電圧−電流変換回路2の出力
ノード2cの電位変化は、キャパシタC1及びC2並び
にキャパシタC3と帰還抵抗R3を介して非反転入力ノ
ード2aに負帰還されることになり、非反転入力ノード
2aの電位を安定化させる。
2VDDに対して正の場合について説明する。入力信号が
1/2VDDに対して正であると、電圧−電流変換回路2
の反転入力ノード2aの電位が非反転入力ノード2bの
電位より高いから、その電位差に応じて、第3のトラン
ジスタQ3の導通度が第4のトランジスタQ4の導通度
より低くなるため、第3のトランジスタQ3に流れる電
流が第4のトランジスタQ4に流れる電流より小さくな
る。つまり、第3のトランジスタQ3に流れる電流が1
/2・i1−Δi1になり、第4のトランジスタQ4に
流れる電流が1/2・i1+Δi1になる。ただし、i
1は第1の定電流源I1によって流される定電流値、Δ
i1は上記電位差に応じて増加、減少する電流値であ
る。
2・i1−Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1−Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1+Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1−Δi1であり、結果としてその差2Δi1なる電
流が第4のトランジスタQ4から信号変換回路3の第1
の変換部4の入力ノード4a及び第2の変換部5の入力
ノード5aに流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第9のトランジスタQ9及び第
15のトランジスタQ15に印加されるバイアス電圧
(この実施の形態3においては1/2VDD)より高くな
るように変化する。入力ノード5aにゲート電極が接続
された第14のトランジスタQ14は、そのゲート電極
に1/2VDDより高い電位が印加されるため、その電位
差に応じて、第14のトランジスタQ14の導通度が第
15のトランジスタQ15の導通度より低くなる。その
ため、第14のトランジスタQ14に流れる電流がi7
−Δiになり、第15のトランジスタQ15に流れる電
流がi8+Δiになる。ただし、Δiは上記電位差に応
じて増加、減少する電流値であり、第7の定電流源I7
から抵抗性素子R6を介して第15のトランジスタQ1
5に流れ込む電流である。
に流れる電流は第8の定電流源I8の定電流値i8より
高くなるため、負荷素子R5における電圧降下分が大き
くなり、その結果、第2のトランジスタQ2のゲート電
極に印加される電位VGS2をVGS2(idle)より高くする。
2のトランジスタQ2は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第2のトランジスタ
Q2に流れる電流はI(idle)より高い値にされる。
された第8のトランジスタQ8は、そのゲート電極に第
9のトランジスタQ9に印加されるバイアス電圧(この
実施の形態3においては1/2VDD)より高い電位が印
加されるため、その電位差に応じて、第8のトランジス
タQ8の導通度が第9のトランジスタQ9の導通度より
高くなる。そのため、第8のトランジスタQ8に流れる
電流がi3+Δiになり、第9のトランジスタQ9に流
れる電流がi4−Δiになる。ただし、Δiは上記電位
差に応じて増加、減少する電流値であり、第8のトラン
ジスタQ8から抵抗性素子R2を介して第4の定電流源
I4に流れ込む電流である。
れる電流は第4の定電流源I4の定電流値i4より低く
なるため、負荷素子R1における電圧降下分が小さくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位VGS1
は{VDD1−VGS1(idle)}より高くなり、P型MOSト
ランジスタからなる第1のトランジスタQ1の導通度が
低くなり、第1のトランジスタQ1に流れる電流はI(i
dle)より小さくなる。
れる電流はI(idle)より小さく、第2のトランジスタQ
2に流れる電流はI(idle)より大きいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lから出力ノード1aを介して第2のトランジスタQ2
に電流が流れ込む。その結果、出力回路1の出力ノード
1cの電位(出力信号)は、1/2VDDより低くなる。
なお、出力回路1の第1及び第2の入力ノード1a及び
1bの電位変化並びに電圧−電流変換回路2の出力ノー
ド2cの電位変化は、キャパシタC1及びC2並びにキ
ャパシタC3と帰還抵抗R3を介して非反転入力ノード
2aに負帰還されることになり、非反転入力ノード2a
の電位を安定化させる。
増幅回路においては、上記実施の形態1と同様な効果を
奏する他、電圧−電流変換回路2の出力ノード2cにお
ける無信号時の電位並びに信号変換回路2の第1及び第
2の変換部4及び5のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
態4を示すAB級CMOSオペアンプ(以下、オペアン
プと略称する)を用いた増幅回路を示すものであり、図
7に示した実施の形態3に対して、信号変換回路3とし
て電圧−電流変換回路2の出力ノード2cと第1及び第
2の変換部4及び5の入力ノード4a及び5aとの間に
レベルシフト回路からなるレベルシフト部9を設けた点
が相違し、その他の点については上記した実施の形態3
と同様に構成したものである。
号は同一または相当部分を示すものであり、9は入力ノ
ードが電圧−電流変換回路2の出力ノード2cに接続さ
れ、出力ノードが第1及び第2の変換部4及び5の入力
ノード4a及び5aに接続され、電圧−電流変換回路2
の出力ノード2cに現れた電位をレベルシフト、この実
施例においては電位を比例的に上昇させ、第1及び第2
の変換部4及び5の入力ノード4a及び5aに与える信
号変換回路3のレベルシフト部で、制御電極であるゲー
ト電極が入力ノード9aに接続され、一方の主電極であ
るソース電極が出力ノードに接続され、他方の主電極で
あるドレイン電極が接地電位ノードに接続されたP型M
OSトランジスタからなる第16のトランジスタと、電
源電位ノードから電源電位VDDが供給されて定電流i9
を供給するためのものであり、定電流供給ノードが上記
第16のトランジスタQ16のソース電極に接続された
第9の定電流源I9とを有しているものである。
に現れる無信号時の電位は、第1及び第2の変換部の第
9及び第16のトランジスタQ9及びQ16に印加され
るバイアス電位と同じ電位になるように設定される。こ
のように構成されたオペアンプを用いた増幅回路の動作
は、電圧−電流変換回路2の出力ノード2aに現れた電
位を信号変換回路3のレベルシフト部9がレベルシフト
して第1及び第2の変換部4及び5の入力ノード4a及
び5aに与えている点が上記した実施の形態3と相違す
るだけであり、上記した実施の形態3と同様に動作する
ものである。
ンプを用いた増幅回路においては、上記実施の形態3と
同様な効果を奏する他、回路設計上、電圧−電流変換回
路2の出力ノード2cにおける無信号時の電位をあまり
大きくできなくとも、レベルシフト部9により信号変換
回路2の第1及び第2の変換部4及び5の入力ノード4
a及び5aの電位を大きくでき、出力回路1の第1及び
第2のトランジスタQ1及びQ2のゲート電位を精度よ
く制御できるという効果を合わせもつものである。
態5を示すAB級CMOSオペアンプ(以下、オペアン
プと略称する)を用いた増幅回路を示すものであり、図
1及び図2に示した実施の形態1に対して、信号変換回
路3の構成が相違するだけであり、その他の点について
は同様に構成したものである。
と同一符号は同一または相当部分を示すものであり、信
号変換回路3の第1の変換部4は、上記した実施の形態
1と同様に形成され、上記した実施の形態1に対して第
7のトランジスタQ7及び第2の定電流源I2を削除
し、電圧−電流変換回路2の出力ノード2cに接続され
る入力ノード4aを直接第8のトランジスタQ8のゲー
ト電極に接続したものである。
るバイアス電圧は、詳細は後述する第2の変換部5によ
り、電圧−電流変換回路2の出力ノードにおける無信号
時の電位を任意に設定できるため、任意に設定でき、例
えば、この実施の形態5においては電圧−電流変換回路
2の出力ノードにおける無信号時の電位を電源電位ノー
ドに印加される電源電位VDDの1/2にし、1/2VDD
に設定される。
ジスタQ17、第10の定電流源I10、抵抗性素子R
7とによって構成されている。第17のトランジスタQ
17は電圧−電流変換回路2の出力ノード2cに接続さ
れる入力ノード5aに制御電極であるゲート電極が接続
され、他方の主電極であるドレイン電極が電源電位ノー
ドに接続されたN型MOSトランジスタからなる。
ンジスタQ17の一方の主電極であるソース電極に定電
流引抜ノードが接続され、この定電流引抜ノードから接
地電位ノードに定電流i10を引き抜くためのものであ
る。抵抗性素子R7は上記第17のトランジスタQ17
のソース電極と出力回路1の第2の入力ノード1bとの
間に接続されている。
に電圧−電流変換回路2の出力ノード2aに現れる無信
号時の電位が与えられると、所定の導通度になって第1
0の定電流源I10に流れる定電流値i10と同じ電流
が流れ、出力ノード5bからの電流の流れ出し及び流れ
込みがなく、出力ノード5bの電位を第2のトランジス
タQ2に設定電流I(idle)が流れた時の第2のトランジ
スタQ2のゲート/ソース間電圧VGS2(idle)とし、上
記無信号時の電位より高い電位が与えられると上記所定
の導通度より高い導通度になってi10より大きな電流
が流れ、抵抗性素子R7を介して出力ノード5bから出
力回路1の第2の入力ノード1bに電流を流し、出力ノ
ード5bの電位を上記VGS2(idle)より低くし、上記無
信号時の電位より低い電位が与えられると上記所定の導
通度より低い導通度になってi10より小さな電流が流
れ、出力回路1の第2の入力ノード1bから出力ノード
5b及び抵抗性素子R7を介して第10の定電流源I1
0に流れ込み、出力ノード5bの電位を上記VGS2(idl
e)より高くする。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路2の反
転入力ノード2a及び非反転入力ノード2bには同じ1
/2VDDが印加され、第3のトランジスタQ3及び第4
のトランジスタQ4のゲート電極に印加される電位が同
じになり、第3のトランジスタQ3及び第4のトランジ
スタQ4に流れる電流は同じ、つまり、第1の定電流源
I1からの定電流i1の1/2の電流になる。
・i1なる電流が流れることにより、第5のトランジス
タQ5にも1/2・i1の電流が流れ、第5のトランジ
スタQ5とカレントミラー回路を構成している第6のト
ランジスタQ6に1/2・i1の電流を流させる。第6
のトランジスタQ6に流れる電流と第4のトランジスタ
Q4に流れる電流とは両者とも1/2・i1と同じであ
るため、電圧−電流変換回路2の出力ノード2cから信
号変換回路3の第1及び第2の変換部4及び5の入力ノ
ード4a及び5aへ流れ出す電流もなく、入力ノード4
a及び5aから出力ノード2cへ流れ込む電流もない。
2の出力ノード2cの電位は、第17のトランジスタQ
17がi10を流れる導通度にされるゲート電位及び第
9のトランジスタQ17に印加されるバイアス電位と同
じ、この実施の形態5においては1/2VDDになる。よ
って、第2の変換部5の第17のトランジスタQ17は
所定の導通度で導通状態になり、電流i10が流れる。
この電流i10は第10の定電流源I10に流れる定電
流i10と同じであるから、出力ノード5bからの電流
の流れ出し及び流れ込みがなく、出力ノード5bの電位
は第2のトランジスタQ2に設定電流I(idle)が流れた
時の第2のトランジスタQ2のゲート/ソース間電圧V
GS2(idle)と同じになる。
ト電極に印加される電位がVGS2になり、第2のトラン
ジスタQ2には設定電流I(idle)が流れる。この時の設
定電流I(idle)は、第2のトランジスタQ2がN型MO
Sトランジスタで構成されているため、第2のトランジ
スタQ2を非導通状態に近い若干導通状態(この時のゲ
ート電位をこのN型MOSトランジスタのしきい値電圧
近辺にする)にて動作させられるため、非常に小さな電
流値とすることができる。
ランジスタを構成している第8のトランジスタQ8のゲ
ート電位及び第9のトランジスタQ9のゲート電位は同
じであり、第8のトランジスタQ8に流れる電流と第9
のトランジスタQ9に流れる電流の比は1:nになる。
そして、第3の定電流源I3による定電流i3と第4の
定電流源I4による定電流i4との比も1:nになって
いるため、第8のトランジスタQ8には電流i3が流れ
るとともに、第9のトランジスタQ9には電流i4が流
れる。なお、抵抗素子R2には結果として電流が流れな
い。
この負荷素子R1による電圧降下分はi4×r1にな
る。この電圧降下分i4×r1は、非導通状態に近い若
干導通状態(この時の第1のトランジスタQ1であるP
型MOSトランジスタのゲート電位をこの第1のトラン
ジスタQ1のしきい値電圧近辺にする)で第1のトラン
ジスタQ1に非常に小さな値であるI(idle)が流れる時
の第1のトランジスタQ1のゲート/ソース間電圧VGS
1(idle)と同じになるように設定されている。
{電源電位ノードに印加される電源電位VDD−i4×r
1}になり、出力回路1の第1の入力ノード1aの電位
は{VDD−i4×r1(=VGS1(idle))}になる。その
結果、第1のトランジスタQ1には設定電流I(idle)が
流れる。この時の設定電流I(idle)は、第1のトランジ
スタQ1がP型MOSトランジスタで構成されているた
め、第1のトランジスタQ1を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
路3の出力ノード5bがVGS2(idle)に、出力ノード4
bがVDD−VGS1(idle)に維持されるのは、信号変換回
路3が、電圧−電流変換回路2の出力ノード2cの電位
がVGS2(idle)より高くなると、出力ノード5bの電位
及び出力ノード4bの電位を高くして第2のトランジス
タQ2の導通度を上げてそれに流れる電流をI(idle)よ
り大きくするとともに第1のトランジスタQ1の導通度
を下げてそれに流れる電流をI(idle)より小さくするよ
うに機能し、それによって出力回路1の出力ノード1c
の電位を下げ、電圧−電流変換回路2の非反転入力ノー
ド2aの電位を下げて電圧−電流変換回路2の出力ノー
ド2cの電位を下げ、出力ノード5bがVGS2(idle)
に、出力ノード4bがVDD−VGS1(idle)に維持させ、
また、電圧−電流変換回路2の出力ノード2cの電位が
VGS2(idle)より低くなると、出力ノード5bの電位及
び出力ノード4bの電位を低くして第2のトランジスタ
Q2の導通度を下げてそれに流れる電流をI(idle)より
小さくするとともに第1のトランジスタQ1の導通度を
上げてそれに流れる電流をI(idle)より大きくするよう
に機能し、それによって出力回路1の出力ノード1cの
電位を上げ、電圧−電流変換回路2の非反転入力ノード
2aの電位を上げて電圧−電流変換回路2の出力ノード
2cの電位を上げ、出力ノード5bがVGS2(idle)に、
出力ノード4bがVDD−VGS1(idle)に維持させる。
1及びQ2それぞれに、出力ノード1cに安定した出力
波形を得るために第1及び第2のトランジスタQ1及び
Q2の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるI(idl
e)が流れるものの、出力回路1の出力ノード1cから出
力端OUTに接続された負荷RLに電流が流れ出した
り、負荷RLから出力端OUTに電流が流れ込んだりす
ることはない。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である1/2VDDに対して負の
場合について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より低いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より高くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より大きくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1+Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1−
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1+Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1+Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1−Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1+Δi1であり、結果としてその差2Δi1なる電
流が信号変換回路3の第1の変換部4の入力ノード4a
及び第2の変換部5の入力ノード5aから第6のトラン
ジスタQ6に流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は、上
記電流差2Δi1に応じて、第17のトランジスタQ1
7の導通度を低くするように、第9のトランジスタQ9
に印加されるバイアス電圧(この実施の形態5において
は1/2VDD)より低くなるように変化する。入力ノー
ド5aにゲート電極が接続された第17のトランジスタ
Q17は、そのゲート電極に印加される電位が無信号時
の電位より低い電位が印加されるため、その電位に応じ
て、第17のトランジスタQ17の導通度が低くなる。
第17のトランジスタQ17の導通度が低くなることに
より、第17のトランジスタQ17に流れる電流が電流
i10より小さくなる。
1bから出力ノード5b及び抵抗性素子R7を介して第
7の定電流源I10に電流が流れることになり、出力ノ
ード5bの電位が低くなり、出力回路1の第2の入力ノ
ード1bの電位、つまり第2のトランジスタQ2のゲー
ト電位VGS2はVGS2(idle)より低くなる。N型MOSト
ランジスタである第2のトランジスタQ2は非導通状態
に近い若干導通状態から非導通状態の範囲にあり、第2
のトランジスタQ2に流れる電流は非常に小さな値であ
るI(idle)よりさらに低い値から0の範囲にされる。
された第8のトランジスタQ8は、そのゲート電極に1
/2VDDより低い電位が印加されるため、その電位差に
応じて、第8のトランジスタQ8の導通度が第9のトラ
ンジスタQ9の導通度より低くなる。そのため、第8の
トランジスタQ8に流れる電流がi3−Δiになり、第
9のトランジスタQ9に流れる電流がi4+Δiにな
る。ただし、Δiは上記電位差に応じて増加、減少する
電流値であり、第9のトランジスタQ9から抵抗性素子
R2を介して第3の定電流源I3に流れ込む電流であ
る。
れる電流は第4の定電流源I4の定電流値i4より高く
なるため、負荷素子R1における電圧降下分が大きくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位は{V
DD−VGS1(idle)}より低くなり、P型MOSトランジ
スタからなる第1のトランジスタQ1の導通度が高くな
り、第1のトランジスタQ1に流れる電流はI(idle)よ
り大きくなる。
れる電流はI(idle)より大きく、第2のトランジスタQ
2に流れる電流はI(idle)より小さいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lに電流が流れ出す。その結果、出力回路1の出力ノー
ド1cの電位(出力信号)は、1/2VDDより高くな
る。なお、出力回路1の第1及び第2の入力ノード1a
及び1bの電位変化並びに電圧−電流変換回路2の出力
ノード2cの電位変化は、キャパシタC1及びC2並び
にキャパシタC3と帰還抵抗R3を介して非反転入力ノ
ード2aに負帰還されることになり、非反転入力ノード
2aの電位を安定化させる。
2VDDに対して正の場合について説明する。入力信号が
1/2VDDに対して正であると、電圧−電流変換回路2
の反転入力ノード2aの電位が非反転入力ノード2bの
電位より高いから、その電位差に応じて、第3のトラン
ジスタQ3の導通度が第4のトランジスタQ4の導通度
より低くなるため、第3のトランジスタQ3に流れる電
流が第4のトランジスタQ4に流れる電流より小さくな
る。つまり、第3のトランジスタQ3に流れる電流が1
/2・i1−Δi1になり、第4のトランジスタQ4に
流れる電流が1/2・i1+Δi1になる。ただし、i
1は第1の定電流源I1によって流される定電流値、Δ
i1は上記電位差に応じて増加、減少する電流値であ
る。
2・i1−Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1−Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1+Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1−Δi1であり、結果としてその差2Δi1なる電
流が第4のトランジスタQ4から信号変換回路3の第1
の変換部4の入力ノード4a及び第2の変換部5の入力
ノード5aに流れ込むことになる。
4a及び第2の変換部5の入力ノード5aの電位は上記
電流差2Δi1に応じて第17のトランジスタQ17の
導通度を高くするように、第9のトランジスタQ9に印
加されるバイアス電圧(この実施の形態5においては1
/2VDD)より高くなるように変化する。入力ノード5
aにゲート電極が接続された第17のトランジスタQ1
7は、そのゲート電極に印加される電位が無信号時の電
位より高い電位が印加されるため、その電位に応じて、
第17のトランジスタQ17の導通度が高くなる。第1
7のトランジスタQ17の導通度が高くなることによ
り、第17のトランジスタQ17に流れる電流が電流i
10より大きくなる。
ら抵抗性素子R7及び出力ノード5bを介して出力回路
1の第2の入力ノード1bに電流が流れることになり、
出力ノード5bの電位が高くなり、出力回路1の第2の
入力ノード1bの電位、つまり第2のトランジスタQ2
のゲート電位VGS2はVGS2(idle)より高くなる。
2のトランジスタQ2は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第2のトランジスタ
Q2に流れる電流はI(idle)より高い値にされる。
された第8のトランジスタQ8は、そのゲート電極に第
9のトランジスタQ9に印加されるバイアス電圧(この
実施の形態5においては1/2VDD)より高い電位が印
加されるため、その電位差に応じて、第8のトランジス
タQ8の導通度が第9のトランジスタQ9の導通度より
高くなる。そのため、第8のトランジスタQ8に流れる
電流がi3+Δiになり、第9のトランジスタQ9に流
れる電流がi4−Δiになる。ただし、Δiは上記電位
差に応じて増加、減少する電流値であり、第8のトラン
ジスタQ8から抵抗性素子R2を介して第4の定電流源
I4に流れ込む電流である。
れる電流は第4の定電流源I4の定電流値i4より低く
なるため、負荷素子R1における電圧降下分が小さくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位VGS1
は{VDD1−VGS1(idle)}より高くなり、P型MOSト
ランジスタからなる第1のトランジスタQ1の導通度が
低くなり、第1のトランジスタQ1に流れる電流はI(i
dle)より小さくなる。
れる電流はI(idle)より小さく、第2のトランジスタQ
2に流れる電流はI(idle)より大きいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lから出力ノード1aを介して第2のトランジスタQ2
に電流が流れ込む。その結果、出力回路1の出力ノード
1cの電位(出力信号)は、1/2VDDより低くなる。
なお、出力回路1の第1及び第2の入力ノード1a及び
1bの電位変化並びに電圧−電流変換回路2の出力ノー
ド2cの電位変化は、キャパシタC1及びC2並びにキ
ャパシタC3と帰還抵抗R3を介して非反転入力ノード
2aに負帰還されることになり、非反転入力ノード2a
の電位を安定化させる。
増幅回路においては、上記実施の形態1と同様な効果を
奏する他、電圧−電流変換回路2の出力ノード2cにお
ける無信号時の電位並びに信号変換回路2の第1及び第
2の変換部4及び5のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
形態6を示すAB級CMOSオペアンプ(以下、オペア
ンプと略称する)を用いた増幅回路を示すものであり、
図1及び図2に示した実施の形態1に対して、電圧−電
流変換回路2及び信号変換回路3の構成が若干相違する
だけであり、その他の点については同様に構成したもの
である。
号と同一符号は同一または相当部分を示すものであり、
電圧−電流変換回路2は、上記した実施の形態1と同様
に形成され、上記した実施の形態1に対して、第6のト
ランジスタQ6のドレイン電極が接続される出力ノード
(以下、第1の出力ノードと称す。)2cの電位をレベ
ルシフトした電位、つまり、第1の出力ノード2cに現
れる第1の値と異なり、上記第1の値と同相に変化する
値からなる第2の値である電位を第2の出力ノード2d
(第4のトランジスタQ4のドレイン電極が接続され
る)に与える電位シフト手段を、第1の出力ノード2c
と第2の出力ノード2dとの間、つまり、第6のトラン
ジスタQ6のドレイン電極と第4のトランジスタQ4の
ドレイン電極との間に接続したものである。
極が第2の出力ノード2dに接続され、ドレイン電極と
ゲート電極とが共通接続されて第1の出力ノード2cに
接続されるP型MOSトランジスタQ18(以下、第1
8のトランジスタと称す)によって構成されている。
は、上記した実施の形態1と同様に形成され、上記した
実施の形態1に対して第7のトランジスタQ7及び第2
の定電流源I2を削除し、入力ノード4aを直接第8の
トランジスタQ8のゲート電極に接続するとともに、こ
の入力ノード4aを電圧−電流変換回路2の第2の出力
ノード2cに接続したものである。
るバイアス電圧は、電圧−電流変換回路2の第2の出力
ノード2dにおける無信号時の電位と同じ電位、つま
り、電圧−電流変換回路2の第1の出力ノード2cにお
ける電位(VGS2(idle))に第18のトランジスタQ1
8のソース−ドレイン間電圧VSG(ダイオード素子とし
ての降下電圧)を足した値に設定される。また、第2の
変換部5は、上記した実施の形態1と同じであり、入力
ノード5aが電圧−電流変換回路2の第1の出力ノード
2cに接続されている。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路2の反
転入力ノード2a及び非反転入力ノード2bには同じ1
/2VDDが印加され、第3のトランジスタQ3及び第4
のトランジスタQ4のゲート電極に印加される電位が同
じになり、第3のトランジスタQ3及び第4のトランジ
スタQ4に流れる電流は同じ、つまり、第1の定電流源
I1からの定電流i1の1/2の電流になる。
・i1なる電流が流れることにより、第5のトランジス
タQ5にも1/2・i1の電流が流れ、第5のトランジ
スタQ5とカレントミラー回路を構成している第6のト
ランジスタQ6に1/2・i1の電流を流させる。第6
のトランジスタQ6に流れる電流と第4のトランジスタ
Q4に流れる電流とは両者とも1/2・i1と同じであ
るため、電圧−電流変換回路2の第1の出力ノード2c
から信号変換回路3の第1及び第2の変換部4及び5の
入力ノード4a及び5aへ流れ出す電流もなく、入力ノ
ード4a及び5aから第1の出力ノード2cへ流れ込む
電流もない。
2の第1の出力ノード2cの電位は、設定された電位、
つまり、第2のトランジスタQ2に設定電流I(idle)が
流れた時の第2のトランジスタQ2のゲート/ソース間
電圧VGS2(idle)と同じ値にされる。また、電圧−電流
変換回路2の第2の出力ノード2cの電位は、VGS2(id
le)+VSGの値にされる。
ト電極に印加される電位がVGS2になり、第2のトラン
ジスタQ2には設定電流I(idle)が流れる。この時の設
定電流I(idle)は、第2のトランジスタQ2がN型MO
Sトランジスタで構成されているため、第2のトランジ
スタQ2を非導通状態に近い若干導通状態(この時のゲ
ート電位をこのN型MOSトランジスタのしきい値電圧
近辺にする)にて動作させられるため、非常に小さな電
流値とすることができる。
ランジスタを構成している第8のトランジスタQ8のゲ
ート電位及び第9のトランジスタQ9のゲート電位は同
じであり、第8のトランジスタQ8に流れる電流と第9
のトランジスタQ9に流れる電流の比は1:nになる。
そして、第3の定電流源I3による定電流i3と第4の
定電流源I4による定電流i4との比も1:nになって
いるため、第8のトランジスタQ8には電流i3が流れ
るとともに、第9のトランジスタQ9には電流i4が流
れる。なお、抵抗素子R2には結果として電流が流れな
い。
この負荷素子R1による電圧降下分はi4×r1にな
る。この電圧降下分i4×r1は、非導通状態に近い若
干導通状態(この時の第1のトランジスタQ1であるP
型MOSトランジスタのゲート電位をこの第1のトラン
ジスタQ1のしきい値電圧近辺にする)で第1のトラン
ジスタQ1に非常に小さな値であるI(idle)が流れる時
の第1のトランジスタQ1のゲート/ソース間電圧VGS
1(idle)と同じになるように設定されている。
{電源電位ノードに印加される電源電位VDD−i4×r
1}になり、出力回路1の第1の入力ノード1aの電位
は{VDD−i4×r1(=VGS1(idle))}になる。その
結果、第1のトランジスタQ1には設定電流I(idle)が
流れる。この時の設定電流I(idle)は、第1のトランジ
スタQ1がP型MOSトランジスタで構成されているた
め、第1のトランジスタQ1を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
路3の出力ノード5bがVGS2(idle)に、出力ノード4
bがVDD−VGS1(idle)に維持されるのは、信号変換回
路3が、電圧−電流変換回路2の出力ノード2cの電位
がVGS2(idle)より高くなると、出力ノード5bの電位
及び出力ノード4bの電位を高くして第2のトランジス
タQ2の導通度を上げてそれに流れる電流をI(idle)よ
り大きくするとともに第1のトランジスタQ1の導通度
を下げてそれに流れる電流をI(idle)より小さくするよ
うに機能し、それによって出力回路1の出力ノード1c
の電位を下げ、電圧−電流変換回路2の非反転入力ノー
ド2aの電位を下げて電圧−電流変換回路2の出力ノー
ド2cの電位を下げ、出力ノード5bがVGS2(idle)
に、出力ノード4bがVDD−VGS1(idle)に維持させ、
また、電圧−電流変換回路2の出力ノード2cの電位が
VGS2(idle)より低くなると、出力ノード5bの電位及
び出力ノード4bの電位を低くして第2のトランジスタ
Q2の導通度を下げてそれに流れる電流をI(idle)より
小さくするとともに第1のトランジスタQ1の導通度を
上げてそれに流れる電流をI(idle)より大きくするよう
に機能し、それによって出力回路1の出力ノード1cの
電位を上げ、電圧−電流変換回路2の非反転入力ノード
2aの電位を上げて電圧−電流変換回路2の出力ノード
2cの電位を上げ、出力ノード5bがVGS2(idle)に、
出力ノード4bがVDD−VGS1(idle)に維持させる。
1及びQ2それぞれに、出力ノード1cに安定した出力
波形を得るために第1及び第2のトランジスタQ1及び
Q2の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるI(idl
e)が流れるものの、出力回路1の出力ノード1cから出
力端OUTに接続された負荷RLに電流が流れ出した
り、負荷RLから出力端OUTに電流が流れ込んだりす
ることはない。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を図11に示した主
要部の波形図11を用いて説明する。まず、入力信号が
バイアス電圧である1/2VDDに対して負の場合(図
示、第1の期間)について説明する。
と、電圧−電流変換回路2の反転入力ノード2aの電位
が非反転入力ノード2bの電位より低いから、その電位
差に応じて、第3のトランジスタQ3の導通度が第4の
トランジスタQ4の導通度より高くなるため、第3のト
ランジスタQ3に流れる電流が第4のトランジスタQ4
に流れる電流より大きくなる。つまり、第3のトランジ
スタQ3に流れる電流が1/2・i1+Δi1になり、
第4のトランジスタQ4に流れる電流が1/2・i1−
Δi1になる。ただし、i1は第1の定電流源I1によ
って流される定電流値、Δi1は上記電位差に応じて増
加、減少する電流値である。
2・i1+Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1+Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1−Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1+Δi1であり、結果としてその差2Δi1なる電
流が信号変換回路3の第2の変換部5の入力ノード5a
から第6のトランジスタQ6に流れ込むことになる。
の出力ノード2cの電位は、図11の(b)に示すよう
に上記電流差2Δi1に応じて、VGS2(idle)を基準と
して変化する。また、電圧−電流変換回路2の第2の出
力ノード2dの電位は、図11の(b)に示すように上
記電流差2Δi1に応じて、VGS2(idle)+VSGを基準
として変化する。
介して直接接続されることになる第2のトランジスタQ
2のゲート電極の電位VGS2は図11の(c)に示すよ
うに上記電流差2Δi1に応じてVGS2(idle)を基準と
して変化、つまり低くなる。N型MOSトランジスタで
ある第2のトランジスタQ2は非導通状態に近い若干導
通状態から非導通状態の範囲にあり、第2のトランジス
タQ2に流れる電流は非常に小さな値であるI(idle)よ
りさらに低い値から0の範囲にされる。
ノード2dに接続された入力ノード4aにゲート電極が
接続された第8のトランジスタQ8は、そのゲート電極
に上記電流差2Δi1に応じてVGS2(idle)+VSGより
低い電位が印加されるため、第9のトランジスタQ9の
ゲート電極に印加される電位VGS2(idle)+VSGとの電
位差に応じて、第8のトランジスタQ8の導通度が第9
のトランジスタQ9の導通度より低くなる。そのため、
第8のトランジスタQ8に流れる電流がi3−Δiにな
り、第9のトランジスタQ9に流れる電流がi4+Δi
になる。ただし、Δiは上記電位差に応じて増加、減少
する電流値であり、第9のトランジスタQ9から抵抗性
素子R2を介して第3の定電流源I3に流れ込む電流で
ある。
れる電流は第4の定電流源I4の定電流値i4より高く
なるため、負荷素子R1における電圧降下分が大きくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位は図1
1の(c)に示すように{VDD−VGS1(idle)}より低
くなり、P型MOSトランジスタからなる第1のトラン
ジスタQ1の導通度が高くなり、第1のトランジスタQ
1に流れる電流はI(idle)より大きくなる。
れる電流はI(idle)より大きく、第2のトランジスタQ
2に流れる電流はI(idle)より小さいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lに電流が流れ出す。その結果、出力回路1の出力ノー
ド1cの電位(出力信号)は、図11の(c)に示すよ
うに1/2VDDより高くなる。なお、出力回路1の第1
及び第2の入力ノード1a及び1bの電位変化並びに電
圧−電流変換回路2の出力ノード2cの電位変化は、キ
ャパシタC1及びC2並びにキャパシタC3と帰還抵抗
R3を介して非反転入力ノード2aに負帰還されること
になり、非反転入力ノード2aの電位を安定化させる。
バイアス電圧である1/2VDDに対して正の場合(図1
1に示す第2の期間)について説明する。入力信号が1
/2VDDに対して正であると、電圧−電流変換回路2の
反転入力ノード2aの電位が非反転入力ノード2bの電
位より高いから、その電位差に応じて、第3のトランジ
スタQ3の導通度が第4のトランジスタQ4の導通度よ
り低くなるため、第3のトランジスタQ3に流れる電流
が第4のトランジスタQ4に流れる電流より小さくな
る。つまり、第3のトランジスタQ3に流れる電流が1
/2・i1−Δi1になり、第4のトランジスタQ4に
流れる電流が1/2・i1+Δi1になる。ただし、i
1は第1の定電流源I1によって流される定電流値、Δ
i1は上記電位差に応じて増加、減少する電流値であ
る。
2・i1−Δi1の電流が流れ、第5のトランジスタQ
5とカレントミラー回路を構成している第6のトランジ
スタQ6に1/2・i1−Δi1の電流を流させる。第
4のトランジスタQ4に流れる電流は1/2・i1+Δ
i1、第6のトランジスタQ6に流れる電流は1/2・
i1−Δi1であり、結果としてその差2Δi1なる電
流が第4のトランジスタQ4から第18のトランジスタ
Q18を介して信号変換回路3の第2の変換部5の入力
ノード5aに流れ込むことになる。
の出力ノード2cの電位は、図11の(b)に示すよう
に上記電流差2Δi1に応じて、VGS2(idle)を基準と
して変化する。また、電圧−電流変換回路2の第2の出
力ノード2dの電位は、図11の(b)に示すように上
記電流差2Δi1に応じて、VGS2(idle)+VSGを基準
として変化する。
介して直接接続されることになる第2のトランジスタQ
2のゲート電極の電位VGS2は図11の(c)に示すよ
うに上記電流差2Δi1に応じてVGS2(idle)を基準と
して変化、つまり高くなる。よって、N型MOSトラン
ジスタである第2のトランジスタQ2は非導通状態に近
い若干導通状態より導通度の高い導通状態になり、第2
のトランジスタQ2に流れる電流はI(idle)より高い値
にされる。
ノード2dに接続された入力ノード4aにゲート電極が
接続された第8のトランジスタQ8は、そのゲート電極
に上記電流差2Δi1に応じてVGS2(idle)+VSGより
高い電位が印加されるため、第9のトランジスタQ9の
ゲート電極に印加される電位VGS2(idle)+VSGとの電
位差に応じて、第8のトランジスタQ8の導通度が第9
のトランジスタQ9の導通度より高くなる。そのため、
第8のトランジスタQ8に流れる電流がi3+Δiにな
り、第9のトランジスタQ9に流れる電流がi4−Δi
になる。ただし、Δiは上記電位差に応じて増加、減少
する電流値であり、第8のトランジスタQ8から抵抗性
素子R2を介して第4の定電流源I4に流れ込む電流で
ある。
れる電流は第4の定電流源I4の定電流値i4より低く
なるため、負荷素子R1における電圧降下分が小さくな
り、その結果、出力回路1の第1の入力ノード1aの電
位、つまり第1のトランジスタQ1のゲート電位VGS1
は{VDD1−VGS1(idle)}より高くなり、P型トランジ
スタからなる第1のトランジスタQ1の導通度が低くな
り、第1のトランジスタQ1に流れる電流はI(idle)よ
り小さくなる。
れる電流はI(idle)より小さく、第2のトランジスタQ
2に流れる電流はI(idle)より大きいため、出力回路1
の出力ノード1cから出力端OUTに接続された負荷R
Lから出力ノード1aを介して第2のトランジスタQ2
に電流が流れ込む。その結果、出力回路1の出力ノード
1cの電位(出力信号)は、図11の(c)に示すよう
に1/2VDDより低くなる。なお、出力回路1の第1及
び第2の入力ノード1a及び1bの電位変化並びに電圧
−電流変換回路2の出力ノード2cの電位変化は、キャ
パシタC1及びC2並びにキャパシタC3と帰還抵抗R
3を介して非反転入力ノード2aに負帰還されることに
なり、非反転入力ノード2aの電位を安定化させる。
増幅回路においては、上記実施の形態1と同様な効果を
奏する他、信号変換回路2の第1の変換部4の入力ノー
ド4aに印加される無信号時の電位を、電圧−電流変換
回路2の第1の出力ノード2cの電位を第18のトラン
ジスタQ18によってレベルシフトして与えているた
め、回路構成を簡単にして信号変換回路2の第1の変換
部4のバイアス電位を高めることができ、しかも、電位
シフト手段を構成する第18のトランジスタQ18を直
列に複数接続することにより、信号変換回路2の第1の
変換部4のバイアス電位を任意に設定できるという効果
を合わせもつものである。
形態7を示すAB級CMOSオペアンプ(以下、オペア
ンプと略称する)を用いた増幅回路を示すものであり、
図10に示した実施の形態6に対して、実施の形態6が
電圧シフト手段としてP型MOSトランジスタQ18を
用いて構成したものであるのに対して、この実施の形態
7においては電圧シフト手段としてN型MOSトランジ
スタQ18を用いて構成した点で相違するだけであり、
その他の点については同様に構成したものである。この
ように構成した実施の形態7においても、上記した実施
の形態6と同様の効果を奏するものである。
形態8を示すAB級CMOSオペアンプ(以下、オペア
ンプと略称する)を用いた増幅回路を示すものであり、
図10に示した実施の形態6に対して、実施の形態6が
電圧シフト手段としてP型MOSトランジスタQ18を
用いて構成したものであるのに対して、この実施の形態
8においては電圧シフト手段として例えばポリシリコン
層によって形成された抵抗性素子を用いて構成した点で
相違するだけであり、その他の点については同様に構成
したものである。このように構成した実施の形態7にお
いても、上記した実施の形態6と同様の効果を奏するも
のである。
形態9を示すAB級CMOSオペアンプ(以下、オペア
ンプと略称する)を用いた増幅回路を示すものであり、
図7に示した実施の形態3に対して、電圧−電流変換回
路2として図10に示した実施の形態6にて用いた第1
及び第2の出力ノード2c及び2dを持つ電圧−電流変
換回路2を適用したものであり、その他の点については
図7に示した実施の形態3と同様に構成したものであ
る。
符号と同一符号は同一または相当部分を示すものであ
り、電圧−電流変換回路2は、図10に示した実施の形
態6と同様に形成され、第6のトランジスタQ6のドレ
イン電極が接続される出力ノード(以下、第1の出力ノ
ードと称す。)2cの電位をレベルシフトした電位、つ
まり、第1の出力ノード2cに現れる第1の値と異な
り、上記第1の値と同相に変化する値からなる第2の値
である電位を第2の出力ノード2d(第4のトランジス
タQ4のドレイン電極が接続される)に与える電位シフ
ト手段を、第1の出力ノード2cと第2の出力ノード2
dとの間、つまり、第6のトランジスタQ6のドレイン
電極と第4のトランジスタQ4のドレイン電極との間に
接続したものであり、この電位シフト手段として、ソー
ス電極が第2の出力ノード2dに接続され、ドレイン電
極とゲート電極とが共通接続されて第1の出力ノード2
cに接続されるP型MOSトランジスタQ18(以下、
第18のトランジスタと称す)によって構成したもので
ある。
の出力ノード2cが、信号変換回路3の第2の変換部5
の入力ノード5aに接続され、電圧−電流変換回路2の
第2の出力ノード2dが、信号変換回路3の第1の変換
部4の入力ノード4aに接続される。電圧−電流変換回
路2の第1の出力ノード2cに現れる無信号時の電位
は、信号変換回路3の第2の変換部5における第15の
トランジスタQ15のゲート電極に印加されるバイアス
電圧と同じになるように設定されるとともに、電圧−電
流変換回路2の第2の出力ノード2dに現れる無信号時
の電位は、第1の出力ノード2cに現れる無信号時の電
位に第18のトランジスタQ18のソース−ドレイン間
電圧VSG(ダイオード素子としての降下電圧)を足した
値に設定され、信号変換回路3の第1の変換部4におけ
る第9のトランジスタQ9のゲート電極に印加されるバ
イアス電圧と同じになるように設定される。
ても、図7に示した実施の形態3と同様の効果をそうす
るものである。
の形態10を示すAB級CMOSオペアンプ(以下、オ
ペアンプと略称する)を用いた増幅回路を示すものであ
り、図14に示した実施の形態9に対して、実施の形態
9が電圧シフト手段としてP型MOSトランジスタQ1
8を用いて構成したものであるのに対して、この実施の
形態10においては電圧シフト手段としてN型MOSト
ランジスタQ18を用いて構成した点で相違するだけで
あり、その他の点については同様に構成したものであ
る。このように構成した実施の形態10においても、上
記した実施の形態9と同様の効果を奏するものである。
の形態11を示すAB級CMOSオペアンプ(以下、オ
ペアンプと略称する)を用いた増幅回路を示すものであ
り、図14に示した実施の形態9に対して、実施の形態
9が電圧シフト手段としてP型MOSトランジスタQ1
8を用いて構成したものであるのに対して、この実施の
形態11においては電圧シフト手段として例えばポリシ
リコン層によって形成された抵抗性素子を用いて構成し
た点で相違するだけであり、その他の点については同様
に構成したものである。このように構成した実施の形態
11においても、上記した実施の形態9と同様の効果を
奏するものである。
形を示す波形図。
される携帯電話用半導体集積回路装置である実施の形態
を示すブロック図。
形を示す波形図。
波形を示す波形図。
回路、4 第1の変換部、5 第2の変換部、8 帰還
回路。
Claims (13)
- 【請求項1】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第1の入力ノードに接続されたP
型MOSトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 この電圧−電流変換回路の出力に基づいて、上記出力回
路の第2の入力ノードの電位を上記接地電位ノードに印
加される電位より高い第2の所定電位を基準として制御
するとともに、上記出力回路の第1の入力ノードの電位
を上記第2の所定電位より高く上記電源電位ノードに印
加される電源電位より低い第1の所定電位を基準として
制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項2】 電圧−電流変換回路の出力は、入力され
た入力信号と比較電位との電位差に基づいて第2の所定
電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第2の入力ノードに伝達
する第2の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第1の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第1の入力ノードに与える第1の変換
部とを有していることを特徴とする請求項1記載の増幅
回路。 - 【請求項3】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第1の入力ノードに接続されたP
型MOSトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタと、上記P型MO
Sトランジスタのゲート電極と上記出力ノードとの間に
接続された第1の容量性素子と、上記N型MOSトラン
ジスタのゲート電極と上記出力ノードとの間に接続され
た第2の容量性素子とを有し、上記第2の入力ノードに
上記接地電位ノードに印加される電位より高い第2の所
定電位が印加されると維持電流が流れるとともに、上記
第1の入力ノードに上記第2の所定電位より高く上記電
源電位ノードに印加される電源電位より低い第1の所定
電位が印加されると上記P型トランジスタに上記維持電
流と同じ値の維持電流が流れる出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に基づいて、上記出力回路の第
1の入力ノードの電位を上記第1の所定電位を基準とし
て制御するとともに、上記出力回路の第2の入力ノード
の電位を上記第2の所定電位を基準として制御する制御
回路、 上記出力回路の出力ノードと上記制御回路の反転入力ノ
ードとの間に接続された帰還回路を備えた増幅回路。 - 【請求項4】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第1の入力ノードに接続されたP
型MOSトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 上記出力回路が駆動される電源範囲より広い電源範囲に
て駆動され、上記電圧−電流変換回路の出力に基づい
て、上記出力回路の第2の入力ノードの電位を上記接地
電位ノードに印加される電位より高い第2の所定電位を
基準として制御するとともに、上記出力回路の第1の入
力ノードの電位を上記第2の所定電位より高く上記電源
電位ノードに印加される電源電位より低い第1の所定電
位を基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項5】 電圧−電流変換回路の出力は、入力され
た入力信号と比較電位との電位差に基づいて第2の所定
電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第2の入力ノードに伝達
する第2の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第1の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第1の入力ノードに与える第1の変換
部とを有していることを特徴とする請求項4記載の増幅
回路。 - 【請求項6】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第1の入力ノードに接続されたP
型MOSトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタと、上記P型MO
Sトランジスタのゲート電極と上記出力ノードとの間に
接続された第1の容量性素子と、上記N型MOSトラン
ジスタのゲート電極と上記出力ノードとの間に接続され
た第2の容量性素子とを有し、上記第2の入力ノードに
上記接地電位ノードに印加される電位より高い第2の所
定電位が印加されると維持電流が流れるとともに、上記
第1の入力ノードに上記第2の所定電位より高く上記電
源電位ノードに印加される電源電位より低い第1の所定
電位が印加されると上記P型トランジスタに上記維持電
流と同じ値の維持電流が流れる出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 この電圧−電流変換回路の出力を受けてこの受けた出力
に基づいて上記第1の所定電位を基準として上記電圧−
電流変換回路の出力と同相に変化する電位を上記出力回
路の第1の入力ノードに与える第1の変換部と、上記電
圧−電流変換回路の出力を受けてこの受けた出力に基づ
いて上記第2の所定電位を基準として上記電圧−電流変
換回路の出力と同相に変化する電位を上記出力回路の第
2の入力ノードに伝達する第2の変換部とを有する信号
変換回路、 上記電圧−電流変換回路の出力ノードと上記出力回路の
出力ノードとの間に接続された第3の容量性素子、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項7】 信号変換回路は、電圧−電流変換回路の
出力を受けて、この出力電位をレベルシフトして第1及
び第2の変換部に与えるレベルシフト部を有しているこ
とを特徴とする請求項5記載の増幅回路。 - 【請求項8】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第1の入力ノードに接続されたP
型MOSトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第2の入力ノード
に接続されたN型MOSトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた第1の値と、この第1
の値と異なり、第1の値と同相に変化する値からなる第
2の値を出力する電圧−電流変換回路、 この電圧−電流変換回路の第1の値の出力に基づいて、
上記出力回路の第2の入力ノードの電位を上記接地電位
ノードに印加される電位より高い第2の所定電位を基準
として制御するとともに、上記電圧−電流変換回路の第
2の値の出力に基づいて、上記出力回路の第1の入力ノ
ードの電位を上記第2の所定電位より高く上記電源電位
ノードに印加される電源電位より低い第1の所定電位を
基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項9】 信号変換回路は、上記電圧−電流変換回
路の第1の値の出力を受けてこの受けた出力を出力回路
の第2の入力ノードに伝達する第2の変換部と、上記電
圧−電流変換回路の第2の値の出力を受けてこの受けた
出力と同相に変化する電位を出力回路の第1の入力ノー
ドに与える第1の変換部とを有していることを特徴とす
る請求項8記載の増幅回路。 - 【請求項10】 電源電位ノードと出力ノードとの間に
接続され、ゲート電極が第1の入力ノードに接続された
P型MOSトランジスタからなる第1のトランジスタ
と、接地電位ノードと上記出力ノードとの間に接続さ
れ、ゲート電極が第2の入力ノードに接続されたN型M
OSトランジスタからなる第2のトランジスタとを有す
る出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードと、反転入力ノードにゲート
電極が接続されるMOSトランジスタからなる第3のト
ランジスタと、非反転入力ノードにゲート電極が接続さ
れるとともにソース電極が上記第1のトランジスタのソ
ース電極と共通接続されて上記第1のトランジスタとで
差動対のトランジスタを構成し、ドレイン電極が第2の
出力ノードに接続されるMOSトランジスタからなる第
4のトランジスタと、ドレイン電極とゲート電極とが共
通接続されて上記第3のトランジスタのドレイン電極に
接続された第5のトランジスタと、ゲート電極が上記第
5のトランジスタのゲート電極に接続されて上記第5の
トランジスタとでカレントミラー回路を構成し、ドレイ
ン電極が第1の出力ノードに接続された第6のトランジ
スタと、上記第1の出力ノードと第2の出力ノードとの
間に接続され、上記第1の出力ノードの電位をレベルシ
フトして上記第2の出力ノードの電位とさせる電位シフ
ト手段とを有する電圧−電流変換回路、 この電圧−電流変換回路の第1の出力ノードの電位を受
けて上記出力回路の第2の入力ノードの電位を上記接地
電位ノードに印加される電位より高い第2の所定電位を
基準として制御するとともに、上記電圧−電流変換回路
の第2の出力ノードの電位を受けて上記出力回路の第1
の入力ノードの電位を上記第2の所定電位より高く上記
電源電位ノードに印加される電源電位より低い第1の所
定電位を基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項11】 信号変換回路は、上記電圧−電流変換
回路の第1の出力ノードの電位を受けてこの受けた電位
を出力回路の第2の入力ノードに伝達する第2の変換部
と、上記電圧−電流変換回路の第2の出力ノードの電位
を受けてこの受けた電位と同相に変化する電位を出力回
路の第1の入力ノードに与える第1の変換部とを有して
いることを特徴とする請求項10記載の増幅回路。 - 【請求項12】 電源電位ノードと音声発生手段が接続
される出力ノードとの間に接続され、ゲート電極が第1
の入力ノードに接続されたP型MOSトランジスタと、
接地電位ノードと上記出力ノードとの間に接続され、ゲ
ート電極が第2の入力ノードに接続されたN型MOSト
ランジスタとを有する出力回路、 音声信号が入力される反転入力ノードにゲート電極が接
続される第1の差動対用MOSトランジスタと、比較電
位が入力される非反転入力ノードにゲート電極が接続さ
れるとともにソース電極が上記第1の差動対用MOSト
ランジスタのソース電極と接続されて上記第1の差動対
用MOSトランジスタとで差動対トランジスタを構成す
る第2の差動対用MOSトランジスタとを有し、入力さ
れた音声信号と比較電位との電位差に応じた値を第2の
差動対用MOSトランジスタのドレイン電極から出力す
る電圧−電流変換回路、 この電圧−電流変換回路の出力に基づいて、上記出力回
路の第2の入力ノードの電位を上記接地電位ノードに印
加される電位より高い第2の所定電位を基準として制御
するとともに、上記出力回路の第1の入力ノードの電位
を上記第2の所定電位より高く上記電源電位ノードに印
加される電源電位より低い第1の所定電位を基準として
制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた音
声増幅回路を設けたことを特徴とする携帯電話用半導体
集積回路装置。 - 【請求項13】 電圧−電流変換回路の出力は、入力さ
れた入力信号と比較電位との電位差に基づいて第2の所
定電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第2の入力ノードに伝達
する第2の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第1の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第1の入力ノードに与える第1の変換
部とを有していることを特徴とする請求項12記載の携
帯電話用半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24177795A JP3360501B2 (ja) | 1995-09-20 | 1995-09-20 | 増幅回路及び携帯電話用半導体集積回路装置 |
KR1019960024037A KR100225714B1 (ko) | 1995-09-20 | 1996-06-26 | 증폭 회로 및 휴대폰용 반도체 집적 회로 장치 |
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EP96115090A EP0765029B1 (en) | 1995-09-20 | 1996-09-19 | Amplifier circuit for CMOS operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24177795A JP3360501B2 (ja) | 1995-09-20 | 1995-09-20 | 増幅回路及び携帯電話用半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0983264A true JPH0983264A (ja) | 1997-03-28 |
JP3360501B2 JP3360501B2 (ja) | 2002-12-24 |
Family
ID=17079374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24177795A Expired - Lifetime JP3360501B2 (ja) | 1995-09-20 | 1995-09-20 | 増幅回路及び携帯電話用半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5900780A (ja) |
EP (1) | EP0765029B1 (ja) |
JP (1) | JP3360501B2 (ja) |
KR (1) | KR100225714B1 (ja) |
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KR970018993A (ko) | 1997-04-30 |
US5900780A (en) | 1999-05-04 |
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JP3360501B2 (ja) | 2002-12-24 |
KR100225714B1 (ko) | 1999-10-15 |
EP0765029B1 (en) | 2002-12-18 |
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S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071018 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101018 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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