KR100416168B1

KR100416168B1 - 전력 증폭기

Info

Publication number: KR100416168B1
Application number: KR10-2001-0065325A
Authority: KR
Inventors: 황종태; 이한승
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2004-01-24
Also published as: US6781462B2; KR20030034401A; US20030076171A1

Abstract

본 발명은, 출력단의 바이어스 전류를 제어하는 능동 바이어스 전류 제어 회로를 적용시킨 전력 증폭기에 관한 것으로, 본 발명에 따른 전력 증폭기의 출력단은 가변 전류원(IREF)을 포함하고, 왜곡 신호 정보에 따라 이 가변 전류원(IREF)을 조절하기 위한 능동 바이어스 전류 제어 회로는 왜곡 센스부, 절대값 회로부, 왜곡 신호 증폭부로 구성되어 가변 전류원(IREF) 제어 전류인 Idist를 얻는다.

왜곡 센스부는 증폭기의 차동 입력단으로부터 왜곡이 없는 입력과 왜곡이 발생한 출력의 차를 이용하여 왜곡 정보를 얻는다. 절대값 회로부는 음 또는 양의 왜곡을 모두 처리하기 위해 왜곡 신호를 부호와 관계없이 출력시킨다. 왜곡 신호 증폭부는 왜곡 신호를 증폭하여 IREF의 제어 전류(Idist)로 발생시킨다.

Description

전력 증폭기{POWER AMPLIFIER}

본 발명은 전력 증폭기에 관한 것으로서, 더욱 상세히는 출력단의 바이어스 전류를 제어하는 능동 바이어스 전류 제어 회로를 적용시킨 전력 증폭기에 관한 것이다.

휴대폰 등의 휴대 기기에 전력 증폭기를 이용하여 음성 신호를 재현함에 있어서, 가장 적합한 전력 증폭기는 왜곡 특성이 우수해야 하며 전력 소비 또한 최소화할 수 있어야 한다.

일반적으로, 전력 증폭기의 출력단의 구조가 이러한 증폭기의 특성을 결정하는 중요한 역할을 하게 되는데, 왜곡 발생 억제 및 전력 소비를 최소화하는 것을 동시에 만족시키는 것으로 AB급 출력단을 갖는 전력 증폭기를 예로 들 수 있다.

도 1은 종래 기술에 따른 AB급 출력단의 일례이다.

도 1에 도시한 바와 같이, 종래 기술에 따른 AB급 출력단은 NPN 트랜지스터(Q1)와 PNP 트랜지스터(Q2)의 베이스 전압이 다이오드(D1, D2)에 의하여 바이어스 되어 있으며, 이에 따라 NPN 및 PNP 트랜지스터(Q1, Q2)는 항상 켜져 있게 된다. 이때 전류원(IB)을 조절하여 NPN 및 PNP 트랜지스터(Q1, Q2)에 인가되는 바이어스 전류를 조절할 수 있다. 이론적으로 이러한 출력단은 왜곡이 발생하지 않아야 한다. 그러나 실제의 회로에선 전류원(IB)이 NPN 및 PNP 트랜지스터(Q1, Q2)에 적당한 전류가 흐르도록 베이스 전압이 결정되어 있고 경우에 따라 순간적으로 큰 전류가 흐르거나 흐르지 않아야 할 경우 베이스 전압이 바뀌기 위한 어느 정도의 시간이 필요하다. 이러한 지연 현상은 크로스오버 왜곡을 발생시키게 된다.

왜곡은 특히 큰 부하가 걸렸을 때와 높은 주파수의 신호가 인가되었을 때에 크게 발생한다. 큰 부하가 걸렸을 때는 부하에 공급해야 하는 전류가 매우 크기 때문에 출력 트랜지스터의 급격한 전류 공급 능력의 부족으로 인해 왜곡이 증가하며, 높은 주파수의 신호가 인가되었을 때는 출력 트랜지스터의 푸쉬-풀(push-pull) 동작이 매우 빠르게 일어나야 하는데, 일반적으로 지연이 발생하기 때문에 크로스오버(cross-over) 왜곡이 증가하게 된다.

따라서, 이러한 지연을 없애기 위해서는 바이어스 전류를 증가시켜 무신호시에도 출력단에 많은 전류가 흐르게 하여 원하는 전류까지 과도 시간을 줄여주어야 한다. 그러나, 이러한 출력단에 바이어스 전류를 증가시키는 것은 왜곡 발생을 막는 데는 효과적이나 전력 소모를 증가시키는 문제점이 있다.

그러므로 본 발명의 기술적 과제는 종래의 단점인 전력 증폭기의 전력 소모를 줄이는 동시에 왜곡 발생을 막는 것으로, 크로스오버 왜곡이 심할 경우 출력단의 바이어스 전류를 증가시키고, 무신호시를 포함하여 왜곡이 없을 때는 출력단의 바이어스 전류를 작게 하는 동적 바이어스 회로와 이를 적용시킨 전력 증폭기를 구현하는 것이다.

도 1은 종래 기술에 따른 AB급 출력단의 일례이다.

도 2는 본 발명의 실시예에 따른 전력 증폭기의 구성 블록도이다.

도 3은 도 2의 AB급 출력단을 구현하는 하나의 예시도이다.

도 4는 본 발명에 따른 전력 증폭기를 구현하는 하나의 예시도이다.

도 5는 도 2의 능동 바이어스 전류 제어 회로의 구성 블록도이다.

도 6은 도 5의 능동 바이어스 전류 제어 회로를 구현하는 하나의 예시도이다.

도 7은 도 4의 증폭기에 본 발명의 실시예에 따른 능동 바이어스 전류 제어 회로를 적용시켜 놓은 하나의 예시도이다.

도 8은 크로스오버 왜곡이 있는 증폭기의 출력 파형을 나타내는 도면이다.

도 9는 능동 바이어스 전류 제어 회로를 적용시켜 발생한 IREF의 파형을 나타내는 도면이다.

도 10은 도 9의 제어 전류에 의해 크로스오버 왜곡이 개선된 출력 파형을 나타내는 도면이다.

<도면의 주요부분에 대한 부호의 설명>

100: 차동 입력단 200: AB급 출력단

210: 제1 제어 트랜지스터부 220: 제2 제어 트랜지스터부

230: 출력 트랜지스터부 300: 능동 바이어스 전류 제어 회로

310: 왜곡 센스부 320: 절대값 회로부

330: 왜곡 신호 증폭부

400: 부궤환 회로부

M1-M16, MD1-MD20: 전계 효과 트랜지스터

IB: 전류원 IREF:가변 전류원

ID: 바이어스 전류원 R1-R4: 저항

Vin-, Vin-': 반전 입력 전압 Vin+, Vin+': 비반전 입력 전압

Cin, Cc: 캐패시터 n1, n2: 노드

이러한 과제를 달성하기 위한 본 발명의 전력 증폭기는, 외부로부터 제1, 제2 전압을 입력받고, 출력단과 연결되어 궤환 신호를 인가받는 차동 입력단; 상기 차동 입력단으로부터의 신호를 제어하고 증폭하는 상기 출력단; 상기 출력단의 바이어스 전류를 제어하는 능동 바이어스 전류 제어 회로를 포함하여 이루어진다.

여기서, 상기 출력단은, 출력 신호를 결정하는 제1 및 제2 출력 트랜지스터;상기 제1 및 상기 제2 출력 트랜지스터의 입력 신호를 제어하는 제1 및 제2 제어 트랜지스터부; 상기 제1 및 제2 제어 트랜지스터부를 제어하는 가변 전류원; 및 상기 제1 및 제2 제어 트랜지스터부를 제어하며, 상기 차동 입력단으로부터 발생한 전류원을 포함하여 이루어진다. 상기 가변 전류원은 외부의 제어 회로에 의해 가변 될 수 있다. 또한, 상기 출력 트랜지스터는 전계 효과 트랜지스터인 것이 바람직하다. 상기 출력단의 제1 및 제2 제어 트랜지스터부는, 상기 제1 또는 제2 출력 트랜지스터의 입력 신호를 결정하는 제1 제어 트랜지스터; 상기 제1 제어 트랜지스터와 커먼 게이트로 연결된 제2 제어 트랜지스터; 상기 제2 제어 트랜지스터와 연결되는 제3 제어 트랜지스터를 각각 포함한다. 여기서, 상기 제어 트랜지스터는 전계 효과 트랜지스터인 것이 바람직하다.

한편, 상기 능동 바이어스 전류 제어 회로는, 상기 차동 입력단으로부터 왜곡이 없는 입력과 왜곡이 발생한 출력의 차를 이용하여 왜곡 신호를 얻는 왜곡 센스부; 상기 왜곡 센스부에서 전송된 상기 왜곡 신호를 부호에 관계없이 출력하기 위한 절대값 회로부; 상기 절대값 회로부에 포함되어 상기 왜곡 신호를 증폭하는 왜곡 신호 증폭부를 포함하여 이루어진다. 여기서, 상기 왜곡 센스부는, 왜곡 신호를 포함하는 전압을 전류로 바꾸어주는 제1 및 제2 트랜지스터; 상기 전류를 상기 절대값 회로부로 복사하기 위한 제3 및 제4 트랜지스터를 포함한다. 상기 제1 내지 제4 트랜지스터는 전계 효과 트랜지스터인 것이 바람직하다. 또한, 상기 절대값 회로부는, 상기 왜곡 센스부의 상기 제3 트랜지스터와 커먼 게이트의 형태로 연결된 제5 및 제6 트랜지스터; 상기 왜곡 센스부의 상기 제4 트랜지스터와 커먼 게이트의 형태로 연결된 제7 및 제8 트랜지스터; 비교 전류를 생성하기 위한 제9 트랜지스터와 상기 제9 트랜지스터와 커먼 게이트의 형태로 연결되며 상기 제9 트랜지스터 크기의 1/2배인 제10 및 제11 트랜지스터를 포함하며, 상기 제5 및 상기 제7 트랜지스터의 일측이 합쳐져 상기 제9 트랜지스터와 연결되고, 상기 제8 및 상기 제10 트랜지스터가 연결되는 부분 및 상기 제6 및 상기 제11 트랜지스터가 연결되는 부분에는 상기 왜곡 신호 증폭부와 이어지는 제1 및 제2 노드가 형성되어 있다. 여기서, 상기 제5 내지 제11 트랜지스터는 전계 효과 트랜지스터인 것이 바람직하다. 또, 상기 왜곡 신호 증폭부는 상기 절대값 회로부에 포함되며. 왜곡 신호를 인가 받기 위해 상기 제1 및 상기 제2 노드에 연결된 제12 및 제13 트랜지스터; 상기 제12 트랜지스터와 커먼 게이트 형태로 연결되며 왜곡 신호를 증폭하기 위해 상기 제12 트랜지스터 보다 큰 제14 트랜지스터; 상기 제13 트랜지스터와 커먼 게이트 형태로 연결되며 왜곡 신호를 증폭하기 위해 상기 제13 트랜지스터 보다 큰 제15 트랜지스터를 포함한다. 여기서, 상기 제12 내지 제15 트랜지스터는 전계 효과 트랜지스터인 것이 바람직하다. 또한, 상기 제14 및 상기 제15 트랜지스터의 입출력 단자 사이에 캐패시터가 연결될 수 있다.

그러면, 첨부된 도면을 참조로 하여 본 발명을 실시할 수 있는 실시예에 관하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 전력 증폭기의 구성 블럭도이다.

도 2에서와 같이, 본 발명의 실시예에 따른 전력 증폭기는 입력신호를 받는 차동 입력단(100), 증폭된 출력신호를 내보내는 AB급 출력단(200), 출력단의 바이어스 전류를 제어하는 능동 바이어스 전류 제어 회로(300)와, 부궤환 회로부(400)를 포함하며, 부궤환 회로부(400)의 저항(R1, R2)에 의하여 -R2/R1의 이득을 갖는다.

그러면, 이러한 전력 증폭기의 구조 및 동작에 관하여 상세히 설명하기로 한다.

먼저, AB급 출력단(200)의 구조 및 동작을 설명하면 다음과 같다.

도 3은 도 2의 AB급 출력단을 구현하는 하나의 예시도이다.

본 발명의 실시예에 따른 AB급 출력단(200)은 제1 제어 트랜지스터부(210), 제2 제어 트랜지스터부(220), 출력 트랜지스터부(230), 전류원(IB), 가변 전류원(IREF)으로 구성된다.

제1 제어 트랜지스터부(210)는 커먼 게이트 형태로 연결된 제어 트랜지스터(M2, M3)와, 제어 트랜지스터(M2)와 연결된 제어 트랜지스터(M1)로 구성되며, 제2 제어 트랜지스터부(220)는 커먼 게이트 형태로 연결된 제어 트랜지스터(M6, M7)와, 제어 트랜지스터(M6)와 연결된 제어 트랜지스터(M1)로 구성된다.

출력 트랜지스터부(230)는 부하에 충분한 전류를 공급하기 위해 크기가 매우 큰 파워 트랜지스터(M4, M8)로 이루어진다.

한편, 본 발명의 실시예에서는 전계 효과 트랜지스터(CMOS)를 이용하여 소스 접지 구조를 갖도록 하였다. 이러한 설계는 한정된 전원 전압에서 충분한 전력을 부하에 공급하기 위해 출력 전압의 스윙(swing)을 가능한 크게 하기 위한 것이다.

BJT(Bipolar Junction Transistor)의 콜렉터가 출력인 에미터 접지 회로를 사용하게 되면, PNP 트랜지스터의 특성이 좋지 않고 BJT의 집적도가 낮기 때문에 전계 효과 트랜지스터(CMOS)를 이용하여 소스 접지 구조를 갖도록 하는 것이 바람직하다.

상기한 AB급 출력단(200)의 동작은 다음과 같다.

제1 제어 트랜지스터부(210)는 전류원(IB) 및 가변 전류원(IREF)을 제어하여출력 트랜지스터부(230)의 트랜지스터(M4) 게이트 전압을 결정하고, 제2 제어 트랜지스터부(220)는 전류원(IB) 및 가변 전류원(IREF)을 제어하여 출력 트랜지스터부 (230)의 트랜지스터(M8) 게이트 전압을 결정한다.

구체적으로 제1 제어 트랜지스터부(210)에서, 트랜지스터(M4)의 게이트 전압은 트랜지스터(M3)의 소스 전압에 의해 결정된다. 이때, 트랜지스터(M3)의 소스 전압은 전류원(IB)과 트랜지스터(M3)의 게이트 전압에 의해 결정된다. 또한, 트랜지스터(M3)의 게이트 전압은 트랜지스터(M1, M2)의 게이트-소스간의 전압에 의해 결정된다. 이때, 트랜지스터(M1, M2)의 게이트-소스간의 전압은 가변 전류원(IREF)과 관련되므로, 가변 전류원(IREF)의 값이 커지면 트랜지스터(M3)의 게이트 전압이 증가하고 트랜지스터(M4)의 게이트에 연결되어 있는 트랜지스터(M3)의 소스 전압이 증가하므로 트랜지스터(M4)의 전류가 증가하게 된다.

또한, 제2 제어 트랜지스터부(220)의 트랜지스터(M5, M6, M7)도 같은 동작을 하므로, 출력 트랜지스터부(230)의 트랜지스터(M4, M8)를 관통하는 바이어스 전류가 증가한다.

따라서, 종래의 AB급 소스접지 출력단에서 고정되어 있던 바이어스 전류를 본 발명에서는 가변 전류원(IREF)을 조절하여 무신호시, 또는 큰 부하시나 높은 주파수 신호시에 따라 출력 트랜지서터부(230)의 트랜지스터(M4, M8)를 관통하는 바이어스 전류의 양을 조절할 수 있도록 하였다.

다음은, 이러한 능동 AB급 출력단(200)을 이용한 본 발명의 전력 증폭기에 대하여 상세히 설명한다.

부궤환 회로부(400)의 저항(R1, R2)에 의하여 -R2/R1의 이득을 갖는다.

차동 입력단(100)은 입력 신호를 받는 트랜지스터(M14, M15)와, 트랜지스터 (M14, M15)를 구동시키기 위한 바이어스 전류원(ID)과, 입력된 차 신호를 출력단에 전달하기 위한 트랜지스터(M9, M10, M11, M12, M13, M16)로 이루어져 있다.

트랜지스터(M15)의 게이트 전압인 반전 입력 전압(Vin-)은 캐패시터(Cin)를 통한 신호 성분을 저항(R1)을 통해 인가 받고, 트랜지스터(M14)의 게이트 전압인 비반전 입력 전압(Vin+)은 저항(R2, R3)을 통하여 일정 범위의 전압을 인가 받는다. 이때, 저항(R3, R4)을 같은 값으로 설정하면 전원 전압의 중간으로 출력 DC 전위를 결정할 수 있다.

이러한 입력 신호를 받은 전력 증폭기의 동작을 설명하면 다음과 같다.

차동 입력단(100)의 트랜지스터(M14, M15)는 입력 전압(Vin-, Vin+)에 대응하는 전류값을 출력한다.

이 전류를 트랜지스터(M9, M10, M11, M12, M13, M16)를 통하여 AB급 출력단(200)으로 전류원(IB)에 대응하는 전류를 공급한다.

또한 트랜지스터(M9, M10, M11, M12, M13, M16)는 전류 미러(mirror)의 역할을 한다.

이러한 전류원(IB) 및 상술한 가변 전류원(IREF)에 의한 전압은 AB급 출력단 (200)에서 출력 트랜지스터부(230)의 트랜지스터(M4, M8)를 관통하는 전류를 결정한다. 여기서, 가변 전류원(IREF)은 능동 바이어스 전류 회로(300)에 의해 제어된다.

본 발명에서는 출력 왜곡에 따라 가변하는 가변 전류원(IREF)을 포함시켜 출력 왜곡이 커지면 IREF를 키우고 출력 왜곡이 없으면 일정한 값을 유지하도록 한다. 왜곡 전압을 Vdist, 왜곡에 대한 IREF의 변동분을 k라하고 왜곡이 없을 때의 IREF 전류를 IREF0라 한다면 IREF는 다음의 수학식 1과 같이 표현할 수 있다.

그러면 이러한 IREF를 조절하는 능동 바이어스 전류 회로(300)에 대하여 설명한다.

도 5에 도시한 바와 같이, 왜곡 신호 정보에 따라 IREF를 조절하기 위한 능동 바이어스 전류 제어 회로(300)는 왜곡 센스부(310), 절대값 회로부(320), 왜곡 신호 증폭부(330)로 구성되어 IREF 제어 전류인 Idist를 얻는다.

왜곡 센스부(310)는 증폭기의 차동 입력단(100)으로부터 왜곡이 없는 입력과 왜곡이 발생한 출력의 차를 이용하여 왜곡 정보를 얻는다.

절대값 회로부(320)는 음 또는 양의 왜곡을 모두 처리하기 위해 왜곡 신호를 부호와 관계없이 출력시킨다.

왜곡 신호 증폭부(330)는 왜곡 신호를 증폭하여 IREF의 제어 전류(Idist)로 발생시킨다.

앞서 설명한 왜곡 센스부(310), 절대값 회로부(320), 및 왜곡 신호 증폭부 (330)의 상세한 회로가 도 6에 도시되어 있다.

이러한 능동 바이어스 전류 제어 회로의 상세한 구성을 설명하기에 앞서, 차동 입력단의 전압차가 왜곡 전압의 정보가 되는 이유를 먼저 설명하기로 한다.

도 4의 증폭기에서, 비반전 및 반전 입력 전압(Vin+, Vin-)의 양단 전압은 입력과 출력 전압이 부궤환 저항인 저항(R1, R2)을 통해 연결되어 있기 때문에 왜곡 전압 정보를 내포하고 있다. 이상적인 부궤환 증폭기라면 Vin+와 Vin-에는 가상 접지(virtual ground) 효과가 나타나서 동전위가 된다. 이때는 출력에 왜곡이 전혀 없는 상태가 된다. 따라서, 도 6의 능동 바이어스 전류 제어 회로의 Vin+'와 Vin-'를 전력 증폭기의 Vin+, Vin-에 연결하면 이상적인 부궤환 증폭기의 경우 Vin+'와 Vin-'의 전압차가 0이기 때문에 능동 바이어스 전류 제어 회로에서 차동 입력단 트랜지스터(MD1, MD2)의 드레인 전류차는 없게 된다. 그러나 실제의 부궤환 증폭기에서는 한정된 루프이득으로 인해 Vin+와 Vin-의 전압차가 발생하게 되는데 특히 왜곡이 심할수록 그 차가 커지게 된다. 따라서, 차동 입력단의 전압차가 왜곡 전압의 정보가 되고 출력 전류차가 왜곡 전류 정보가 된다.

또한, 수식적으로도 이러한 내용을 다음과 같이 확인할 수 있다.

도 4의 전력 증폭기에서 부궤환이 없을 때 증폭기의 이득을 A라하고 왜곡이 없는 입력을 Vin, 출력 왜곡을 Vo,dist라 하면 출력은 수학식 3과 같이 표현할 수 있다.

이때, Vin- 노드에서 R1과 R2는 수학식 4와 같은 전류 관계를 만족한다.

수학식 3과 수학식 4로부터 다음과 같은 Vin- 노드의 전압 관계식을 구할 수 있다.

이 때, 이득이 충분히 커서 1/(1+A)가 충분히 작으면 수학식 5는 수학식 6처럼 간단히 나타낼 수 있다.

결국 Vin-에는 출력 왜곡에 비례하는 전압이 검출됨을 알 수 있다.

다음은, 이와 같은 원리를 이용한 왜곡 센스부(310)를 포함하는 능동 바이어스 전류 회로(300)를 도 6을 참고하여 설명한다.

왜곡 센스부(310)는 도 6에 도시한 바와 같이, 비반전 및 반전 입력 전압(Vin+', Vin-')에서의 전압에 대응하는 전류를 출력하는 트랜지스터(MD1, MD2)와 다음 단인 절대값 회로부(320)로 전류를 복사하기 위한 트랜지스터(MD3, MD4)로 구성된다.

절대값 회로부(320)는 왜곡 센스부(310)의 트랜지스터(MD3)와 같은 크기를 가지는 트랜지스터(MD5, MD6)가 커먼 게이트의 형태로 트랜지스터(MD3)와 연결되어 있다. 또한, 왜곡 센스부(310)의 트랜지스터(MD4)와 같은 크기의 트랜지스터(MD7, MD8)가 커먼 게이트의 형태로 트랜지스터(MD4)와 연결되어 있다. 트랜지스터(MD7 및 MD5)의 드레인은 합쳐져 트랜지스터(MD9)의 드레인과 연결된다. 여기서, 트랜지스터(MD9)는 트랜지스터(MD7, MD5)의 크기와 같으며, 이 크기의 1/2배 크기의 트랜지스터(MD10, MD11)는 트랜지스터(MD9)와 커먼 게이트 형태로 연결되어 있다. 또한, 트랜지스터(MD10)의 드레인과 트랜지스터(MD8)의 드레인이 연결되는 부분에는 왜곡 신호 증폭부(330)와 이어지는 노드(n1)가 형성되어 있고, 트랜지스터 (MD11)의 드레인과 트랜지스터(MD6)의 드레인이 연결되는 부분에는 왜곡 신호 증폭부(330)와 이어지는 노드(n2)가 형성되어 있다.

왜곡 신호 증폭부(330)는 절대값 회로부(320)에 포함되어, 노드(n1, n2)와 연결되는 트랜지스터(MD12, MD13)가 있고, 트랜지스터(MD12)보다 A배 큰 트랜지스터(MD14)가 트랜지스터(MD12)와 커먼 게이트 형태로 연결되어 있으며 게이트-드레인 사이에는 캐패시터(Cc)가 연결되어 있다. 또한, 트랜지스터(MD13)보다 A배 큰 트랜지스터(MD15)가 트랜지스터(MD13)와 커먼 게이트 형태로 연결되어 있으며 게이트-드레인 사이에 캐패시터(Cc)가 연결되어 있다. 여기서 A는 왜곡 신호 증폭의 이득을 뜻한다.

다음은 이들의 동작을 수식을 참조하여 설명한다.

왜곡 센스부(310)의 비반전 입력 전압(Vin+')은 교류(AC)성분 변화에 관여하지 않음으로 비반전 및 반전 입력 전압(Vin+', Vin-') 양단의 왜곡 전압은 상기한 수학식 5와 같고, 이 값을 Vdist라 한다. 또한, 도 6의 트랜지스터(MD1, MD2)로 이루어진 차동 입력단 전압의 전류 변환량을 gm이라 하고 증폭기 입력과 출력간에 왜곡이 발생하여 왜곡 전압 Vdist가 왜곡 센스부(310)에서의 트랜지스터(MD1, MD2)의 게이트 전압(Vin+', Vin-') 양단에 인가되어 있다고 한다면 왜곡 전류(Id)는 수학식 7과 같이 표현할 수 있다.

차동 입력단을 이루는 트랜지스터(MD1, MD2)의 입력 왜곡 전압이 Vdist이므로 트랜지스터(MD1, MD2)의 드레인에 흐르는 전류(Iin1, Iin2)는 수학식 8 및 수학식 9와 같다.

여기서, IB는 차동 입력단의 바이어스 전류이다. 즉, Vdist에 따라 트랜지스터(MD1, MD2)의 드레인에 흐르는 전류(Iin1, Iin2)가 변하며, 차동 입력단으로의입력이 없을 때(Vdist=0)는 트랜지스터(MD1, MD2)의 게이트 전압(Vin+', Vin-')은 IB에 의한 직류(DC)성분 전압이 동일할 것이므로 Iin1 및 Iin2는 바이어스 전류(IB)가 절반씩 분배된다.

트랜지스터(MD2)의 드레인에 흐르는 전류(Iin2)는 트랜지스터(MD3)에 의하여 절대값 회로부(320)의 트랜지스터(MD5, MD6)에 각각 복사되며 트랜지스터(MD1)의 드레인에 흐르는 전류(Iin1)는 트랜지스터(MD4)에 의하여 절대값 회로부(320)의 트랜지스터(MD7 및 MD8)에 각각 복사된다.

이러한 절대값 회로부(320)에서는 트랜지스터(MD5, MD7)의 드레인이 공통으로 되어 트랜지스터(MD9)에 연결되므로 트랜지스터(MD9)의 드레인에는 트랜지스터(MD5, MD7) 각각의 차동 전류분은 사라지게 되어 바이어스 전류(IB)만 흐르게 된다. 이 전류는 결과적으로 왜곡이 없을 때의 전류가 되므로 왜곡의 정도를 판단하는 기준 전류가 된다. 이 기준 전류는 트랜지스터(MD9)에 의하여 트랜지스터(MD10, MD11)에 각각 절반씩 복사된다. 절반씩 복사되는 이유는 트랜지스터 (MD10, MD11)가 트랜지스터(MD9) 크기의 1/2배 인 것에 기인한다. 트랜지스터 (MD10, MD11)에 각각 복사된 전류(IB/2)는 트랜지스터(MD8, MD6)의 드레인에 흐르는 각각의 전류(Iin1, Iin2)와 비교되어 그 차 성분의 전류(I3=Iin1-IB/2, I4=Iin2-IB/2)가 노드(n1, n2)에 의해 갈라져 왜곡 신호 증폭부(330)에 흐른다.

따라서, 왜곡 신호 증폭부(330)의 트랜지스터(MD12, MD13)의 드레인에 흐르는 전류(I3, I4)는 수학식 10 및 수학식 11과 같다.

이들 전류 I3 및 I4에 의하여 트랜지스터(MD12, MD13)의 게이트 전압이 결정되고 이 게이트 전압은 트랜지스터(MD12, MD13) 크기의 A배 되는 트랜지스터(MD14, MD15)에 의하여 A배만큼 증폭된 전류를 트랜지스터(MD14, MD15)의 드레인에 흐르게 한다.

이를 회로 동작에 따라 정확히 다시 설명하면, 도 6에서는 절대값 회로부(320)의 트랜지스터(MD8)의 전류가 IB/2보다 크므로 그 차분 왜곡 신호 증폭부(330)의 트랜지스터(MD12)에 흐르고 트랜지스터(MD14)에 의해 A배 증폭된다. 반면에 절대값 회로부(320)의 트랜지스터(MD6)의 전류는 IB/2보다 작으므로 트랜지스터(MD13)는 OFF가 되고 트랜지스터(MD15)의 전류는 0이 된다.

또한, Vdist의 부호가 반대로 되면 이번에는 트랜지스터(MD13, MD15)에 의해 왜곡 전류가 증폭되고 트랜지스터(MD12, MD14)에 의한 전류는 0이 되므로 Vdist의 부호와 상관없이 수학식 12와 같은 출력 전류인 증폭된 왜곡 전류(Idist)를 얻을 수 있다.

한편, 트랜지스터(MD14, MD15)의 게이트-드레인 사이에는 캐패시터(Cc)가 연결되어 있다. 이 캐패시터는 능동 바이어스 전류 제어 회로의 동작 주파수를 제안하여 AB급 증폭기와 함께 사용했을 때 발생할 수 있는 발진 문제를 해결하기 위한 주파수 보상회로(331, 332)이다.

다음은, 이상에서 설명한 능동 바이어스 전류 제어 회로를 적용시킨 본 발명의 실시예를 설명한다.

도 7에 도시한 바와 같이, 증폭기에서 차동 입력단(100)의 트랜지스터(M14, M15)와 능동 부하인 트랜지스터(M13, M16)가 도 6에서의 트랜지스터(MD1, MD2, MD3, MD4)와 같은 역할을 하므로 트랜지스터(MD1, MD2, MD3, MD4)는 제외되었으며, 능동 바이어스 전류 회로로부터 발생하는 Idist가 전력 증폭기의 가변 전류원(IREF)을 제어하도록 AB급 출력단(200)에 인가하기 위하여 트랜지스터(MD16, MD17, MD18, MD19, MD20)가 추가되었다.

트랜지스터(MD16)의 전류는 트랜지스터(MD17)에 복사되고 다시 트랜지스터 (MD19)에 의해 트랜지스터(MD20)에 복사된다. 트랜지스터(MD20)의 드레인은 전력 증폭기의 트랜지스터(M2)의 드레인과 연결되어 출력 트랜지스터인 트랜지스터(M4)의 바이어스 전류를 능동적으로 제어한다. 또한, 트랜지스터(MD16)의 전류를 트랜지스터(MD18)에서 복사하며 트랜지스터(MD18)는 전력 증폭기의 트랜지스터(M6)의 드레인과 연결되어 출력 트랜지스터인 트랜지스터(M8)의 바이어스 전류를 능동적으로 제어한다. 따라서, 트랜지스터(M4, M8)의 바이어스 전류를 결정하는 트랜지스터(M2, M6)의 드레인 전류는 차동 입력단(100)에서 검출되는 왜곡 전압의 함수가 되며 수학식 13으로 표현된다.

도 8은 크로스오버 왜곡이 있는 증폭기의 출력 파형을 나타내는 도면이고, 도 9는 능동 바이어스 전류 제어 회로를 적용시켜 발생한 IREF의 파형을 나타내는 도면이고, 도 10은 도 9의 제어 전류에 의해 크로스오버 왜곡이 개선된 출력 파형을 나타내는 도면이다.

종래의 AB급 증폭기에서는 출력단의 일정한 바이어스 전류로 인하여 도 8과 같이 크로스오버 왜곡이 발생할 수 있는데, 본 발명에서는 능동 바이어스 전류 제어 회로를 첨가하여 도 9와 같이 크로스오버 왜곡이 발생하는 부분에서는 능동적으로 바이어스 전류를 키워줌으로써 도 10에서와 같이 크로스오버 왜곡을 개선하여 낮은 THD(total harmonic distortion)의 출력을 얻을 수 있다. 또한 왜곡이 없는 상황이나 무신호시에는 동작을 하지 않으므로 전력소모를 줄일 수 있다.

이상에서 설명한 본 발명의 실시예는 하나의 실시예일 뿐 본 발명이 상기한 실시예에 한정되는 것은 아니며, 또한 상기 실시예 외에 많은 변경이나 변형이 가능한 것은 물론이다.

예를 들어, 출력단이 BJT(bipolar junction transistor)로 구성되어 있는 경우라도 본 발명과 동일한 의미를 갖는 회로를 구성할 수 있으며, 출력단의 바이어스 전류를 제어함에 있어, 전압 또는 전류를 이용하여 가변 가능할 때는 제시하는 본 발명의 실시예에서 약간의 가감 또는 변형을 통하여 손쉽게 본 발명과 동일한 의미를 갖는 회로를 구성할 수 있음은 자명하다.

이상에서와 같이, 본 발명에서는 AB급 출력단을 구성하되, 출력단의 바이어스 전류를 가변시킬 수 있는 가변 전류원을 두고 이 가변 전류원을 왜곡신호에 따라 전류를 증가시키는 능동 바이어스 제어 회로를 적용하여 왜곡 발생을 막는 동시에 전력 소비를 최소화할 수 있다.

Claims

제 1 단자와 제 2 단자를 통해 각각 제 1 전압과 제 2 전압을 입력받고, 입력되는 전압의 차에 대응하는 전류를 출력하는 차동 입력단;

상기 차동 입력단으로부터 출력되는 전류에 대응하는 증폭된 신호를 출력하는 출력단;

상기 출력단의 출력 전압을 부궤환 시켜 상기 차동 입력단의 제 1 단자에 제공하는 부궤환 회로부; 및

상기 제 1 전압과 상기 제 2 전압의 차에 대응하는 왜곡 정보에 따라 상기 출력단의 바이어스 전류를 제어하는 능동 바이어스 전류 제어 회로를 포함하는 전력 증폭기.
제 1항에서,

상기 출력단은,

출력 신호를 결정하는 제1 및 제2 출력 트랜지스터;

상기 제1 및 상기 제2 출력 트랜지스터의 입력 신호를 제어하는 제1 및 제2 제어 트랜지스터부;

상기 제1 및 제2 제어 트랜지스터부를 제어하는 가변 전류원; 및

상기 제1 및 제2 제어 트랜지스터부를 제어하며, 상기 차동 입력단으로부터 발생한 전류원

을 포함하는 전력 증폭기.
제 2항에서,

상기 가변 전류원은 외부의 제어 회로에 의해 가변하는 전력 증폭기.
제 2항에서,

상기 출력 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 전력 증폭기.
제 2항에서,

상기 제1 및 제2 제어 트랜지스터부는,

상기 제1 또는 제2 출력 트랜지스터의 입력 신호를 결정하는 제1 제어 트랜지스터;

상기 제1 제어 트랜지스터와 커먼 게이트로 연결된 제2 제어 트랜지스터;

상기 제2 제어 트랜지스터와 연결되는 제3 제어 트랜지스터를 각각 포함하는 전력 증폭기.
제 5항에서,

상기 제어 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 전력 증폭기.
제 1항에서,

상기 능동 바이어스 전류 제어 회로는,

상기 차동 입력단으로부터 왜곡이 없는 입력과 왜곡이 발생한 출력의 차를 이용하여 왜곡 신호를 얻는 왜곡 센스부;

상기 왜곡 센스부에서 전송된 상기 왜곡 신호를 부호에 관계없이 출력하기 위한 절대값 회로부;

상기 절대값 회로부에 포함되어 상기 왜곡 신호를 증폭하는 왜곡 신호 증폭부

를 포함하는 전력 증폭기.
제 7항에서,

상기 왜곡 센스부는,

왜곡 신호를 포함하는 전압을 전류로 바꾸어주는 제1 및 제2 트랜지스터;

상기 전류를 상기 절대값 회로부로 복사하기 위한 제3 및 제4 트랜지스터

를 포함하는 전력 증폭기.
제 8항에서,

상기 제1 내지 제4 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 전력 증폭기.
제 7항에서,

상기 절대값 회로부는,

상기 왜곡 센스부의 상기 제3 트랜지스터와 커먼 게이트의 형태로 연결된 제5 및 제6 트랜지스터;

상기 왜곡 센스부의 상기 제4 트랜지스터와 커먼 게이트의 형태로 연결된 제7 및 제8 트랜지스터;

비교 전류를 생성하기 위한 제9 트랜지스터와 상기 제9 트랜지스터와 커먼 게이트의 형태로 연결되며 상기 제9 트랜지스터 크기의 1/2배인 제10 및 제11 트랜지스터를 포함하며,

상기 제5 및 상기 제7 트랜지스터의 일측이 합쳐져 상기 제9 트랜지스터와 연결되고,

상기 제8 및 상기 제10 트랜지스터가 연결되는 부분 및 상기 제6 및 상기 제11 트랜지스터가 연결되는 부분에는 상기 왜곡 신호 증폭부와 이어지는 제1 및 제2 노드가 형성된 전력 증폭기.
제 10항에서,

상기 제5 내지 제11 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 전력 증폭기.
제 7항에서,

상기 왜곡 신호 증폭부는,

상기 절대값 회로부에 포함되며, 왜곡 신호를 인가 받기 위해 상기 제1 및상기 제2 노드에 연결된 제12 및 제13 트랜지스터;

상기 제12 트랜지스터와 커먼 게이트 형태로 연결되며 왜곡 신호를 증폭하기 위해 상기 제12 트랜지스터 보다 큰 제14 트랜지스터;

상기 제13 트랜지스터와 커먼 게이트 형태로 연결되며 왜곡 신호를 증폭하기 위해 상기 제13 트랜지스터 보다 큰 제15 트랜지스터;

를 포함하는 전력 증폭기.
제 12항에서,

상기 제12 내지 제15 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 전력 증폭기.
제 12항에서,

상기 제14 및 상기 제15 트랜지스터의 입출력 단자 사이에 캐패시터가 연결되어 있는 전력 증폭기.