JP3229051B2 - アナログコンパンダ回路 - Google Patents
アナログコンパンダ回路Info
- Publication number
- JP3229051B2 JP3229051B2 JP01359993A JP1359993A JP3229051B2 JP 3229051 B2 JP3229051 B2 JP 3229051B2 JP 01359993 A JP01359993 A JP 01359993A JP 1359993 A JP1359993 A JP 1359993A JP 3229051 B2 JP3229051 B2 JP 3229051B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- input
- supplied
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000009499 grossing Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/62—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio
- H04B1/64—Volume compression or expansion arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
用され、携帯電話等におけるノイズリダクションで使用
されるアナログコンパンダ回路に関する。
クションにはコンパンダ回路が使用されている。このコ
ンパンダ回路は送信側のコンプレッサ(圧縮)回路と受
信側のエキスパンダ(伸張)回路とで構成されており、
この種のコンパンダ回路として従来では「K.Takasuka
”A Sigma Delta Based Square-Law Compndor “ Proc
eeding of CICC ´1990」が知られている。図10及び
図11は上記文献に記載されているコンプレッサ回路及
びエキスパンダ回路をそれぞれ示している。
inが供給されるΣΔ変調方式のアナログ/ディジタル
変換回路(ΣΔADC)41、このΣΔADC41の出力D
及び基準電位Vxが供給されるディジタル/アナログ変
換回路(DAC)42、このDAC42の出力からノイズを
除去して出力信号Voutを得るロウパスフィルタ回路
(LPF)43、上記出力信号Voutを整流、平滑して
直流電位を形成し、これを上記ΣΔADC41に供給する
整流回路44、入力信号Vinの極性を判定する極性判定
回路45、上記極性判定回路45の出力に基づき、上記整流
回路44の動作を制御するために使用されるクロック信号
を発生するクロック発生回路46、上記整流回路44の出力
電位を検出する電位検出回路47等で構成されている。な
お、上記電位検出回路47は整流回路44の出力電位Vrが
ある程度高い場合にはこの電位Vrを選択して上記ΣΔ
ADC41に供給し、整流回路44の出力電位Vrが低く、
回路が発振を起こす恐れがある場合にはゲイン固定用の
基準電位Vr0を選択して上記ΣΔADC41に供給す
る。
ッサ回路で圧縮された信号を伸張して圧縮前の信号に戻
す作用を有するものであり、入力信号としてコンプレッ
サ回路の出力信号が供給される。このエキスパンダ回路
は、入力信号Vin及び基準電位Vrefが供給される
ΣΔ変調方式のA/D変換回路(ΣΔADC)41、入力
信号Vinを整流、平滑して直流電位を形成する整流回
路44、入力信号Vinの極性を判定する極性判定回路4
5、この極性判定回路45の出力に基づき、上記整流回路4
4の動作を制御するために使用されるクロック信号を発
生するクロック発生回路46、上記ΣΔADC41の出力及
び上記整流回路44の出力が供給されるD/A変換回路
(DAC)42、このDAC42の出力からノイズを除去し
て出力信号Voutを得るロウパスフィルタ回路(LP
F)43とから構成されている。
ィジタル方式であり、ΣΔ変調方式のA/D変換回路と
D/A変換回路とを乗算器として使用することによりコ
ンパンダ特性を実現している。このため、ディジタル信
号処理であるが故に回路規模が大きくかつ複雑になると
いう欠点がある。また、また、ディジタル信号処理であ
るため、入出力信号間の信号遅延時間が大きく、音質が
劣化するという欠点もある。さらに、出力段にはスムー
ジングフィルタであるロウパスフィルタ回路(LPF)
を必要とするため、これが回路規模をさらに大きくして
いる。また、全体的に消費電流が多いという欠点もあ
る。
ログコンパンダ回路は、回路規模が大きくかつ複雑にな
る、入出力信号間の信号遅延時間が大きく、音質が劣化
する、消費電流が多い、等の欠点がある。
されたものであり、その目的は、回路構成が比較的簡単
で回路規模が小さく、信号遅延が少なく音質が良好であ
り、かつ低消費電流化が実現できるアナログコンパンダ
回路を提供することにある。
ナログコンパンダ回路を構成するコンプレッサ回路は、
1及び第2の出力端子を有し、第1及び第2の出力端子
の電位が等しく、第1及び第2の入力端子の入力電流の
差がこの第1及び第2の入力端子の電位差と第3及び第
4の入力端子の電位差との積に比例するような機能を有
し、第1の入力端子には入力信号が供給され、第2の入
力端子には第1の基準電位が供給され、第3の入力端子
には第2の基準電位が供給され、第4の入力端子には第
3の基準電位が供給される第1のアナログ信号処理回路
と、
ナログ信号処理回路の第1及び第2の出力端子の出力信
号が負及び正の入力端子にそれぞれ供給される演算増幅
回路と、上記演算増幅回路の出力信号を整流する整流回
路と、
第1、第2、第3及び第4の入力端子と第1及び第2の
出力端子を有し、第1及び第2の出力端子の電位が等し
く、第1及び第2の入力端子の入力電流の差がこの第1
及び第2の入力端子の電位差と第3及び第4の入力端子
の電位差との積に比例するような機能を有し、第1の入
力端子には上記演算増幅回路の出力信号が供給され、第
2の入力端子には上記第1の基準電位が供給され、第3
の入力端子には上記第2の基準電位が供給され、第4の
入力端子には上記第2の基準電位と上記整流回路の出力
電位との差の電位が供給され、第1及び第2の出力端子
が上記演算増幅回路の負及び正の入力端子にそれぞれ接
続された第2のアナログ信号処理回路とを具備したこと
を特徴とする。また、この発明のアナログコンパンダ回
路を構成するエキスパンダ回路は、入力信号を整流する
整流回路と、
1及び第2の出力端子を有し、第1及び第2の出力端子
の電位が等しく、第1及び第2の入力端子の入力電流の
差がこの第1及び第2の入力端子の電位差と第3及び第
4の入力端子の電位差との積に比例するような機能を有
し、第1の入力端子には上記入力信号が供給され、第2
の入力端子には第1の基準電位が供給され、第3の入力
端子には第2の基準電位が供給され、第4の入力端子に
は上記第2の基準電位と上記整流回路の出力電位との差
の電位が供給される第1のアナログ信号処理回路と、
ナログ信号処理回路の第1及び第2の出力端子からの出
力信号が負及び正の入力端子にそれぞれ供給される演算
増幅回路と、
第1、第2、第3及び第4の入力端子と第1及び第2の
出力端子を有し、第1及び第2の出力端子の電位が等し
く、第1及び第2の入力端子の入力電流の差がこの第1
及び第2の入力端子の電位差と第3及び第4の入力端子
の電位差との積に比例するような機能を有し、第1の入
力端子には上記演算増幅回路の出力信号が供給され、第
2の入力端子には上記第1の基準電位が供給され、第3
の入力端子には上記第2の基準電位が供給され、第4の
入力端子には第3の基準電位が供給され、第1及び第2
の出力端子が上記演算増幅回路の負及び正の入力端子に
それぞれ接続された第2のアナログ信号処理回路とを具
備したことを特徴とする。
れぞれ、入力電流の差が入力電位差の積に比例するよう
な機能を有するアナログ構成の第1及び第2のアナログ
信号処理回路が演算増幅回路の入力側と出力側に設けら
れる。コンプレッサ回路では演算増幅回路の出力が整流
回路で整流され、この整流出力が出力側の第2のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性が得られる。エキスパンダ回路では入力信号が整流
回路で整流され、この整流出力が入力側の第1のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性とは逆のエキスパンダ特性が得られる。
り説明する。図1はこの発明のアナログコンパンダ回路
の第1の実施例を示し、入力信号の圧縮を行うコンプレ
ッサ回路に実施した場合の構成を示すブロック図であ
る。
び第2のアナログ信号処理回路11、12、差動入力型の演
算増幅回路13、整流回路14、基準電位発生回路15及び2
個の電位差発生回路16、17で構成されている。
ぞれ、第1の入力端子IN1、第2の入力端子IN2、
第3の入力端子G1及び第4の入力端子G2と、第1の
出力端子O1及び第2の出力端子O2とを有している。
上記両アナログ信号処理回路11、12は内部回路構成が共
に同様にされており、第1及び第2の出力端子O1、O
2の電位が等しく、第1及び第2の入力端子IN1、I
N2の入力電流の差(I1−I2)がこの第1及び第2
の入力端子I1、I2の電位差(V1−V2)と第3及
び第4の入力端子G1、G2の電位差(VG1−VG
2)との積に比例するような機能を有している。すなわ
ち、アナログ信号処理回路11、12ではそれぞれ下記のよ
うな式が成立していると仮定する。 (I1−I2)=K(V1−V2)(VG1−VG2) …1
のアナログ信号処理回路11では、第1の入力端子IN1
には圧縮を行う入力信号VINが、第2の入力端子IN2
には第1の基準電位が、第3の入力端子G1には第2の
基準電位が、第4の入力端子G2には第3の基準電位が
それぞれ供給される。また、この第1のアナログ信号処
理回路11の第1の出力端子O1の信号及び第2の出力端
子O2の信号は、上記演算増幅回路13の負及び正の入力
端子に供給される。ここで、上記第2の入力端子IN2
には第1の基準電位としてアナログの接地電位AGND
が供給され、第3の入力端子G1には第2の基準電位と
して基準電位発生回路15で発生される電位VRDが供給さ
れ、第4の入力端子G2には第3の基準電位として電位
差発生回路16で得られる上記電位VRDと基準電位VREFC
との差の電位(VRD−VREFC)が供給される。上記整流
回路14は、上記演算増幅回路13の出力を整流、平滑して
直流電位を得るものであり、ここで得られた直流電位は
上記電位差発生回路17に供給される。
のアナログ信号処理回路12では、第1の入力端子IN1
には上記演算増幅回路13の出力が、第2の入力端子IN
2には第1の基準電位が、第3の入力端子G1には第2
の基準電位が、第4の入力端子G2には第2の基準電位
と上記整流回路14の出力電位との差の電位がそれぞれ供
給される。また、この第2のアナログ信号処理回路12の
第1の出力端子O1の信号及び第2の出力端子O2の信
号は、上記演算増幅回路13の負及び正の入力端子に供給
される。ここで、この第2のアナログ信号処理回路12の
第2の入力端子IN2には第1の基準電位としてアナロ
グの接地電位AGNDが供給され、第3の入力端子G1
には第2の基準電位として上記電位VRDが供給され、第
4の入力端子G2には電位差発生回路17で得られる上記
電位VRDと整流回路14の出力電位VRECTとの差の電位
(VRD−VRECT)が供給される。
て、演算増幅回路13には第2のアナログ信号処理回路12
を介して負帰還がかかっており、仮想接地状態となるた
めに演算増幅回路13の負の入力端子の電位はアナログの
接地電位AGNDになる。さらに、演算増幅回路13の入
力インピーダンスは一般に非常に高く、演算増幅回路13
に流れ込む入力電流は0とみなすことができる。従っ
て、入力側の第1のアナログ信号処理回路11に上記1式
の関係をあてはめると次の式が得られる。 (I1−I2)=K(V1−V2)(VG1−VG2) =K(VIN−0){VRD−(VRD−VREFC)} =K・VIN・VREFC … 2 一方、出力側の第2のアナログ信号処理回路12に上記1
式の関係をあてはめると次の式が得られる。 (I1−I2)=K(V1−V2)(VG1−VG2) =K(VOUT −0){VRD−(VRD−VRECT)} =K・VOUT ・VRECT … 3
流回路14の整流出力VRECTとは比例関係にあるので、上
記2式と3式とを結合させると、VOUT は(VREFC・V
IN)0.5 に比例し、このときの比例定数をKc1とすると
次の式が得られる。 VOUT =Kc1(VREFC・VIN)0.5 …4 また、上記4式を利得(dB)表示すると次の式が得られ
る。 VOUT (dB)=Kc1・VREFC・(0.5 VIN) …5 従って、このコンプレッサ回路では、利得の傾きが0.5
すなわち1/2のコンプレッサ特性が得られる。
路における利得特性を示している。図中、実線で示され
た特性は上記実施例のものであり、破線で示された特性
は利得が1の場合をそれぞれ示している。図示のよう
に、上記実施例回路では入力レベル(dBV)の変化に対
して出力レベル(dBV)の変化が1/2となるような特
性を示している。また、基準電位VREFCの値により、利
得が1の特性と1/2の特性との交点(VIN=VOUT )
を決定することができる。
では、アナログ処理によって入力信号の圧縮を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第1及び第2のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
の第2の実施例を示し、上記第1の実施例のコンプレッ
サ回路で圧縮された信号の伸張を行うエキスパンダ回路
に実施した場合の構成を示すブロック図である。
に示す第1の実施例のコンプレッサ回路と同様に、第1
及び第2のアナログ信号処理回路11、12、演算増幅回路
13、整流回路14、基準電位発生回路15及び2個の電位差
発生回路16、17で構成されている。また、入力信号VIN
は図1に示したコンプレッサ回路の出力信号となってい
る。
施例のコンプレッサ回路と異なる点は、前記整流回路14
には入力信号VINが供給され、電位差発生回路17は前記
基準電位VRDとこの整流回路14の整流出力VRECTとの差
の電位(VRD−VRECT)を発生し、この差電位が第1の
アナログ信号処理回路11の第4の入力端子G2に供給さ
れる点と、第2のアナログ信号処理回路12の第4の入力
端子G2に前記電位差発生回路16の出力電位(VRD−V
REFC)が供給される点の2点である。
ても、演算増幅回路13には第2のアナログ信号処理回路
12を介して負帰還がかかっており、仮想接地状態とな
り、演算増幅回路13の負の入力端子の電位はアナログの
接地電位AGNDになり、演算増幅回路13の入力インピ
ーダンスが非常に高く、演算増幅回路13に流れ込む入力
電流は0とみなすことができる。従って、この実施例の
場合にも、入力側の第1のアナログ信号処理回路11に前
記1式の関係をあてはめると次の式が得られる。 (I1−I2)=K(V1−V2)(VG1−VG2) =K(VIN−0){VRD−(VRD−VRECT)} =K・VIN・VRECT … 6 一方、出力側の第2のアナログ信号処理回路12に前記1
式の関係をあてはめると次の式が得られる。 (I1−I2)=K(V1−V2)(VG1−VG2) =K(VOUT −0){VRD−(VRD−VREFC)} =K・VOUT ・VREFC … 7
流出力VRECTとは比例関係にあるので、上記6式と7式
とを結合させると、VOUT は1/VREFC・VIN2 に比例
し、このときの比例定数をKc2とすると次の式が得られ
る。 VOUT =Kc2・1/VREFC・VIN2 …8 また、上記8式を利得(dB)で表示すると次の式が得ら
れる。 VOUT (dB)=Kc2・1/VREFC・(2VIN) …9 従って、このエキスパンダ回路では、利得の傾きが2の
エキスパンダ特性が得られる。
路における利得特性を示している。図中、実線で示され
た特性は上記第2の実施例のものであり、破線で示され
た特性は利得が1の場合をそれぞれ示している。図示の
ように、図3の実施例回路では入力レベル(dBV)の変
化に対して出力レベル(dBV)の変化が2となるような
特性を示している。また、この実施例の場合も、基準電
位VREFCの値により、利得が1の特性と2の特性との交
点(VIN=VOUT )を決定することができる。
では、アナログ処理によって入力信号の伸張を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第1及び第2のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
される第1及び第2のアナログ信号処理回路11、12につ
いて説明する。これらのアナログ信号処理回路は先に説
明しような機能を有している。このような回路は例えば
「Zdzislaw Czarnul, "NovelMOS resistive Circuit fo
r Synthesis of Fully Integrated Continuous-timeFil
ters“,Proceeding of IEEE 1986,vol.cas-33.No.7 Jul
y 1986」に示されており、その回路構成を図5に示す。
この回路はサイズが等しい同一極性、例えばNチャネル
の第1、第2、第3及び第4からなる4個のMOSトラ
ンジスタ21〜24で構成されている。第1のMOSトラン
ジスタ21のソース、ドレイン間の一端及び第2のMOS
トランジスタ21のソース、ドレイン間の一端が共通に接
続され、この共通接続点が前記第1の入力端子IN1と
して機能する。第3のMOSトランジスタ23のソース、
ドレイン間の一端及び第4のMOSトランジスタ24のソ
ース、ドレイン間の一端が共通に接続され、この共通接
続点が前記第2の入力端子IN2として機能する。第1
のMOSトランジスタ21のソース、ドレイン間の他端及
び第3のMOSトランジスタ23のソース、ドレイン間の
他端が共通に接続され、この共通接続点が前記第1の出
力端子O1として機能する。第2のMOSトランジスタ
22のソース、ドレイン間の他端及び第4のMOSトラン
ジスタ24のソース、ドレイン間の他端が共通に接続さ
れ、この共通接続点が前記第2の出力端子O2として機
能する。第1のMOSトランジスタ21のゲートと第4の
MOSトランジスタ24のゲートとが共通に接続され、こ
の共通接続点が前記第3の入力端子G1として機能す
る。第2のMOSトランジスタ22のゲートと第3のMO
Sトランジスタ23のゲートとが共通に接続され、この共
通接続点が前記第4の入力端子G2として機能する。
スタのソース、ドレイン間電流IDSは、そのゲート、ソ
ース間電圧をVGS、閾値電圧をVTH、ドレイン、ソース
間電圧をVDSとすると次式で与えられることが知られて
いる。 IDS=K{2(VGS−VTH)VDS−VDS0.5 } …10
ンジスタにおける実効キャリアの移動度をμ、ゲート酸
化膜の単位面積当たりの容量をCOX、チャネル幅をW、
チャネル長をLとすると、Kは1/2・μ・COX・(W
/L)で表される。ここで上記第1ないし第4のMOS
トランジスタ21〜24はサイズが等しく、かつこれらが全
て非飽和領域で動作するならば、前記1式のような関係
を満足し、この関係はMOSトランジスタ21〜24の閾値
電圧VTHに依存しない。さらに各MOSトランジスタの
閾値電圧を低くして、非飽和領域で動作する範囲を広く
とれば、特性を劣化させることなく低電圧で動作させる
ことが可能になり、電池駆動の携帯用機器における使用
に対して非常に便利になる。
いて図6及び図7を用いて説明する。図6及び図7の実
施例回路は、この発明を相補入力信号に対応したコンプ
レッサ回路及びエキスパンダ回路に実施した場合の構成
を示すブロック図である。すなわち、この両実施例回路
では入力信号として+VINと−VINからなる相補信号が
使用される。
32はそれぞれ前記図1と同様に第1及び第2のアナログ
信号処理回路11、12、差動入力型の演算増幅回路13、整
流回路14、基準電位発生回路15及び2個の電位差発生回
路16、17で構成されたコンプレッサ回路である。ただ
し、両コンプレッサ回路31、32の整流回路14には演算増
幅回路13の出力は供給されていない。上記両コンプレッ
サ回路31、32には入力信号として+VINと−VINからな
る相補信号のそれぞれが供給される。
力は抵抗33、34それぞれを介して、差動入力型の演算増
幅回路35の負及び正の入力端子に供給される。上記演算
増幅回路35の正の入力端子とアナログの接地電位との間
には抵抗36が接続され、また正の入力端子と出力端子と
の間には帰還用の抵抗37が接続されている。これら演算
増幅回路35と4個の抵抗33、34、36、37は、コンプレッ
サ回路32の出力信号とコンプレッサ回路31の反転信号と
を加算する加算回路を構成している。そして、上記両コ
ンプレッサ回路31、32の内部の整流回路14には入力信号
として上記演算増幅回路35の出力が供給される。
レッサ回路31、32内にそれぞれ整流回路14を独立して設
ける必要はなく、いずれか一方に設け、両コンプレッサ
回路31、32で共有するようにしてもよい。
コンプレッサ回路11、12の代わりにそれぞれ前記図3と
同様に構成されたエキスパンダ回路38、39が使用される
点が異なるだけである。従って、両エキスパンダ回路3
8、39内部の整流回路14には入力信号として+VINと−
VINからなる相補信号のそれぞれが供給される。
路38、39内にそれぞれ整流回路14を独立して設ける必要
はなく、いずれか一方に設け、両エキスパンダ回路38、
39で共有するようにしてもよい。
いて図8及び図9を用いて説明する。この第5及び第6
の実施例回路も、上記第3及び第4の実施例回路と同様
にこの発明を相補入力信号に対応したコンプレッサ回路
及びエキスパンダ回路に実施した場合である。
1に示すものと異なっている点は、前記差動入力型の演
算増幅回路13に替えて入力及び出力共差動型の演算増幅
回路18を用いるようにした点と、第1のアナログ信号処
理回路11の第1の入力端子には相補入力信号の一方であ
る+VINを供給し、第2の入力端子に前記第1の基準電
位として相補入力信号の他方である−VINをそれぞれ供
給するようにした点と、第2のアナログ信号処理回路12
の第2の入力端子に前記第1の基準電位として演算増幅
回路18の正の出力端子の出力信号+VOUT を供給するよ
うにした点である。
3に示すものと異なっている点は、図8の実施例回路の
場合と同様に、前記差動入力型の演算増幅回路13に替え
て入力及び出力共差動型の演算増幅回路18を用いるよう
にした点と、第1のアナログ信号処理回路11の第1の入
力端子には相補入力信号の一方である+VINを供給し、
第2の入力端子に前記第1の基準電位として相補入力信
号の他方である−VINをそれぞれ供給するようにした点
と、第2のアナログ信号処理回路12の第2の入力端子に
前記第1の基準電位として演算増幅回路18の正の出力端
子の出力信号+VOUT を供給するようにした点である。
ことにより、前記第1及び第2のアナログ信号処理回路
11、12におけるゲート電圧によるモビリティー変調効果
をキャンセルすることができ、より低歪率を実現するこ
とができる。
るものではなく、種々の変形が可能であることはいうま
でもない。例えば、第1及び第2のアナログ信号処理回
路11、12が前記図5に示めされるような回路構成にされ
ている場合について説明したが、これは前記したような
機能を有するものであればどのような構成のものであっ
ても使用することができる。
回路構成が比較的簡単で回路規模が小さく、信号遅延が
少なく音質が良好であり、かつ低消費電流化が実現でき
るアナログコンパンダ回路を提供することができる。
施例によるコンプレッサ回路の構成を示すブロック図。
性を示す図。
施例によるエキスパンダ回路の構成を示すブロック図。
性を示す図。
及び第2のアナログ信号処理回路の構成を示す回路図。
施例によるコンプレッサ回路の構成を示すブロック図。
施例によるエキスパンダ回路の構成を示すブロック図。
施例によるコンプレッサ回路の構成を示すブロック図。
施例によるエキスパンダ回路の構成を示すブロック図。
ク図。
ク図。
信号処理回路、13…差動入力型の演算増幅回路、14…整
流回路、15…基準電位発生回路、16,17電位差発生回
路、18…差動入出力型の演算増幅回路、21〜24…Nチャ
ネルのMOSトランジスタ、31,32…コンプレッサ回
路、33,34,36,37…抵抗、35…差動入力型の演算増幅
回路、38,39…エキスパンダ回路。
Claims (16)
- 【請求項1】 第1、第2、第3及び第4の入力端子と
第1及び第2の出力端子を有し、第1及び第2の出力端
子の電位が等しく、第1及び第2の入力端子の入力電流
の差がこの第1及び第2の入力端子の電位差と第3及び
第4の入力端子の電位差との積に比例するような機能を
有し、第1の入力端子には入力信号が供給され、第2の
入力端子には第1の基準電位が供給され、第3の入力端
子には第2の基準電位が供給され、第4の入力端子には
第3の基準電位が供給される第1のアナログ信号処理回
路と、 正及び負の入力端子を有し、上記第1のアナログ信号処
理回路の第1及び第2の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される演算増幅回路と、 上記演算増幅回路の出力信号を整流する整流回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記演算増幅回路の出力信号が供給され、第2の入力端子
には上記第1の基準電位が供給され、第3の入力端子に
は上記第2の基準電位が供給され、第4の入力端子には
上記第2の基準電位と上記整流回路の出力電位との差の
電位が供給され、第1及び第2の出力端子が上記演算増
幅回路の負及び正の入力端子にそれぞれ接続された第2
のアナログ信号処理回路とを具備したことを特徴とする
アナログコンプレッサ回路。 - 【請求項2】 前記第1の基準電位がアナログ接地電位
であることを特徴とする請求項1記載のアナログコンプ
レッサ回路。 - 【請求項3】 前記第2の基準電位と前記整流回路の出
力電位との間の電位の差を生成する電位差発生器をさら
に具備したことを特徴とする請求項1記載のアナログコ
ンプレッサ回路。 - 【請求項4】 前記入力信号が正及び負の相補信号から
なり前記演算増幅回路が正及び負の出力端子を有し、 前記第1のアナログ信号処理回路の第1の入力端子には
上記入力信号の正及び負の相補信号のいずれか一方が供
給され、第2の入力端子には上記入力信号の正及び負の
相補信号の他方が前記第1の基準電位として供給され、 前記第2のアナログ信号処理回路の第1の入力端子には
上記演算増幅回路の負の出力端子の出力信号が供給さ
れ、第2の入力端子には上記演算増幅回路の正の出力端
子の出力信号が前記第1の基準電位として供給されるこ
とを特徴とする請求項1に記載のアナログコンプレッサ
回路。 - 【請求項5】 入力信号を整流する整流回路と、 第1、第2、第3及び第4の入力端子と第1及び第2の
出力端子を有し、第1及び第2の出力端子の電位が等し
く、第1及び第2の入力端子の入力電流の差がこの第1
及び第2の入力端子の電位差と第3及び第4の入力端子
の電位差との積に比例するような機能を有し、第1の入
力端子には上記入力信号が供給され、第2の入力端子に
は第1の基準電位が供給され、第3の入力端子には第2
の基準電位が供給され、第4の入力端子には上記第2の
基準電位と上記整流回路の出力電位との差の電位が供給
される第1のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第1のアナログ信号処
理回路の第1及び第2の出力端子からの出力信号が負及
び正の入力端子にそれぞれ供給される演算増幅回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記演算増幅回路の出力信号が供給され、第2の入力端子
には上記第1の基準電位が供給され、第3の入力端子に
は上記第2の基準電位が供給され、第4の入力端子には
第3の基準電位が供給され、第1及び第2の出力端子が
上記演算増幅回路の負及び正の入力端子にそれぞれ接続
された第2のアナログ信号処理回路とを具備したことを
特徴とするアナログエキスパンダ回路。 - 【請求項6】 前記第1の基準電位がアナログ接地電位
であることを特徴とする請求項5記載のアナログエキス
パンダ回路。 - 【請求項7】 前記第2の基準電位と前記整流回路の出
力電位との間の電位の差を生成する電位差発生回路をさ
らに具備したことを特徴とする請求項5記載のアナログ
エキスパンダ回路。 - 【請求項8】 前記入力信号が正及び負の相補信号であ
り前記演算増幅回路が正及び負の出力端子を有し、 前記整流回路及び前記第1のアナログ信号処理回路の第
1の入力端子には上記相補な入力信号の一方が供給さ
れ、前記第1のアナログ信号処理回路の第2の入力端子
には上記相補な入力信号の他方が前記第1の基準電位と
して供給され、 前記第2のアナログ信号処理回路の第1の入力端子には
上記演算増幅回路の負の出力端子の出力信号が供給さ
れ、第2の入力端子には上記演算増幅回路の正の出力端
子の出力信号が前記第1の基準電位として供給されるこ
とを特徴とする請求項5に記載のアナログエキスパンダ
回路。 - 【請求項9】 前記第1及び第2のアナログ信号処理回
路のそれぞれがサイズ及び極性の等しい第1、第2、第
3及び第4のMOSトランジスタで構成され、 上記第1のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続され、 上記第2のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第3のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第4のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続されてなることを特
徴とする請求項1に記載のアナログコンプレッサ回路。 - 【請求項10】 前記第1及び第2のアナログ信号処理
回路のそれぞれがサイズ及び極性の等しい第1、第2、
第3及び第4のMOSトランジスタで構成され、 上記第1のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続され、 上記第2のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第3のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第4のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続されてなることを特
徴とする請求項5に記載のアナログエキスパンダ回路。 - 【請求項11】 正及び負の相補信号からなる入力信号
と、 第1、第2、第3及び第4の入力端子と第1及び第2の
出力端子を有し、第1及び第2の出力端子の電位が等し
く、第1及び第2の入力端子の入力電流の差がこの第1
及び第2の入力端子の電位差と第3及び第4の入力端子
の電位差との積に比例するような機能を有し、第1の入
力端子には上記正及び負の相補信号のいずれか一方の入
力信号が供給され、第2の入力端子には第1の基準電位
が供給され、第3の入力端子には第2の基準電位が供給
され、第4の入力端子には第3の基準電位が供給される
第1のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第1のアナログ信号処
理回路の第1及び第2の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第1の演算増幅回路
と、 第1の整流回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記第1の演算増幅回路の出力信号が供給され、第2の入
力端子には上記第1の基準電位が供給され、第3の入力
端子には上記第2の基準電位が供給され、第4の入力端
子には上記第2の基準電位と上記第1の整流回路の出力
電位との差の電位が供給され、第1及び第2の出力端子
が上記第1の演算増幅回路の負及び正の入力端子にそれ
ぞれ接続された第2のアナログ信号処理回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記正及び負の相補信号の他方の入力信号が供給され、第
2の入力端子には上記第1の基準電位が供給され、第3
の入力端子には上記第2の基準電位が供給され、第4の
入力端子には上記第3の基準電位が供給される第3のア
ナログ信号処理回路と、 正及び負の入力端子を有し、上記第3のアナログ信号処
理回路の第1及び第2の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第2の演算増幅回路
と、 第2の整流回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記第2の演算増幅回路の出力信号が供給され、第2の入
力端子には上記第1の基準電位が供給され、第3の入力
端子には上記第2の基準電位が供給され、第4の入力端
子には上記第2の基準電位と上記第2の整流回路の出力
電位との差の電位が供給され、第1及び第2の出力端子
が上記第2の演算増幅回路の負及び正の入力端子にそれ
ぞれ接続された第4のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第1及び第2の演算増
幅回路の出力信号のいずれか一方を反転して両者を加算
する加算回路と、 上記加算回路の出力信号を上記第1及び第2の整流回路
に入力信号としてそれぞれ供給する手段とを具備したこ
とを特徴とするアナログコンプレッサ回路。 - 【請求項12】 前記第1及び第2の整流回路が1つの
整流回路を共有していることを特徴とする請求項11に
記載のアナログコンプレッサ回路。 - 【請求項13】 正及び負の相補信号を有する入力信号
と、 上記入力信号の正及び負の相補信号のそれぞれ整流する
第1及び第2の整流回路と、 第1、第2、第3及び第4の入力端子と第1及び第2の
出力端子を有し、第1及び第2の出力端子の電位が等し
く、第1及び第2の入力端子の入力電流の差がこの第1
及び第2の入力端子の電位差と第3及び第4の入力端子
の電位差との積に比例するような機能を有し、第1の入
力端子には上記入力信号の正及び負の相補信号の一方が
供給され、第2の入力端子には第1の基準電位が供給さ
れ、第3の入力端子には第2の基準電位が供給され、第
4の入力端子には上記第2の基準電位と上記第1の整流
回路の出力電位との差の電位が供給される第1のアナロ
グ信号処理回路と、 正及び負の入力端子を有し、上記第1のアナログ信号処
理回路の第1及び第2の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第1の演算増幅回路
と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記第1の演算増幅回路の出力信号が供給され、第2の入
力端子には上記第1の基準電位が供給され、第3の入力
端子には上記第2の基準電位が供給され、第4の入力端
子には第3の基準電位が供給され、第1及び第2の出力
端子が上記第1の演算増幅回路の負及び正の入力端子に
それぞれ接続された第2のアナログ信号処理回路と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記正及び負の相補信号の他方が供給され、第2の入力端
子には上記第1の基準電位が供給され、第3の入力端子
には上記第2の基準電位が供給され、第4の入力端子に
は上記第2の基準電位と上記第2の整流回路の出力電位
との差の電位が供給される第3のアナログ信号処理回路
と、 正及び負の入力端子を有し、上記第3のアナログ信号処
理回路の第1及び第2の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第2の演算増幅回路
と、 上記第1のアナログ信号処理回路と同様に第1、第2、
第3及び第4の入力端子と第1及び第2の出力端子を有
し、第1及び第2の出力端子の電位が等しく、第1及び
第2の入力端子の入力電流の差がこの第1及び第2の入
力端子の電位差と第3及び第4の入力端子の電位差との
積に比例するような機能を有し、第1の入力端子には上
記第2の演算増幅回路の出力信号が供給され、第2の入
力端子には上記第1の基準電位が供給され、第3の入力
端子には上記第2の基準電位が供給され、第4の入力端
子には上記第3の基準電位が供給され、第1及び第2の
出力端子が上記第2の演算増幅回路の負及び正の入力端
子にそれぞれ接続された第4のアナログ信号処理回路
と、 正及び負の入力端子を有し、上記第1及び第2の演算増
幅回路の出力信号のいずれか一方を反転して両者を加算
する加算回路とを具備したことを特徴とするアナログエ
キスパンダ回路。 - 【請求項14】 前記第1及び第2の整流回路が1つの
整流回路を共有していることを特徴とする請求項13に
記載のアナログエキスパンダ回路。 - 【請求項15】 前記第1、第2、第3及び第4のアナ
ログ信号処理回路のそれぞれがサイズ及び極性の等しい
第1、第2、第3及び第4のMOSトランジスタで構成
され、 上記第1のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続され、 上記第2のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第3のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第4のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続されてなることを特
徴とする請求項11に記載のアナログコンプレッサ回
路。 - 【請求項16】 前記第1、第2、第3及び第4のアナ
ログ信号処理回路のそれぞれがサイズ及び極性の等しい
第1、第2、第3及び第4のMOSトランジスタで構成
され、 上記第1のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続され、 上記第2のMOSトランジスタのソース、ドレイン間は
前記第1の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第3のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第1の出力端子との間に挿入さ
れ、ゲートは第4の入力端子に接続され、 上記第4のMOSトランジスタのソース、ドレイン間は
前記第2の入力端子と第2の出力端子との間に挿入さ
れ、ゲートは第3の入力端子に接続されてなることを特
徴とする請求項13に記載のアナログエキスパンダ回
路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01359993A JP3229051B2 (ja) | 1993-01-29 | 1993-01-29 | アナログコンパンダ回路 |
US08/186,559 US5493699A (en) | 1993-01-29 | 1994-01-26 | Low noise communication analog compressor and analog expander |
KR1019940001641A KR970002237B1 (ko) | 1993-01-29 | 1994-01-29 | 아날로그 콤팬더회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01359993A JP3229051B2 (ja) | 1993-01-29 | 1993-01-29 | アナログコンパンダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232785A JPH06232785A (ja) | 1994-08-19 |
JP3229051B2 true JP3229051B2 (ja) | 2001-11-12 |
Family
ID=11837679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01359993A Expired - Fee Related JP3229051B2 (ja) | 1993-01-29 | 1993-01-29 | アナログコンパンダ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5493699A (ja) |
JP (1) | JP3229051B2 (ja) |
KR (1) | KR970002237B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2661404B2 (ja) * | 1991-05-21 | 1997-10-08 | 日本電気株式会社 | 携帯電話装置 |
JP3327116B2 (ja) * | 1996-04-30 | 2002-09-24 | ソニー株式会社 | 信号処理装置、信号記録装置及び信号再生装置 |
JPH10200348A (ja) * | 1996-11-18 | 1998-07-31 | Toshiba Corp | 増幅回路 |
US20020126861A1 (en) * | 2001-03-12 | 2002-09-12 | Chester Colby | Audio expander |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4642582A (en) * | 1981-06-29 | 1987-02-10 | Hughes Aircraft Company | Nonlinear delay line encoding/decoding arrangements |
US4701722A (en) * | 1985-06-17 | 1987-10-20 | Dolby Ray Milton | Circuit arrangements for modifying dynamic range using series and parallel circuit techniques |
US5023490A (en) * | 1989-06-21 | 1991-06-11 | General Electric Company | Analog signal compression circuit |
FI90166C (fi) * | 1991-10-16 | 1993-12-27 | Nokia Mobile Phones Ltd | Cmos-kompander |
-
1993
- 1993-01-29 JP JP01359993A patent/JP3229051B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-26 US US08/186,559 patent/US5493699A/en not_active Expired - Lifetime
- 1994-01-29 KR KR1019940001641A patent/KR970002237B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5493699A (en) | 1996-02-20 |
KR970002237B1 (ko) | 1997-02-26 |
JPH06232785A (ja) | 1994-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100225714B1 (ko) | 증폭 회로 및 휴대폰용 반도체 집적 회로 장치 | |
US6388520B2 (en) | Semiconductor integrated circuit | |
US7068103B2 (en) | Operational transconductance amplifier input driver for class D audio amplifiers | |
US20010026192A1 (en) | Differential amplifier and filter circuit using the same | |
JPH05167358A (ja) | エレクトレット・コンデンサ・マイクロフォン用増幅回路 | |
US20130342266A1 (en) | Impedance transformation with transistor circuits | |
EP0337444B1 (en) | Mos voltage to current converter | |
JP2687713B2 (ja) | 対数増幅回路 | |
JP2004248014A (ja) | 電流源および増幅器 | |
JPS60127805A (ja) | 歪打消増幅回路 | |
JP3229051B2 (ja) | アナログコンパンダ回路 | |
TW202026831A (zh) | 雜訊消除電路及其運作方法 | |
US7411438B2 (en) | Low-power integrated-circuit signal processor with wide dynamic range | |
KR930002040B1 (ko) | 증폭기 | |
JPH0936682A (ja) | 自動レベル制御回路 | |
EP0618674B1 (en) | Voltage-to-current conversion circuit | |
US6566952B1 (en) | Operational amplifier with extended output voltage range | |
JP3078858B2 (ja) | Vca回路 | |
US5731695A (en) | Voltage limiter circuit | |
JPS6324798A (ja) | コンデンサマイクロホン出力回路 | |
US6822509B2 (en) | Differential circuit with a linearity correction loop | |
JP2719251B2 (ja) | 主信号通路とハイパスフィルター特性の補助的な信号通路を有するノイズ減衰回路 | |
JP3714688B2 (ja) | 制御フィードバック型電荷/電圧変換器 | |
US7215191B2 (en) | Device for amplitude adjustment and rectification made with MOS technology | |
JPH08172339A (ja) | 能動型ろ波器、能動型等化器及び発振器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070907 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |