JPS6251305A - 演算増幅器 - Google Patents

演算増幅器

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JPS6251305A
JPS6251305A JP60189813A JP18981385A JPS6251305A JP S6251305 A JPS6251305 A JP S6251305A JP 60189813 A JP60189813 A JP 60189813A JP 18981385 A JP18981385 A JP 18981385A JP S6251305 A JPS6251305 A JP S6251305A
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JP
Japan
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mosfets
voltage
mosfet
current
section
Prior art date
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JP60189813A
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English (en)
Inventor
Toshio Adachi
敏男 安達
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Asahi Kasei Microsystems Co Ltd
Original Assignee
Asahi Kasei Microsystems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、大電流駆動能力があり、かつ無負荷状態にお
ける消費電流の少ない相補型MOSFET演算増幅器に
関するものである。
[従来の技術] 最近、プロセスが簡便であり、かつ消費電力が少ないC
−MOSプロセス技術を用いたデジタルeアナログ素子
が注目されている。従来この種の相補型MOSFET演
算増幅回路の一例を第2図に示す。
第2図において、1〜7はMOSFET、8.8はそれ
ぞれ正および負電源ライン、10および11は反転入力
VrN−および非反転入力VIN+をそれぞれ供給され
る入力端子対、12はバイアス電圧を供給する端子、1
3は出力voハを取り出す出力端子、14および15は
位相補償用のそれぞれ容量および抵抗である。
第1図に示すこのような構成の演算増幅器はA級の動作
をする。すなわち、第1図において、端子12から最終
段増幅器の一方のMOSFET7へ印加されるバイアス
電圧は一定電圧となっているため、このMSOFET 
?は定電流回路を形成している。すなわち、負荷が存在
して外部に電流を供給するか否かに拘らずMOSFET
 7は一定電流を消費する。しかも、このMOSFET
 7による最大駆動電流はMOSFET 7の一定バイ
アス電流に等しい、従って、この演算増幅器の最終段増
幅器には無負荷時においても最大駆動電流と等しいバイ
アス電流を供給するように設計しなくてはならず、した
がって電流効率の面からは不利である。
このような欠点を克服するように構成した演算増幅器の
一例がルービック ブレボリア7 (Roubik G
regorian)による論文11AContinuo
usly Variable  5lope Adap
tive DeltaModulation Code
c System”(IEEE  Journalof
 so目d−state C1rcuits、Vol、
5C−18、No、8゜Dece+l1ber 198
3.pp692−700)の第14図(p、eae)に
提案されている。この演算増幅器を第3図に示す、第3
図において、21〜31はMOSFETであり、32お
よび33は入力Vm−およびVIN+をそれぞれ供給さ
れる入力端子対、34は出力voよtを取り出す出力端
子、35はバイアス電圧を供給する端子、36および3
7はそれぞれ正および負電源ライン、38および39は
それぞれ位相補償用の容量および抵抗である。
第3図の回路において出力段を構成しているMOSFE
T 30.31に印加される入力電圧差は前段にあるM
OS、FET 27.28によって決まり、その値はV
TN ” VTP + A テあル* C:テV丁++
 + VrpはMOSFET27.28の各しきい値電
圧であり、ΔはMOSFET27 。
28を流れる電流によって決まる電圧値である。すなわ
ち、かかる出力段では、無負荷時において、MOSFE
T 30.31は入力ゲート間ニv丁IrI−vy十Δ
が入力として印加されており、しきい値電圧を差し引い
たΔが実質的な入力ゲート電圧となっているため、微小
な電流を消費しているにすぎない。
ところが、負荷が存在して電流をこの負荷に供給する場
合、出力段に入力される電圧は、一定の電圧差−◆vy
+Δを保ったまま上方または下方に電圧レベルをシフト
するので、Mo5FEr′f#&3o、atのうちの一
方は大きく電流を供給するが、他方のMOSFETはし
ゃ断状態になる。すなわち、第3図の演算増幅器はいわ
ゆる準B級の動作をする。
然しながら、第3図の回路の出力段バッファ部を構成し
ているMOSFET 30.31の構造的な理由により
、出力電圧範囲は、正電源VODと負電源Vssに対t
、、テ、 p型MOSFETオヨびN型MOSFET(
7) 各L 3 イ値電圧をVTPおよびvTN とし
てVoo−VTN−Δ1からVss −VTP −Δ2
に限られる。その理由は、出力バッファ部を構成してい
るP型MOSFET 31.N型MOSFET 30に
おいて、高い出力電圧、すなわちvoo付近の出力電圧
においては、トランジスタ3゜のゲート・ソース間電圧
はVTN以下となり、シ壱断されてしまい機能しない、
すなわち、出力段において出力電圧はVss +  V
TP +Δ2からVDD−VTN−Δ1の範囲に限られ
てしまうという問題点がある。
ここで、Δ1 、Δ2は次の式(1)、(2)で与えら
れる。
ここでCOxはゲート・バルク間の容量、JJ−n+J
Lpはキャリアの移動度、Wはゲートの幅、Lはゲート
の長さ、  inおよびipはn型MOSFETおよび
P型MOSFETをそれぞれ流れる電流である。
[発明が解決しようとする問題点]:1そこで、本発明
の目的は、演算増幅器の回路構     1成では達成
できなかった大電流駆動能力を有し、□、。□□。、5
1.ヵ1,1カ、エ   I□・が幅広い範囲にわたっ
て動作する演算増幅器を提供することにある。
[問題点を解決するための手段] このような目的を達成するために1本発明演算    
 ;増幅器では、第1導電型のMOSFETを入力段と
して有する第1の差動増幅部と、第2導電型のMOSF
ETを入力段として有し、第1の差動増幅部と相補的に
回路配置された第2の差動増幅部と、第1および第2導
電型のMOSFETを継続接続し、第1および第2導電
型のMOSFETの各ゲートに第1および第2の差動増
幅部からの各出力が供給されるようにした反転型最終段
増幅部とを具えたことを特徴とする。
例えば、本発明演算増幅器は、N型MOSFETを入力
MOSFETとする第1の差動増幅部、P型MOSFE
Tを入力MOSFETとする第2の差動増幅部、N型M
OSFETとP型MOSFETとからなり、それぞれの
MOSFETのゲートを入力端子とする反転型最終段増
幅部を有し、第1および第2の差動増幅部の各出力端子
と反転型最終段増幅部のN型およびP型MO9FETの
ゲートによる各入力端子をそれぞれ接続して構成する。
[作用] 本発明によれば、最終段増幅部がN型MOSFETおよ
びP型MOSFETから成る反転型となっているので、
出力電圧範囲は正電源電圧から負電源電圧にわたって広
範囲に動作可能である。しかもまた。
最終段増幅部を構成しているそれぞれのMOSFETの
入力バイアス電圧端子は差動増幅部の出力端子より供給
しているので、いわゆるA級の演算増幅器と同様の設計
法により、無負荷の消費電流を極力押えることが可能で
ある、そして、負荷を駆動する入力信号がこの演算増幅
器に加えられたとき、入力端子対に生ずる電位差が2組
の差動増幅部の出力電圧を同じ方向に変位させるように
入力MO9FETが配置しであるので、差動増幅部の出
力を受ける2個の最終段MOSFETのうちの1個のみ
がオン状態となり、他のMOSFETはオフ状態に遷移
して負荷に無人力信号状態のバイアス電流より非常に大
きい大電流を供給できる。
[実施例] 以下に、図面を参照して本発明の詳細な説明する。
本発明による演算増幅器の一実施例を第1図に示す。
第1図において、41〜54はMOSFET、55およ
び5Bはそれぞれ入力VXP4−およびVrR+を供給
される入力端子対、57はバイアス電圧を供給する端子
、58は出力V。鱈を取り出す出力端子、59および8
1はそれぞれ差動増幅部83および84の出力端子、8
0および62は反転型最終段増幅部B5の入力端子であ
る。この回路を大別すると、2組の差動増幅部83およ
び64と、反転型最終段増幅部85と、バイアス電源回
路部111Bとから成る。67および68はそれぞれ正
および負電源ラインである。89および70は位相補償
用の容量、71および72は位相補償用の抵抗である。
ここで、MOSFET 43,4?の各ゲート入力端子
は入力端子55に共通に接続する。 MOSFET 4
4.48の各ゲート入力端子は入力端子5Bに共通に接
続する。
差動増幅部63の出力端子58と反転型最終段増幅部8
5の一方の入力端子80とを接続し、差動増幅部84の
出力端子81と反転型最終段増幅部85の他方の入力端
子62とを接続する。
以下、第1図の演算増幅器の動作について説明する。
はじめに、入力端子対55.56の電位差がない時、す
なわち無信号時または出力端子が無負荷あるいは無駆動
状態の時について述べる。このとき、入力端子対55.
58に電位差がないので、最終段増幅部65の>l09
FET 51.52に流れる電流は、定電流源として作
用するMOSFET 45.48に流れる電流、言い換
えると、バイアス電圧端子57に印加される電圧とMO
SFET 45.4flのデバイスサイズまたはMOS
FET52と50のデバイスサイズ比あるいはMOSF
ET51と42のデバイスサイズ比のみで決まる。すな
わち、無信号あるいは無駆動時の消費電流を節約するへ
めには、MOSFET 45.48に流れる電流を低く
抑えるか、またはMOSFET51およびMOSFET
 52のデバイスサイズをMOSFET 42.50よ
り大きすぎないように定めればよい、但し、これらの値
を小さくしすぎることは、高速動作の点からは好ましく
ない、したがって、これらのデバイスサイズの値として
は、−概に言えないが、第2図に示したA級の演算増算
増幅器とほぼ同様な値を目安として選定すればよい0次
に、負荷駆動時、すなわち最終段増幅部65のMOSF
ET 51.52の一方に大電流を消費させる場合を考
える。かかる負荷駆動時には、負荷無駆動時に比べて入
力端子対55.58にわずかな差電圧が生ずることにな
る0例えば、端子56が端子55よりも微小電圧v1.
だけ余分に加わった時を考える。この時、第1の差動増
幅部B3の出力端子58の出力電圧は平衡時に比べてα
IVINだけ下がることになる。ここで、α1は差動増
幅部63の電圧増幅率である。また、第2の差動増幅部
64の出力端子61の出力電圧は平衡時に比べてα2V
mだけ下がることになる。ここで、α2は差動増幅部8
4の電圧増幅率である。
□      ここで、最終段増幅部のに0SFE75
1の入力ゲートBOに加わる入力電圧はαIVINだけ
下がるので。
平衡時の入力電圧をVpoとすると、入力端子対に電圧
差VvNが加えられた時にはMOSFET 51を流れ
るソース・ドレイン電流iは次の式(3)で与えられる
ここで、Cowはゲート・バルク間の容量、ルpはキャ
リアの移動度、Wpはゲートの幅、t、pはゲートの長
さ、VTP はMOSFETのしきい値電圧である。
Vpoの値については、無負荷の時のソース・ドレイン
電流を節約しているので、ids!Oとして、Vpo 
m VOO−VTPとなる。従って、入力端子対に電圧
差VINが存在する時のMOSFET 51のソース・
ドレイン間に流れる電流は次の式(4)で与えられ一方
、 MOSFET 52におけるソース・ドレイン間の
電流は次の式(5)で与えられる。
ここで、Caxはゲート・バルク間の容量、ILnはキ
ャリアの移動度、l1lnはゲートの幅、Lnはゲート
の長さ、vT、Iはlll09FETのしきい値電圧で
ある。
VnOの値については、無駆動時のソース・ドレイン電
流を節約しているので、  jds−>0として’J 
n6 ta−+ VT)Iとなる。従って、入力端子5
5と5Bとの間の電圧差がVrt4(1)時、MOSF
ET 52 ノケ−) −ソース間の電圧はしきい値電
圧VTN以下となるので、ソース・ドレイン間電流は流
れない、すなわち、MOSFET 52はしゃ断状態に
なる。
次に、入力端子対55,5Gに与える電圧の符号を上述
した場合とは逆にした場合について考える。
このときは、第1の差動増幅部θ3の出力端子59の出
力電圧は平衡時に比べてαxVmだけ上昇することにな
る。第2の差動増幅部64の出力端子81の出力電圧は
平衡時に比べてα2VDlだけ上昇することになる。従
って、前述の場合とは逆に、MOSFET 51はオフ
ニナリ、MOSFET 52はオンとなり、負荷に応じ
て電流が流れる。
以上かられかるように、入力端子対に微小電圧差が存在
するときには、最終段増幅部の入力端子80 、82に
印加される入力電圧は負荷を駆動する電流に応じて変化
する。すなわち、小電流を消費するときには小さなαI
VINまたはα2VINが、大電流を消費するときには
大きなαIVmまたはα2VXNなる変化が差動増幅部
の出力端に必要とされるので、入力端子55.5111
に変位電圧VXN〜を印加することになる。また、最終
段増幅部65はP型MOSFET51およびN型MOS
FET 52からなる反転型構造を有しているので、出
力端子58における電圧は正電源電圧あるいは負電源電
圧まで駆動することも可能である。
第1図における容量89.70および抵抗71.72は
内部位相補償用デバイスであり、ここでは、2つの差動
増幅部83と84に対応して各々個別に設けているので
1通常の演算増幅器の場合に比べて1組余分にあること
になる。これによって充分な位相余裕を確保でき、以て
安定な演算増幅器が得られる。なお、この位相補償用デ
バイスの容量70と抵抗72並びに容量8日と抵抗71
の位置は互いに入れ換えても構わない。
本発明は第1図に示した実施例に限られるものではなく
、例えば、第1図において、第1の差動増幅部83の出
力端子59と最終段増幅部65の入力端子62を接続し
、および第2の差動増幅部64の出力端子61と最終段
増幅部65の入力端子80を接続してもよい、但し、こ
の場合には、入力端子対の符号が互いに入れ替わること
になる。
また、第1図において、差動増幅部Ei3 、84の出
力端子59.81と最終段増幅部85の入力端子130
.82との間に適当なレベルシックを挿設してもよい。
[発明の効果] 以上から明らかなように、本発明によれば、無駆動時の
電流消費を極力抑え、大電流駆動能力を有し、かつ出力
電圧範囲がVSSからVD+)までの広い範囲を有する
演算増幅器を実現することができる0例えば、最終段で
のバイアス電流についてみると、100ルAを駆動させ
るのに第2図のA級演算増幅器では無負荷で100 I
LAの電流を消費する必要があるのに対し、本発明の演
算増幅器では無駆動時において3pAの消費電流で済む
【図面の簡単な説明】
第1図は本発明演算増幅器の一実施例を示す回路図、 第2図は従来のA級の演算増幅器の一例を示す回路図。 第3図は従来のB級の演算増幅器の一例を示す回路図で
ある。 1〜7.21〜31 、41〜54・・・MOSFET
  。 8.9.3B、37.87,138・・・正負電源ライ
ン、10.11,32.33・・・入力端子、13.3
4・・・出力端子、 55.5B・・・Vrt4− 、V!N” 入力M子、
57・・・バイアス端子、 58 ・−・Vaut出力端子、 59.81・・・差動増幅部出力端子、flO,82・
・・反転を最終段増幅部入力端子。 83.84・・・差動増幅部。 65・・・反転型最終段増幅部、 66・・・バイアス電源回路部。 オ是来イ列の回路図 第2図

Claims (1)

  1. 【特許請求の範囲】 1)第1導電型のMOSFETを入力段として有する第
    1の差動増幅部と、 第2導電型のMOSFETを入力段として有し、前記第
    1の差動増幅部と相補的に回路配置された第2の差動増
    幅部と、 第1および第2導電型のMOSFETを継続接続し、該
    第1および第2導電型のMOSFETの各ゲートに前記
    第1および第2の差動増幅部からの各出力が供給される
    ようにした反転型最終段増幅部と を具えたことを特徴とする演算増幅器。 2)特許請求の範囲第1項記載の演算増幅器において、
    前記第1および第2の差動増幅部の出力端子と前記反転
    型最終段増幅部の出力端子との間に位相補償用の容量と
    抵抗とを直列接続したことを特徴とする演算増幅器。
JP60189813A 1985-08-30 1985-08-30 演算増幅器 Pending JPS6251305A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04227103A (ja) * 1990-10-03 1992-08-17 Internatl Business Mach Corp <Ibm> ドライバ回路
US5900780A (en) * 1995-09-20 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Amplifier circuit for CMOS operational amplifier

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04227103A (ja) * 1990-10-03 1992-08-17 Internatl Business Mach Corp <Ibm> ドライバ回路
JPH088456B2 (ja) * 1990-10-03 1996-01-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ドライバ回路
US5900780A (en) * 1995-09-20 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Amplifier circuit for CMOS operational amplifier

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