JP3360501B2 - 増幅回路及び携帯電話用半導体集積回路装置 - Google Patents
増幅回路及び携帯電話用半導体集積回路装置Info
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30021—A capacitor being coupled in a feedback circuit of a SEPP amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＡＢ級ＣＭＯＳ
オペアンプを用いた増幅回路及びこの増幅回路が音声増
幅回路として組み込まれた例えば携帯電話用半導体集積
回路装置に関するものである。
オペアンプを用いた増幅回路及びこの増幅回路が音声増
幅回路として組み込まれた例えば携帯電話用半導体集積
回路装置に関するものである。
【０００２】
【従来の技術】この種ＡＢ級ＣＭＯＳオペアンプを用い
た増幅回路は、次のような利点を有することからいろい
ろなところで用いられているものである。第１に、オペ
アンプの消費電流、つまり出力電流が、このオペアンプ
の出力に接続される負荷に流れる負荷電流に見合った値
になり、低消費電力である。第２に、オペアンプへの入
力信号がない、つまり無信号時に割合小さな消費電流を
流すだけで出力波形の歪みの小さいものが得られる。つ
まり、出力波形の歪みが小さく、低消費電力である。第
３に、割合大きな出力ドライブ能力をもつ。第４に、出
力波形の電圧振幅の割合大きなものが得られる。
た増幅回路は、次のような利点を有することからいろい
ろなところで用いられているものである。第１に、オペ
アンプの消費電流、つまり出力電流が、このオペアンプ
の出力に接続される負荷に流れる負荷電流に見合った値
になり、低消費電力である。第２に、オペアンプへの入
力信号がない、つまり無信号時に割合小さな消費電流を
流すだけで出力波形の歪みの小さいものが得られる。つ
まり、出力波形の歪みが小さく、低消費電力である。第
３に、割合大きな出力ドライブ能力をもつ。第４に、出
力波形の電圧振幅の割合大きなものが得られる。
【０００３】
【発明が解決しようとする課題】一方、近年、携帯電話
が普及し始め、この携帯電話の受信回路に用いられる音
声増幅回路について種々検討が行われている。そして、
携帯電話であることから、電池駆動可能でかつ低電圧駆
動可能なもの、例えば５Ｖ電源から３Ｖ電源への移行が
望まれており、さらに、低価格化が要望され始めてきて
いる。
が普及し始め、この携帯電話の受信回路に用いられる音
声増幅回路について種々検討が行われている。そして、
携帯電話であることから、電池駆動可能でかつ低電圧駆
動可能なもの、例えば５Ｖ電源から３Ｖ電源への移行が
望まれており、さらに、低価格化が要望され始めてきて
いる。
【０００４】発明者等は、これら状況に鑑み、まず、低
価格化を図るため、音声増幅回路を含んだ受信回路を、
ディジタル主体のアナログ／ディジタル混在のシステム
ＬＳＩ化し、かつこのシステムＬＳＩ化されたものに組
み込まれる音声増幅回路を、上記した利点を有するＡＢ
級ＣＭＯＳオペアンプを用いた増幅回路を用いることを
検討した。
価格化を図るため、音声増幅回路を含んだ受信回路を、
ディジタル主体のアナログ／ディジタル混在のシステム
ＬＳＩ化し、かつこのシステムＬＳＩ化されたものに組
み込まれる音声増幅回路を、上記した利点を有するＡＢ
級ＣＭＯＳオペアンプを用いた増幅回路を用いることを
検討した。
【０００５】しかるに、従来知られているＡＢ級ＣＭＯ
Ｓオペアンプをそのまま単に携帯電話の音声増幅回路に
組み込んだだけでは、電源電位の低電圧化を図った場
合、例えば５Ｖ電源から３Ｖ電源へ移行した場合、出力
ドライブ能力を大きくして、かつ出力波形の電圧振幅を
大きくし難いものであった。本発明は、上記した点に鑑
みてなされたものであり、低電圧で駆動しても大きなド
ライブ能力を有するとともに出力波形として大きな電圧
振幅を有し、低消費にて駆動できる増幅回路及び携帯電
話用半導体集積回路装置を得ることを目的とするもので
ある。
Ｓオペアンプをそのまま単に携帯電話の音声増幅回路に
組み込んだだけでは、電源電位の低電圧化を図った場
合、例えば５Ｖ電源から３Ｖ電源へ移行した場合、出力
ドライブ能力を大きくして、かつ出力波形の電圧振幅を
大きくし難いものであった。本発明は、上記した点に鑑
みてなされたものであり、低電圧で駆動しても大きなド
ライブ能力を有するとともに出力波形として大きな電圧
振幅を有し、低消費にて駆動できる増幅回路及び携帯電
話用半導体集積回路装置を得ることを目的とするもので
ある。
【０００６】
【課題を解決するための手段】この発明の第１の発明に
係る増幅回路は、電源電位ノードと出力ノードとの間に
接続され、ゲート電極が第１の入力ノードに接続された
Ｐ型ＭＯＳトランジスタ、及び接地電位ノードと出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタとを有する出力回
路と、入力信号が入力される反転入力ノード、及び比較
電位が入力される非反転入力ノードを有し、入力された
入力信号と比較電位との電位差に応じた値を出力する電
圧−電流変換回路と、この電圧−電流変換回路の出力に
基づいて、出力回路の第２の入力ノードの電位を第２の
所定電位を基準として制御するとともに、出力回路の第
１の入力ノードの電位を第１の所定電位を基準として制
御する信号変換回路と、出力回路の出力ノードと電圧−
電流変換回路の反転入力ノードとの間に接続された帰還
回路とを設けたものである。
係る増幅回路は、電源電位ノードと出力ノードとの間に
接続され、ゲート電極が第１の入力ノードに接続された
Ｐ型ＭＯＳトランジスタ、及び接地電位ノードと出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタとを有する出力回
路と、入力信号が入力される反転入力ノード、及び比較
電位が入力される非反転入力ノードを有し、入力された
入力信号と比較電位との電位差に応じた値を出力する電
圧−電流変換回路と、この電圧−電流変換回路の出力に
基づいて、出力回路の第２の入力ノードの電位を第２の
所定電位を基準として制御するとともに、出力回路の第
１の入力ノードの電位を第１の所定電位を基準として制
御する信号変換回路と、出力回路の出力ノードと電圧−
電流変換回路の反転入力ノードとの間に接続された帰還
回路とを設けたものである。
【０００７】この発明の第２の発明に係る増幅回路は、
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのゲート電
極と出力ノードとの間に接続された第１の容量性素子、
及びＮ型ＭＯＳトランジスタのゲート電極と出力ノード
との間に接続された第２の容量性素子を有し、第２の入
力ノードに接地電位ノードに印加される電位より高い第
２の所定電位が印加されるとＮ型ＭＯＳトランジスタに
維持電流が流れるとともに、第１の入力ノードに上記第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位が印加されるとＰ型トラン
ジスタに上記維持電流と同じ値の維持電流が流れる出力
回路と、入力信号が入力される反転入力ノード、及び比
較電位が入力される非反転入力ノードを有し、入力され
た入力信号と比較電位との電位差に基づいて、出力回路
の第１の入力ノードの電位を第１の所定電位を基準とし
て制御するとともに、出力回路の第２の入力ノードの電
位を第２の所定電位を基準として制御する制御回路と、
出力回路の出力ノードと制御回路の反転入力ノードとの
間に接続された帰還回路とを設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのゲート電
極と出力ノードとの間に接続された第１の容量性素子、
及びＮ型ＭＯＳトランジスタのゲート電極と出力ノード
との間に接続された第２の容量性素子を有し、第２の入
力ノードに接地電位ノードに印加される電位より高い第
２の所定電位が印加されるとＮ型ＭＯＳトランジスタに
維持電流が流れるとともに、第１の入力ノードに上記第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位が印加されるとＰ型トラン
ジスタに上記維持電流と同じ値の維持電流が流れる出力
回路と、入力信号が入力される反転入力ノード、及び比
較電位が入力される非反転入力ノードを有し、入力され
た入力信号と比較電位との電位差に基づいて、出力回路
の第１の入力ノードの電位を第１の所定電位を基準とし
て制御するとともに、出力回路の第２の入力ノードの電
位を第２の所定電位を基準として制御する制御回路と、
出力回路の出力ノードと制御回路の反転入力ノードとの
間に接続された帰還回路とを設けたものである。
【０００８】この発明の第３の発明に係る増幅回路は、
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第２の入力ノードに接続されたＮ型
ＭＯＳトランジスタとを有する出力回路と、入力信号が
入力される反転入力ノード、及び比較電位が入力される
非反転入力ノードを有し、入力された入力信号と比較電
位との電位差に応じた値を出力する電圧−電流変換回路
と、出力回路が駆動される電源範囲より広い電源範囲に
て駆動され、電圧−電流変換回路の出力に基づいて、出
力回路の第２の入力ノードの電位を接地電位ノードに印
加される電位より高い第２の所定電位を基準として制御
するとともに、出力回路の第１の入力ノードの電位を第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位を基準として制御する信号
変換回路と、記出力回路の出力ノードと電圧−電流変換
回路の反転入力ノードとの間に接続された帰還回路とを
設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第２の入力ノードに接続されたＮ型
ＭＯＳトランジスタとを有する出力回路と、入力信号が
入力される反転入力ノード、及び比較電位が入力される
非反転入力ノードを有し、入力された入力信号と比較電
位との電位差に応じた値を出力する電圧−電流変換回路
と、出力回路が駆動される電源範囲より広い電源範囲に
て駆動され、電圧−電流変換回路の出力に基づいて、出
力回路の第２の入力ノードの電位を接地電位ノードに印
加される電位より高い第２の所定電位を基準として制御
するとともに、出力回路の第１の入力ノードの電位を第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位を基準として制御する信号
変換回路と、記出力回路の出力ノードと電圧−電流変換
回路の反転入力ノードとの間に接続された帰還回路とを
設けたものである。
【０００９】この発明の第４の発明に係る増幅回路は、
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのゲート電
極と出力ノードとの間に接続された第１の容量性素子、
及びＮ型ＭＯＳトランジスタのゲート電極と上記出力ノ
ードとの間に接続された第２の容量性素子を有し、第２
の入力ノードに接地電位ノードに印加される電位より高
い第２の所定電位が印加されるとＮ型ＭＯＳトランジス
タに維持電流が流れるとともに、第１の入力ノードに上
記第２の所定電位より高く電源電位ノードに印加される
電源電位より低い第１の所定電位が印加されるとＰ型ト
ランジスタに上記維持電流と同じ値の維持電流が流れる
出力回路と、入力信号が入力される反転入力ノード、及
び比較電位が入力される非反転入力ノードを有し、入力
された入力信号と比較電位との電位差に応じた値を出力
する電圧−電流変換回路と、この電圧−電流変換回路の
出力を受けてこの受けた出力に基づいて第１の所定電位
を基準として電圧−電流変換回路の出力と同相に変化す
る電位を出力回路の第１の入力ノードに与える第１の変
換部、及び電圧−電流変換回路の出力を受けてこの受け
た出力に基づいて第２の所定電位を基準として電圧−電
流変換回路の出力と同相に変化する電位を出力回路の第
２の入力ノードに伝達する第２の変換部を有する信号変
換回路と、電圧−電流変換回路の出力ノードと出力回路
の出力ノードとの間に接続された第３の容量性素子と、
出力回路の出力ノードと電圧−電流変換回路の反転入力
ノードとの間に接続された帰還回路とを設けたものであ
る。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのゲート電
極と出力ノードとの間に接続された第１の容量性素子、
及びＮ型ＭＯＳトランジスタのゲート電極と上記出力ノ
ードとの間に接続された第２の容量性素子を有し、第２
の入力ノードに接地電位ノードに印加される電位より高
い第２の所定電位が印加されるとＮ型ＭＯＳトランジス
タに維持電流が流れるとともに、第１の入力ノードに上
記第２の所定電位より高く電源電位ノードに印加される
電源電位より低い第１の所定電位が印加されるとＰ型ト
ランジスタに上記維持電流と同じ値の維持電流が流れる
出力回路と、入力信号が入力される反転入力ノード、及
び比較電位が入力される非反転入力ノードを有し、入力
された入力信号と比較電位との電位差に応じた値を出力
する電圧−電流変換回路と、この電圧−電流変換回路の
出力を受けてこの受けた出力に基づいて第１の所定電位
を基準として電圧−電流変換回路の出力と同相に変化す
る電位を出力回路の第１の入力ノードに与える第１の変
換部、及び電圧−電流変換回路の出力を受けてこの受け
た出力に基づいて第２の所定電位を基準として電圧−電
流変換回路の出力と同相に変化する電位を出力回路の第
２の入力ノードに伝達する第２の変換部を有する信号変
換回路と、電圧−電流変換回路の出力ノードと出力回路
の出力ノードとの間に接続された第３の容量性素子と、
出力回路の出力ノードと電圧−電流変換回路の反転入力
ノードとの間に接続された帰還回路とを設けたものであ
る。
【００１０】この発明の第５の発明に係る増幅回路は、
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第２の入力ノードに接続されたＮ型
ＭＯＳトランジスタを有する出力回路と、入力信号が入
力される反転入力ノード、及び比較電位が入力される非
反転入力ノードを有し、入力された入力信号と比較電位
との電位差に応じた第１の値と、この第１の値と異な
り、第１の値と同相に変化する値からなる第２の値を出
力する電圧−電流変換回路と、この電圧−電流変換回路
の第１の値の出力に基づいて、出力回路の第２の入力ノ
ードの電位を接地電位ノードに印加される電位より高い
第２の所定電位を基準として制御するとともに、電圧−
電流変換回路の第２の値の出力に基づいて、出力回路の
第１の入力ノードの電位を第２の所定電位より高く電源
電位ノードに印加される電源電位より低い第１の所定電
位を基準として制御する信号変換回路と、出力回路の出
力ノードと電圧−電流変換回路の反転入力ノードとの間
に接続された帰還回路とを設けたものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタ、及び接地電位ノードと出力ノードとの間に接続
され、ゲート電極が第２の入力ノードに接続されたＮ型
ＭＯＳトランジスタを有する出力回路と、入力信号が入
力される反転入力ノード、及び比較電位が入力される非
反転入力ノードを有し、入力された入力信号と比較電位
との電位差に応じた第１の値と、この第１の値と異な
り、第１の値と同相に変化する値からなる第２の値を出
力する電圧−電流変換回路と、この電圧−電流変換回路
の第１の値の出力に基づいて、出力回路の第２の入力ノ
ードの電位を接地電位ノードに印加される電位より高い
第２の所定電位を基準として制御するとともに、電圧−
電流変換回路の第２の値の出力に基づいて、出力回路の
第１の入力ノードの電位を第２の所定電位より高く電源
電位ノードに印加される電源電位より低い第１の所定電
位を基準として制御する信号変換回路と、出力回路の出
力ノードと電圧−電流変換回路の反転入力ノードとの間
に接続された帰還回路とを設けたものである。
【００１１】この発明の第６の発明に係る増幅回路は、
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタからなる第１のトランジスタ、及び接地電位ノー
ドと出力ノードとの間に接続され、ゲート電極が第２の
入力ノードに接続されたＮ型ＭＯＳトランジスタからな
る第２のトランジスタとを有する出力回路と、入力信号
が入力される反転入力ノード、比較電位が入力される非
反転入力ノード、反転入力ノードにゲート電極が接続さ
れるＭＯＳトランジスタからなる第３のトランジスタ、
非反転入力ノードにゲート電極が接続されるとともにソ
ース電極が第１のトランジスタのソース電極と共通接続
されて第１のトランジスタとで差動対のトランジスタを
構成し、ドレイン電極が第２の出力ノードに接続される
ＭＯＳトランジスタからなる第４のトランジスタ、ドレ
イン電極とゲート電極とが共通接続されて第３のトラン
ジスタのドレイン電極に接続された第５のトランジス
タ、ゲート電極が第５のトランジスタのゲート電極に接
続されて第５のトランジスタとでカレントミラー回路を
構成し、ドレイン電極が第２の出力ノードに接続された
第６のトランジスタ、及び第１の出力ノードと第２の出
力ノードとの間に接続され、第１の出力ノードの電位を
レベルシフトして第２の出力ノードの電位とさせる電位
シフト手段を有する電圧−電流変換回路と、この電圧−
電流変換回路の第１の出力ノードの電位を受けて出力回
路の第２の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第２の所定電位を基準として制御する
とともに、電圧−電流変換回路の第２の出力ノードの電
位を受けて出力回路の第１の入力ノードの電位を第２の
所定電位より高く電源電位ノードに印加される電源電位
より低い第１の所定電位を基準として制御する信号変換
回路と、出力回路の出力ノードと電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路とを設けた
ものである。
電源電位ノードと出力ノードとの間に接続され、ゲート
電極が第１の入力ノードに接続されたＰ型ＭＯＳトラン
ジスタからなる第１のトランジスタ、及び接地電位ノー
ドと出力ノードとの間に接続され、ゲート電極が第２の
入力ノードに接続されたＮ型ＭＯＳトランジスタからな
る第２のトランジスタとを有する出力回路と、入力信号
が入力される反転入力ノード、比較電位が入力される非
反転入力ノード、反転入力ノードにゲート電極が接続さ
れるＭＯＳトランジスタからなる第３のトランジスタ、
非反転入力ノードにゲート電極が接続されるとともにソ
ース電極が第１のトランジスタのソース電極と共通接続
されて第１のトランジスタとで差動対のトランジスタを
構成し、ドレイン電極が第２の出力ノードに接続される
ＭＯＳトランジスタからなる第４のトランジスタ、ドレ
イン電極とゲート電極とが共通接続されて第３のトラン
ジスタのドレイン電極に接続された第５のトランジス
タ、ゲート電極が第５のトランジスタのゲート電極に接
続されて第５のトランジスタとでカレントミラー回路を
構成し、ドレイン電極が第２の出力ノードに接続された
第６のトランジスタ、及び第１の出力ノードと第２の出
力ノードとの間に接続され、第１の出力ノードの電位を
レベルシフトして第２の出力ノードの電位とさせる電位
シフト手段を有する電圧−電流変換回路と、この電圧−
電流変換回路の第１の出力ノードの電位を受けて出力回
路の第２の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第２の所定電位を基準として制御する
とともに、電圧−電流変換回路の第２の出力ノードの電
位を受けて出力回路の第１の入力ノードの電位を第２の
所定電位より高く電源電位ノードに印加される電源電位
より低い第１の所定電位を基準として制御する信号変換
回路と、出力回路の出力ノードと電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路とを設けた
ものである。
【００１２】この発明の第７の発明に係る携帯電話用半
導体集積回路装置は、電源電位ノードと音声発生手段が
接続される出力ノードとの間に接続され、ゲート電極が
第１の入力ノードに接続されたＰ型ＭＯＳトランジス
タ、及び接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタを有する出力回路と、音声信号が入力
される反転入力ノードにゲート電極が接続される第１の
差動対用ＭＯＳトランジスタ、及び比較電位が入力され
る非反転入力ノードにゲート電極が接続されるとともに
ソース電極が第１の差動対用ＭＯＳトランジスタのソー
ス電極と接続されて第１の差動対用ＭＯＳトランジスタ
とで差動対トランジスタを構成する第２の差動対用ＭＯ
Ｓトランジスタを有し、入力された音声信号と比較電位
との電位差に応じた値を第２の差動対用ＭＯＳトランジ
スタのドレイン電極から出力する電圧−電流変換回路
と、この電圧−電流変換回路の出力に基づいて、出力回
路の第２の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第２の所定電位を基準として制御する
とともに、出力回路の第１の入力ノードの電位を上記第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位を基準として制御する信号
変換回路と、出力回路の出力ノードと電圧−電流変換回
路の反転入力ノードとの間に接続された帰還回路とを備
えた音声増幅回路を設けたものである。
導体集積回路装置は、電源電位ノードと音声発生手段が
接続される出力ノードとの間に接続され、ゲート電極が
第１の入力ノードに接続されたＰ型ＭＯＳトランジス
タ、及び接地電位ノードと出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタを有する出力回路と、音声信号が入力
される反転入力ノードにゲート電極が接続される第１の
差動対用ＭＯＳトランジスタ、及び比較電位が入力され
る非反転入力ノードにゲート電極が接続されるとともに
ソース電極が第１の差動対用ＭＯＳトランジスタのソー
ス電極と接続されて第１の差動対用ＭＯＳトランジスタ
とで差動対トランジスタを構成する第２の差動対用ＭＯ
Ｓトランジスタを有し、入力された音声信号と比較電位
との電位差に応じた値を第２の差動対用ＭＯＳトランジ
スタのドレイン電極から出力する電圧−電流変換回路
と、この電圧−電流変換回路の出力に基づいて、出力回
路の第２の入力ノードの電位を接地電位ノードに印加さ
れる電位より高い第２の所定電位を基準として制御する
とともに、出力回路の第１の入力ノードの電位を上記第
２の所定電位より高く電源電位ノードに印加される電源
電位より低い第１の所定電位を基準として制御する信号
変換回路と、出力回路の出力ノードと電圧−電流変換回
路の反転入力ノードとの間に接続された帰還回路とを備
えた音声増幅回路を設けたものである。
【００１３】
実施の形態１．図１及び図２はこの発明の実施の形態１
を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアンプと
略称する）を用いた増幅回路を示す回路図であり、図１
において１は直流電流を阻止するためのコンデンサＣ０
を介して接続された例えばスピーカやイヤホン等の負荷
ＲＬを駆動するための出力回路で、図２に示すように、
第１の入力ノード１ａに制御電極であるゲート電極が接
続され、電源電位ＶDD（この実施の形態１においては例
えば３Ｖ）が印加される第１の電源電位ノードに一方の
主電極であるソース電極が接続されるともにオペアンプ
の出力端となる出力ノード１ｃに他方の主電極であるド
レイン電極が接続されたＰ型ＭＯＳトランジスタからな
る第１のトランジスタＱ１と、第２の入力ノード１ｂに
制御電極であるゲート電極が接続され、接地電位が印加
される接地電位ノードに一方の主電極であるソース電極
が接続されるともに出力ノード１ｃに他方の主電極であ
るドレイン電極が接続されたＮ型ＭＯＳトランジスタか
らなる第２のトランジスタＱ２と、上記第１のトランジ
スタＱ１の制御電極と他方の主電極との間に接続され
た、例えばＭＯＳキャパシタからなる第１の容量性素子
Ｃ１と、上記第２のトランジスタＱ２の制御電極と他方
の主電極との間に接続された、例えばＭＯＳキャパシタ
からなる第２の容量性素子Ｃ２とによって構成されてい
るものである。
を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアンプと
略称する）を用いた増幅回路を示す回路図であり、図１
において１は直流電流を阻止するためのコンデンサＣ０
を介して接続された例えばスピーカやイヤホン等の負荷
ＲＬを駆動するための出力回路で、図２に示すように、
第１の入力ノード１ａに制御電極であるゲート電極が接
続され、電源電位ＶDD（この実施の形態１においては例
えば３Ｖ）が印加される第１の電源電位ノードに一方の
主電極であるソース電極が接続されるともにオペアンプ
の出力端となる出力ノード１ｃに他方の主電極であるド
レイン電極が接続されたＰ型ＭＯＳトランジスタからな
る第１のトランジスタＱ１と、第２の入力ノード１ｂに
制御電極であるゲート電極が接続され、接地電位が印加
される接地電位ノードに一方の主電極であるソース電極
が接続されるともに出力ノード１ｃに他方の主電極であ
るドレイン電極が接続されたＮ型ＭＯＳトランジスタか
らなる第２のトランジスタＱ２と、上記第１のトランジ
スタＱ１の制御電極と他方の主電極との間に接続され
た、例えばＭＯＳキャパシタからなる第１の容量性素子
Ｃ１と、上記第２のトランジスタＱ２の制御電極と他方
の主電極との間に接続された、例えばＭＯＳキャパシタ
からなる第２の容量性素子Ｃ２とによって構成されてい
るものである。
【００１４】なお、第１及び第２の容量性素子Ｃ１及び
Ｃ２は、第１の入力ノード１ａと第２の入力ノード１ｂ
にそれぞれ入力される信号の位相のずれを合わせ、例え
ば、オペアンプの出力端と反転入力端とを接続し、帰還
回路を構成したときに、出力端と反転入力端との信号合
成による発振を防ぐために、全体の位相を調整するため
に設けられたものである。
Ｃ２は、第１の入力ノード１ａと第２の入力ノード１ｂ
にそれぞれ入力される信号の位相のずれを合わせ、例え
ば、オペアンプの出力端と反転入力端とを接続し、帰還
回路を構成したときに、出力端と反転入力端との信号合
成による発振を防ぐために、全体の位相を調整するため
に設けられたものである。
【００１５】２は反転入力端ＩＮ（−）から入力抵抗６
を介して反転入力ノード２ａに入力される入力信号（こ
の実施の形態１においては電源電位ＶDDの１／２の電位
１／２ＶDDにてバイアスされた信号）と非反転入力端Ｉ
Ｎ（＋）に接続された非反転入力ノード２ｂに入力され
る比較電位発生手段７からの所定電位（この実施の形態
１においては電源電位ＶDDの１／２の電位１／２ＶDD）
からなる比較電位との電位差に応じてこの電位差に比例
した値を出力する電圧−電流変換回路で、具体的には、
上記電位差に応じて上記反転入力ノード２ａ及び非反転
入力ノード２ｂにそれぞれ接続されるトランジスタに流
れる電流値を制御し、制御された電流値に応じた電流を
出力ノード２ｃに流す、つまり出力ノード２ｃから外部
回路へ電流が流れ出す又は外部回路から出力ノード２ｃ
に電流を流れ込むようにしたものであり、図２に示すよ
うになっている。
を介して反転入力ノード２ａに入力される入力信号（こ
の実施の形態１においては電源電位ＶDDの１／２の電位
１／２ＶDDにてバイアスされた信号）と非反転入力端Ｉ
Ｎ（＋）に接続された非反転入力ノード２ｂに入力され
る比較電位発生手段７からの所定電位（この実施の形態
１においては電源電位ＶDDの１／２の電位１／２ＶDD）
からなる比較電位との電位差に応じてこの電位差に比例
した値を出力する電圧−電流変換回路で、具体的には、
上記電位差に応じて上記反転入力ノード２ａ及び非反転
入力ノード２ｂにそれぞれ接続されるトランジスタに流
れる電流値を制御し、制御された電流値に応じた電流を
出力ノード２ｃに流す、つまり出力ノード２ｃから外部
回路へ電流が流れ出す又は外部回路から出力ノード２ｃ
に電流を流れ込むようにしたものであり、図２に示すよ
うになっている。
【００１６】図２において、Ｑ３は上記非反転入力ノー
ド１ａに制御電極であるゲート電極が接続されたＰ型Ｍ
ＯＳトランジスタからなる第３のトランジスタ、Ｑ４は
上記反転入力ノード１ｂに制御電極であるゲート電極が
接続され、上記第１のトランジスタＱ１の一方の主電極
であるソース電極に一方の主電極であるソース電極が接
続されるとともに出力ノード２ｃに他方の主電極である
ドレイン電極が接続されたＰ型ＭＯＳトランジスタから
なる第４のトランジスタで、この実施の形態１において
は上記第３のトランジスタＱ３と同じサイズ、つまり、
ゲート長及びゲート幅を同じにして同じ特性を持つよう
に形成され、上記第３のトランジスタＱ３とによって差
動対のトランジスタを構成している。
ド１ａに制御電極であるゲート電極が接続されたＰ型Ｍ
ＯＳトランジスタからなる第３のトランジスタ、Ｑ４は
上記反転入力ノード１ｂに制御電極であるゲート電極が
接続され、上記第１のトランジスタＱ１の一方の主電極
であるソース電極に一方の主電極であるソース電極が接
続されるとともに出力ノード２ｃに他方の主電極である
ドレイン電極が接続されたＰ型ＭＯＳトランジスタから
なる第４のトランジスタで、この実施の形態１において
は上記第３のトランジスタＱ３と同じサイズ、つまり、
ゲート長及びゲート幅を同じにして同じ特性を持つよう
に形成され、上記第３のトランジスタＱ３とによって差
動対のトランジスタを構成している。
【００１７】Ｑ５は上記第２の電源電位ノードに一方の
主電極であるソース電極が接続されるとともに上記第１
のトランジスタＱ１の他方の主電極であるドレイン電極
に他方の主電極であるドレイン電極が接続され、ゲート
電極である制御電極が他方の主電極に接続されたＮ型Ｍ
ＯＳトランジスタからなる第５のトランジスタ、Ｑ６は
上記第２の電源電位ノードに一方の主電極であるソース
電極が接続されるとともに上記第４のトランジスタＱ４
の他方の主電極に他方の主電極であるドレイン電極が接
続され、ゲート電極である制御電極が上記第５のトラン
ジスタＱ５の制御電極に接続されたＮ型ＭＯＳトランジ
スタからなる第６のトランジスタで、上記第５のトラン
ジスタＱ５とでカレントミラー回路を構成し、この実施
の形態１においては上記第５のトランジスタＱ５と同じ
サイズ、つまり、ゲート長及びゲート幅を同じにして同
じ特性を持つように形成され、上記第５のトランジスタ
Ｑ５に流れる電流と同じ値の電流が流れるようにしてあ
る。
主電極であるソース電極が接続されるとともに上記第１
のトランジスタＱ１の他方の主電極であるドレイン電極
に他方の主電極であるドレイン電極が接続され、ゲート
電極である制御電極が他方の主電極に接続されたＮ型Ｍ
ＯＳトランジスタからなる第５のトランジスタ、Ｑ６は
上記第２の電源電位ノードに一方の主電極であるソース
電極が接続されるとともに上記第４のトランジスタＱ４
の他方の主電極に他方の主電極であるドレイン電極が接
続され、ゲート電極である制御電極が上記第５のトラン
ジスタＱ５の制御電極に接続されたＮ型ＭＯＳトランジ
スタからなる第６のトランジスタで、上記第５のトラン
ジスタＱ５とでカレントミラー回路を構成し、この実施
の形態１においては上記第５のトランジスタＱ５と同じ
サイズ、つまり、ゲート長及びゲート幅を同じにして同
じ特性を持つように形成され、上記第５のトランジスタ
Ｑ５に流れる電流と同じ値の電流が流れるようにしてあ
る。
【００１８】Ｉ１は上記第１の電源電位ノードから第１
の電源電位ＶDDが供給されて上記第３のトランジスタＱ
３及び第４のトランジスタＱ４に対して定電流ｉ１を供
給するための第１の定電流源である。
の電源電位ＶDDが供給されて上記第３のトランジスタＱ
３及び第４のトランジスタＱ４に対して定電流ｉ１を供
給するための第１の定電流源である。
【００１９】再び図１に戻って、３は上記電圧−電流変
換回路２の出力に基づいて上記出力回路１の第１のトラ
ンジスタＱ１のゲート電位を第１の所定電位（この実施
の形態１においては、上記入力信号がない時（無信号時
であり、反転入力端ＩＮ（−）に入力信号が印加されて
おらず、出力端ＯＵＴから出力端ＯＵＴにコンデンサＣ
０を介して接続された負荷ＲＬに電流が流れ出したり、
負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりしてい
ない状態で、第１及び第２のトランジスタＱ１及びＱ２
に設定電流Ｉ(idle)が流れている状態）の第１のトラン
ジスタＱ１のゲート／ソース間電圧ＶGS1(idle)を第１
の電源電位ノードに印加される電源電位ＶDDから引いた
値）を基準として制御するとともに、上記出力回路１の
第２のトランジスタＱ２のゲート電位を上記第１の所定
電位より低い第２の所定電位（この実施例１において
は、上記無信号時の第２のトランジスタＱ２のゲート−
ソース間電圧ＶGS2(idle)と同じ値）を基準として制御
する、言い換えれば、上記電圧−電流変換回路２の出力
ノード２ｃに流れる電流を受けて、上記出力回路１の第
１及び第２の入力ノード１ａ及び１ｂに流れる電流及び
それらの電位を制御するための信号変換回路で、上記出
力回路１の第１のトランジスタＱ１のゲート電位を制御
するための第１の変換部４と、上記出力回路１の第２の
トランジスタＱ２のゲート電位を制御するための第２の
変換部５とを備えており、第１の変換部４の出力電位が
第２の変換部５の出力電位に基づいて生成されている。
換回路２の出力に基づいて上記出力回路１の第１のトラ
ンジスタＱ１のゲート電位を第１の所定電位（この実施
の形態１においては、上記入力信号がない時（無信号時
であり、反転入力端ＩＮ（−）に入力信号が印加されて
おらず、出力端ＯＵＴから出力端ＯＵＴにコンデンサＣ
０を介して接続された負荷ＲＬに電流が流れ出したり、
負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりしてい
ない状態で、第１及び第２のトランジスタＱ１及びＱ２
に設定電流Ｉ(idle)が流れている状態）の第１のトラン
ジスタＱ１のゲート／ソース間電圧ＶGS1(idle)を第１
の電源電位ノードに印加される電源電位ＶDDから引いた
値）を基準として制御するとともに、上記出力回路１の
第２のトランジスタＱ２のゲート電位を上記第１の所定
電位より低い第２の所定電位（この実施例１において
は、上記無信号時の第２のトランジスタＱ２のゲート−
ソース間電圧ＶGS2(idle)と同じ値）を基準として制御
する、言い換えれば、上記電圧−電流変換回路２の出力
ノード２ｃに流れる電流を受けて、上記出力回路１の第
１及び第２の入力ノード１ａ及び１ｂに流れる電流及び
それらの電位を制御するための信号変換回路で、上記出
力回路１の第１のトランジスタＱ１のゲート電位を制御
するための第１の変換部４と、上記出力回路１の第２の
トランジスタＱ２のゲート電位を制御するための第２の
変換部５とを備えており、第１の変換部４の出力電位が
第２の変換部５の出力電位に基づいて生成されている。
【００２０】上記第１の変換部４は、上記電圧−電流変
換回路２の出力ノード２ｃに接続される入力ノード４ａ
と、上記出力回路１の第１の入力ノード１ａに接続され
る出力ノード４ｂとを有し、上記電圧−電流変換回路２
の出力に基づいて（この実施の形態１においては第２の
変換部５の出力でもある）上記出力回路１の第１のトラ
ンジスタＱ１のゲート電位を上記第１の所定電位を基準
として制御する、言い換えれば、上記電圧−電流変換回
路２の出力ノード２ｃに流れる電流、この場合、出力ノ
ード２ｃから入力ノード４ａに流れ出す電流又は上記入
力ノード４ａから出力ノード２ｃに流れ込む電流に基づ
いて制御された入力ノード４ａの電位に従い、この入力
ノード４ａの電位に応じた電流を出力ノード４ｂに流し
て上記出力回路１の第１の入力ノード１ａに流れる電流
及びその電位を制御するものである。
換回路２の出力ノード２ｃに接続される入力ノード４ａ
と、上記出力回路１の第１の入力ノード１ａに接続され
る出力ノード４ｂとを有し、上記電圧−電流変換回路２
の出力に基づいて（この実施の形態１においては第２の
変換部５の出力でもある）上記出力回路１の第１のトラ
ンジスタＱ１のゲート電位を上記第１の所定電位を基準
として制御する、言い換えれば、上記電圧−電流変換回
路２の出力ノード２ｃに流れる電流、この場合、出力ノ
ード２ｃから入力ノード４ａに流れ出す電流又は上記入
力ノード４ａから出力ノード２ｃに流れ込む電流に基づ
いて制御された入力ノード４ａの電位に従い、この入力
ノード４ａの電位に応じた電流を出力ノード４ｂに流し
て上記出力回路１の第１の入力ノード１ａに流れる電流
及びその電位を制御するものである。
【００２１】また、第２の変換部５は、上記電圧−電流
変換回路２の出力ノード２ｃに接続される入力ノード５
ａと上記出力回路１の第２の入力ノード１ｂに接続され
る出力ノード５ｂとを有し、上記電圧−電流変換回路２
の出力に基づいて上記出力回路１の第２のトランジスタ
Ｑ２のゲート電位を上記第２の所定電位を基準として制
御する、言い換えれば、上記電圧−電流変換回路２の出
力ノード２ｃに流れる電流、この場合、出力ノード２ｃ
から入力ノード５ａに流れ出す電流又は上記入力ノード
５ａから出力ノード２ｃに流れ込む電流に基づいて制御
された入力ノード５ａの電位に従い、この入力ノード５
ａの電位に応じた電流を出力ノード５ｂに流して上記出
力回路１の第１の入力ノード１ｂに流れる電流及びその
電位を制御するためのものである。
変換回路２の出力ノード２ｃに接続される入力ノード５
ａと上記出力回路１の第２の入力ノード１ｂに接続され
る出力ノード５ｂとを有し、上記電圧−電流変換回路２
の出力に基づいて上記出力回路１の第２のトランジスタ
Ｑ２のゲート電位を上記第２の所定電位を基準として制
御する、言い換えれば、上記電圧−電流変換回路２の出
力ノード２ｃに流れる電流、この場合、出力ノード２ｃ
から入力ノード５ａに流れ出す電流又は上記入力ノード
５ａから出力ノード２ｃに流れ込む電流に基づいて制御
された入力ノード５ａの電位に従い、この入力ノード５
ａの電位に応じた電流を出力ノード５ｂに流して上記出
力回路１の第１の入力ノード１ｂに流れる電流及びその
電位を制御するためのものである。
【００２２】この信号変換回路３の具体的回路例を図２
に示す。図２において、Ｑ７は入力ノード４ａに制御電
極であるゲート電極が接続され、上記第２の電源電位ノ
ードに他方の主電極であるドレイン電極が接続されたＰ
型ＭＯＳトランジスタからなる第７のトランジスタ、Ｉ
２は上記第１の電源電位ノードから第１の電源電位ＶDD
が供給されて定電流ｉ２を供給するための第２の定電流
源で、定電流供給ノードが上記第７のトランジスタＱ７
の一方の主電極であるソース電極に接続されている。
に示す。図２において、Ｑ７は入力ノード４ａに制御電
極であるゲート電極が接続され、上記第２の電源電位ノ
ードに他方の主電極であるドレイン電極が接続されたＰ
型ＭＯＳトランジスタからなる第７のトランジスタ、Ｉ
２は上記第１の電源電位ノードから第１の電源電位ＶDD
が供給されて定電流ｉ２を供給するための第２の定電流
源で、定電流供給ノードが上記第７のトランジスタＱ７
の一方の主電極であるソース電極に接続されている。
【００２３】Ｑ８はこの第２の定電流源Ｉ２の定電流供
給ノードと上記第７のトランジスタＱ７の一方の主電極
との接続点に制御電極であるゲート電極が接続され、上
記第１の電源電位ノードに他方の主電極であるドレイン
電極が接続されたＮ型ＭＯＳトランジスタからなる第８
のトランジスタ、Ｉ３はこの第８のトランジスタの一方
の主電極であるソース電極に定電流引抜ノードが接続さ
れ、この定電流引抜ノードから第２の電源電位ノードに
定電流ｉ３を引き抜くための第３の定電流源である。
給ノードと上記第７のトランジスタＱ７の一方の主電極
との接続点に制御電極であるゲート電極が接続され、上
記第１の電源電位ノードに他方の主電極であるドレイン
電極が接続されたＮ型ＭＯＳトランジスタからなる第８
のトランジスタ、Ｉ３はこの第８のトランジスタの一方
の主電極であるソース電極に定電流引抜ノードが接続さ
れ、この定電流引抜ノードから第２の電源電位ノードに
定電流ｉ３を引き抜くための第３の定電流源である。
【００２４】Ｒ１は上記第１の電源電位ノードと出力ノ
ード４ｂとの間に接続された抵抗素子からなる負荷素
子、Ｑ９はこの負荷素子に他方の主電極であるドレイン
電極が接続され、制御電極であるゲート電極に、所定電
位であるバイアス電位（この実施の形態１においては無
信号時の上記第２のトランジスタＱ２におけるゲート／
ソース間電圧ＶGS2(idle)と上記第７のトランジスタＱ
７のゲート／ソース間電圧ＶGS7との和に等しい電位）
が印加されるＮ型ＭＯＳトランジスタからなる第９のト
ランジスタで、上記第８のトランジスタＱ８とチャネル
長が等しくチャネル幅が１：ｎに形成されている。
ード４ｂとの間に接続された抵抗素子からなる負荷素
子、Ｑ９はこの負荷素子に他方の主電極であるドレイン
電極が接続され、制御電極であるゲート電極に、所定電
位であるバイアス電位（この実施の形態１においては無
信号時の上記第２のトランジスタＱ２におけるゲート／
ソース間電圧ＶGS2(idle)と上記第７のトランジスタＱ
７のゲート／ソース間電圧ＶGS7との和に等しい電位）
が印加されるＮ型ＭＯＳトランジスタからなる第９のト
ランジスタで、上記第８のトランジスタＱ８とチャネル
長が等しくチャネル幅が１：ｎに形成されている。
【００２５】Ｉ４はこの第９のトランジスタの一方の主
電極であるソース電極に定電流引抜ノードが接続され、
この定電流引抜ノードから第２の電源電位ノードに定電
流ｉ４を引き抜くための第４の定電流源で、定電流ｉ４
が第３の定電流源Ｉ３に流れる定電流ｉ３に対して１：
ｎ（＝ｉ３：ｉ４）の関係になるように形成されてい
る。Ｒ２は上記第８のトランジスタＱ８の一方の主電極
と上記第９のトランジスタＱ９の一方の主電極との間に
接続された抵抗素子である。
電極であるソース電極に定電流引抜ノードが接続され、
この定電流引抜ノードから第２の電源電位ノードに定電
流ｉ４を引き抜くための第４の定電流源で、定電流ｉ４
が第３の定電流源Ｉ３に流れる定電流ｉ３に対して１：
ｎ（＝ｉ３：ｉ４）の関係になるように形成されてい
る。Ｒ２は上記第８のトランジスタＱ８の一方の主電極
と上記第９のトランジスタＱ９の一方の主電極との間に
接続された抵抗素子である。
【００２６】なお、負荷素子Ｒ１の抵抗値ｒ１は、ｒ１
×ｉ４の値が、無信号時の第１のトランジスタＱ１のゲ
ート／ソース間電圧ＶGS1(idle)と同じになるように設
定されている。また、第７のトランジスタＱ７、第２の
定電流源Ｉ２、第８のトランジスタＱ８、第３の電流源
Ｉ３、負荷素子Ｒ１、第９のトランジスタＱ９、第４の
定電流源Ｑ４及び抵抗素子Ｒ２によって信号変換回路３
の第１の変換部４を構成しているものである。
×ｉ４の値が、無信号時の第１のトランジスタＱ１のゲ
ート／ソース間電圧ＶGS1(idle)と同じになるように設
定されている。また、第７のトランジスタＱ７、第２の
定電流源Ｉ２、第８のトランジスタＱ８、第３の電流源
Ｉ３、負荷素子Ｒ１、第９のトランジスタＱ９、第４の
定電流源Ｑ４及び抵抗素子Ｒ２によって信号変換回路３
の第１の変換部４を構成しているものである。
【００２７】５ｃは入力ノード５ａと出力ノード５ｂと
を接続する配線で、上記電圧−電流変換回路２の出力ノ
ード２ｃに流れる電流、つまり、出力ノード２ｃから入
力ノード５ａに流れ出す又は入力ノード５ａから出力ノ
ード２ｃに流れ込む電流に基づいて制御された入力ノー
ド５ａの電位に従い、この入力ノード５ａの電位に応じ
た電流（この実施例１では出力ノード２ｃに流れる電流
と同じ）を出力ノード５ｂに流して上記出力回路１の第
１の入力ノード１ｂに流れる電流及びその電位を制御す
るための信号変換回路３の第１の変換部４を構成するも
のであり、特に配線を設けずに入力ノード５ａと出力ノ
ード５ｂとを同じノードとしたものであっても良い。
を接続する配線で、上記電圧−電流変換回路２の出力ノ
ード２ｃに流れる電流、つまり、出力ノード２ｃから入
力ノード５ａに流れ出す又は入力ノード５ａから出力ノ
ード２ｃに流れ込む電流に基づいて制御された入力ノー
ド５ａの電位に従い、この入力ノード５ａの電位に応じ
た電流（この実施例１では出力ノード２ｃに流れる電流
と同じ）を出力ノード５ｂに流して上記出力回路１の第
１の入力ノード１ｂに流れる電流及びその電位を制御す
るための信号変換回路３の第１の変換部４を構成するも
のであり、特に配線を設けずに入力ノード５ａと出力ノ
ード５ｂとを同じノードとしたものであっても良い。
【００２８】図１において、８は上記出力回路１の出力
ノード１ｃと上記電圧−電流変換回路２の非反転入力ノ
ード２ａとの間に接続された帰還回路で、出力回路１の
出力ノード１ｃの電位を上記電圧−電流変換回路２の非
反転入力ノード２ａに負帰還をかけるためのものであ
り、例えば図２に示すように抵抗性素子Ｒ３によって構
成されている。
ノード１ｃと上記電圧−電流変換回路２の非反転入力ノ
ード２ａとの間に接続された帰還回路で、出力回路１の
出力ノード１ｃの電位を上記電圧−電流変換回路２の非
反転入力ノード２ａに負帰還をかけるためのものであ
り、例えば図２に示すように抵抗性素子Ｒ３によって構
成されている。
【００２９】９は上記電圧−電流変換回路２と上記信号
変換回路３とによって構成され、非反転入力端ＩＮ(−)
に入力された入力信号と比較電位発生手段７からの比較
電位との電位差に基づいて、上記出力回路１の第１の入
力ノード１ａの電位を上記第１の所定電位を基準として
制御するとともに、上記出力回路１の第２の入力ノード
１ｂの電位を上記第２の所定電位を基準として制御する
制御回路である。
変換回路３とによって構成され、非反転入力端ＩＮ(−)
に入力された入力信号と比較電位発生手段７からの比較
電位との電位差に基づいて、上記出力回路１の第１の入
力ノード１ａの電位を上記第１の所定電位を基準として
制御するとともに、上記出力回路１の第２の入力ノード
１ｂの電位を上記第２の所定電位を基準として制御する
制御回路である。
【００３０】次に、このように構成されたオペアンプを
用いた増幅回路の動作について説明する。まず、無信号
時、つまり、増幅回路の反転入力端ＩＮ（−）に入力信
号が印加されていない状態であり、出力端ＯＵＴから出
力端ＯＵＴにコンデンサＣ０を介して接続された負荷Ｒ
Ｌに電流が流れ出したり、負荷ＲＬから出力端ＯＵＴに
電流が流れ込んだりしていない状態の動作について説明
する。無信号時であるため、反転入力端ＩＮ（−）には
バイアス電圧である１／２ＶDDが印加され、非反転入力
端ＩＮ（＋）には比較電位である１／２ＶDDが印加され
る。
用いた増幅回路の動作について説明する。まず、無信号
時、つまり、増幅回路の反転入力端ＩＮ（−）に入力信
号が印加されていない状態であり、出力端ＯＵＴから出
力端ＯＵＴにコンデンサＣ０を介して接続された負荷Ｒ
Ｌに電流が流れ出したり、負荷ＲＬから出力端ＯＵＴに
電流が流れ込んだりしていない状態の動作について説明
する。無信号時であるため、反転入力端ＩＮ（−）には
バイアス電圧である１／２ＶDDが印加され、非反転入力
端ＩＮ（＋）には比較電位である１／２ＶDDが印加され
る。
【００３１】その結果、電圧−電流変換回路２の反転入
力ノード２ａ及び非反転入力ノード２ｂには同じ１／２
ＶDDが印加されることになり、第３のトランジスタＱ３
及び第４のトランジスタＱ４のゲート電極に印加される
電位が同じになり、第３のトランジスタＱ３及び第４の
トランジスタＱ４に流れる電流は同じ、つまり、第１の
定電流源Ｉ１からの定電流ｉ１の１／２の電流になる。
力ノード２ａ及び非反転入力ノード２ｂには同じ１／２
ＶDDが印加されることになり、第３のトランジスタＱ３
及び第４のトランジスタＱ４のゲート電極に印加される
電位が同じになり、第３のトランジスタＱ３及び第４の
トランジスタＱ４に流れる電流は同じ、つまり、第１の
定電流源Ｉ１からの定電流ｉ１の１／２の電流になる。
【００３２】そして、第３のトランジスタＱ３に１／２
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
【００３３】したがって、入力ノード５ａに直接接続さ
れている出力ノード５ｂは入力ノード５ａと同じ状態で
ある。この時の出力ノード５ｂの電位は第２のトランジ
スタＱ２に設定電流Ｉ(idle)が流れた時の第２のトラン
ジスタＱ２のゲート／ソース間電圧ＶGS2(idle)と同じ
に設定されているため、出力回路１の第２の入力ノード
１ｂの電位はＶGS2(idle)になる。よって、第２のトラ
ンジスタＱ２のゲート電極に印加される電位がＶGS2(id
le)であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
れている出力ノード５ｂは入力ノード５ａと同じ状態で
ある。この時の出力ノード５ｂの電位は第２のトランジ
スタＱ２に設定電流Ｉ(idle)が流れた時の第２のトラン
ジスタＱ２のゲート／ソース間電圧ＶGS2(idle)と同じ
に設定されているため、出力回路１の第２の入力ノード
１ｂの電位はＶGS2(idle)になる。よって、第２のトラ
ンジスタＱ２のゲート電極に印加される電位がＶGS2(id
le)であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
【００３４】一方、入力ノード４ａに制御電極が接続さ
れたＰ型ＭＯＳトランジスタである第７のトランジスタ
Ｑ７は、そのゲート電極にＶGS2(idle)なる低い電位が
印加されるため、導通状態になり、第２の定電流源Ｉ２
からの定電流ｉ２が流れる。その結果、第８のトランジ
スタＱ８のゲート電極の電位は、第７のトランジスタＱ
７のゲート電極の電位より、第７のトランジスタＱ７の
ゲート／ソース間電圧ＶGS7分だけ高い電位、つまり、
ＶGS2(idle)＋ＶGS7の電位になる。
れたＰ型ＭＯＳトランジスタである第７のトランジスタ
Ｑ７は、そのゲート電極にＶGS2(idle)なる低い電位が
印加されるため、導通状態になり、第２の定電流源Ｉ２
からの定電流ｉ２が流れる。その結果、第８のトランジ
スタＱ８のゲート電極の電位は、第７のトランジスタＱ
７のゲート電極の電位より、第７のトランジスタＱ７の
ゲート／ソース間電圧ＶGS7分だけ高い電位、つまり、
ＶGS2(idle)＋ＶGS7の電位になる。
【００３５】このとき、第８及び第９のトランジスタＱ
８及びＱ９のゲート電極に印加される電位は同じになっ
ているから、第８のトランジスタＱ８に流れる電流と第
９のトランジスタＱ９に流れる電流の比は１：ｎにな
る。そして、第３の定電流源Ｉ３による定電流ｉ３と第
４の定電流源Ｉ４による定電流ｉ４との比も１：ｎにな
っているため、第８のトランジスタＱ８には電流ｉ３が
流れるとともに、第９のトランジスタＱ９には電流ｉ４
が流れる。なお、抵抗素子Ｒ２には結果として電流が流
れない。
８及びＱ９のゲート電極に印加される電位は同じになっ
ているから、第８のトランジスタＱ８に流れる電流と第
９のトランジスタＱ９に流れる電流の比は１：ｎにな
る。そして、第３の定電流源Ｉ３による定電流ｉ３と第
４の定電流源Ｉ４による定電流ｉ４との比も１：ｎにな
っているため、第８のトランジスタＱ８には電流ｉ３が
流れるとともに、第９のトランジスタＱ９には電流ｉ４
が流れる。なお、抵抗素子Ｒ２には結果として電流が流
れない。
【００３６】従って、負荷素子Ｒ１に電流ｉ４が流れ、
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。したがっ
て、この時の出力ノード４ｂの電位は｛電源電位ノード
に印加される電源電位ＶDD−ｉ４×ｒ１｝になり、出力
回路１の第１の入力ノード１ａの電位は｛ＶDD−ｉ４×
ｒ１(＝ＶGS1(idle))｝になる。よって、第１のトラン
ジスタＱ１には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第１のトランジスタＱ１がＰ型ＭＯ
Ｓトランジスタで構成されているため、第１のトランジ
スタＱ１を非導通状態に近い若干導通状態にて動作させ
られるため、非常に小さな電流値とすることができる。
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。したがっ
て、この時の出力ノード４ｂの電位は｛電源電位ノード
に印加される電源電位ＶDD−ｉ４×ｒ１｝になり、出力
回路１の第１の入力ノード１ａの電位は｛ＶDD−ｉ４×
ｒ１(＝ＶGS1(idle))｝になる。よって、第１のトラン
ジスタＱ１には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第１のトランジスタＱ１がＰ型ＭＯ
Ｓトランジスタで構成されているため、第１のトランジ
スタＱ１を非導通状態に近い若干導通状態にて動作させ
られるため、非常に小さな電流値とすることができる。
【００３７】要するに、この様に無信号時に信号変換回
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
【００３８】その結果、第１及び第２のトランジスタＱ
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
【００３９】次に、オペアンプの反転入力端ＩＮ(−)に
入力信号が印加された場合の動作について、図３に示す
主要部の波形（説明の都合上、入力信号として正弦波の
信号が入力されたものとする）を用いて説明する。ま
ず、入力信号（図３の（ａ）参照）がバイアス電圧であ
る１／２ＶDDに対して負の場合（図３に示す第１の期
間）について説明する。
入力信号が印加された場合の動作について、図３に示す
主要部の波形（説明の都合上、入力信号として正弦波の
信号が入力されたものとする）を用いて説明する。ま
ず、入力信号（図３の（ａ）参照）がバイアス電圧であ
る１／２ＶDDに対して負の場合（図３に示す第１の期
間）について説明する。
【００４０】入力信号が１／２ＶDDに対して負である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【００４１】その結果、第５のトランジスタＱ５に１／
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
【００４２】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より低くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位Ｖ
GS2をＶGS2(idle)より低くする。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より低くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位Ｖ
GS2をＶGS2(idle)より低くする。
【００４３】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第２のトランジスタＱ２
に流れる電流は非常に小さな値であるＩ(idle)よりさら
に低い値から０の範囲にされる（図３の（ｄ）参照）。
２のトランジスタＱ２は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第２のトランジスタＱ２
に流れる電流は非常に小さな値であるＩ(idle)よりさら
に低い値から０の範囲にされる（図３の（ｄ）参照）。
【００４４】一方、入力ノード４ａにゲート電極が接続
された第７のトランジスタＱ７は、そのゲート電極にＶ
GS2(idle)より低い電位が印加されるため、導通状態を
維持し続け、第２の定電流源Ｉ２からの定電流ｉ２が流
れ続ける。その結果、入力ノード４ａの電位がＶGS2(id
le)より低い電位ＶGS2であるため、第８のトランジスタ
Ｑ８のゲート電極の電位は、ＶGS2(idle)＋ＶGS7の電位
より低いＶGS2＋ＶGS7の電位になる（図３の（ｂ）参
照）。
された第７のトランジスタＱ７は、そのゲート電極にＶ
GS2(idle)より低い電位が印加されるため、導通状態を
維持し続け、第２の定電流源Ｉ２からの定電流ｉ２が流
れ続ける。その結果、入力ノード４ａの電位がＶGS2(id
le)より低い電位ＶGS2であるため、第８のトランジスタ
Ｑ８のゲート電極の電位は、ＶGS2(idle)＋ＶGS7の電位
より低いＶGS2＋ＶGS7の電位になる（図３の（ｂ）参
照）。
【００４５】したがって、第８のトランジスタＱ８のゲ
ート電位が第９のトランジスタＱ９のゲート電位（ＶGS
2(idle)＋ＶGS7）より低くなるため、第８のトランジス
タＱ８に流れる電流は第３の定電流源Ｉ３の定電流値ｉ
３より低く（図３の（ｃ）参照）、第９のトランジスタ
Ｑ９に流れる電流は第４の定電流源Ｉ４の定電流値ｉ４
より高くなる（図３の（ｃ）参照）。このとき、第９の
トランジスタＱ９から抵抗性素子Ｒ２を介して第３の定
電流源Ｉ３に電流が流れる。
ート電位が第９のトランジスタＱ９のゲート電位（ＶGS
2(idle)＋ＶGS7）より低くなるため、第８のトランジス
タＱ８に流れる電流は第３の定電流源Ｉ３の定電流値ｉ
３より低く（図３の（ｃ）参照）、第９のトランジスタ
Ｑ９に流れる電流は第４の定電流源Ｉ４の定電流値ｉ４
より高くなる（図３の（ｃ）参照）。このとき、第９の
トランジスタＱ９から抵抗性素子Ｒ２を介して第３の定
電流源Ｉ３に電流が流れる。
【００４６】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり（図３の（ｄ）参
照）、Ｐ型ＭＯＳトランジスタからなる第１のトランジ
スタＱ１の導通度が高くなり、第１のトランジスタＱ１
に流れる電流はＩ(idle)より大きくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり（図３の（ｄ）参
照）、Ｐ型ＭＯＳトランジスタからなる第１のトランジ
スタＱ１の導通度が高くなり、第１のトランジスタＱ１
に流れる電流はＩ(idle)より大きくなる。
【００４７】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す（図３の（ｅ）参照）。
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す（図３の（ｅ）参照）。
【００４８】その結果、出力回路１の出力ノード１ｃの
電位（出力信号）は、１／２ＶDDより高くなる（図３の
（ｄ）参照）。なお、出力回路１の第１及び第２の入力
ノード１ａ及び１ｂの電位変化は、キャパシタＣ１及び
Ｃ２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負
帰還されることになり、非反転入力ノード２ａの電位を
安定化させる。また、出力回路１の消費電流は図３の
（ｆ）のようになる。
電位（出力信号）は、１／２ＶDDより高くなる（図３の
（ｄ）参照）。なお、出力回路１の第１及び第２の入力
ノード１ａ及び１ｂの電位変化は、キャパシタＣ１及び
Ｃ２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負
帰還されることになり、非反転入力ノード２ａの電位を
安定化させる。また、出力回路１の消費電流は図３の
（ｆ）のようになる。
【００４９】一方、入力信号（図３の（ａ）参照）がバ
イアス電圧である１／２ＶDDに対して正の場合（図３に
示す第２の期間）について説明する。入力信号が１／２
ＶDDに対して正であると、電圧−電流変換回路２の反転
入力ノード２ａの電位が非反転入力ノード２ｂの電位よ
り高いから、その電位差に応じて、第３のトランジスタ
Ｑ３の導通度が第４のトランジスタＱ４の導通度より低
くなるため、第３のトランジスタＱ３に流れる電流が第
４のトランジスタＱ４に流れる電流より小さくなる。つ
まり、第３のトランジスタＱ３に流れる電流が１／２・
ｉ１−Δｉ１になり、第４のトランジスタＱ４に流れる
電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ１は第
１の定電流源Ｉ１によって流される定電流値、Δｉ１は
上記電位差に応じて増加、減少する電流値である。
イアス電圧である１／２ＶDDに対して正の場合（図３に
示す第２の期間）について説明する。入力信号が１／２
ＶDDに対して正であると、電圧−電流変換回路２の反転
入力ノード２ａの電位が非反転入力ノード２ｂの電位よ
り高いから、その電位差に応じて、第３のトランジスタ
Ｑ３の導通度が第４のトランジスタＱ４の導通度より低
くなるため、第３のトランジスタＱ３に流れる電流が第
４のトランジスタＱ４に流れる電流より小さくなる。つ
まり、第３のトランジスタＱ３に流れる電流が１／２・
ｉ１−Δｉ１になり、第４のトランジスタＱ４に流れる
電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ１は第
１の定電流源Ｉ１によって流される定電流値、Δｉ１は
上記電位差に応じて増加、減少する電流値である。
【００５０】その結果、第５のトランジスタＱ５に１／
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
【００５１】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より高くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位を
ＶGS2(idle)より高くする。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より高くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位を
ＶGS2(idle)より高くする。
【００５２】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる（図３
の（ｄ）参照）。
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる（図３
の（ｄ）参照）。
【００５３】一方、入力ノード４ａにゲート電極が接続
された第７のトランジスタＱ７は、そのゲート電極にＶ
GS2(idle)より高い電位が印加されるものの、導通度が
変化する程高くなく、導通状態を維持し続け、第２の定
電流源Ｉ２からの定電流ｉ２が流れ続ける。その結果、
入力ノード４ａの電位がＶGS2(idle)より高い電位ＶGS2
であるため、第８のトランジスタＱ８のゲート電極の電
位は、ＶGS2(idle)＋ＶGS7の電位より高いＶGS2＋ＶGS7
の電位になる（図３の（ｂ）参照）。
された第７のトランジスタＱ７は、そのゲート電極にＶ
GS2(idle)より高い電位が印加されるものの、導通度が
変化する程高くなく、導通状態を維持し続け、第２の定
電流源Ｉ２からの定電流ｉ２が流れ続ける。その結果、
入力ノード４ａの電位がＶGS2(idle)より高い電位ＶGS2
であるため、第８のトランジスタＱ８のゲート電極の電
位は、ＶGS2(idle)＋ＶGS7の電位より高いＶGS2＋ＶGS7
の電位になる（図３の（ｂ）参照）。
【００５４】したがって、第８のトランジスタＱ８のゲ
ート電位が第９のトランジスタＱ９のゲート電位（ＶGS
2(idle)＋ＶGS7）より高くなるため、第８のトランジス
タＱ８に流れる電流は第３の定電流源Ｉ３の定電流値ｉ
３より高く（図３の（ｃ）参照）、第９のトランジスタ
Ｑ９に流れる電流は第４の定電流源Ｉ４の定電流値ｉ４
より低くなる（図３の（ｃ）参照）。このとき、第８の
トランジスタＱ８から抵抗性素子Ｒ２を介して第４の定
電流源Ｉ４に電流が流れる。
ート電位が第９のトランジスタＱ９のゲート電位（ＶGS
2(idle)＋ＶGS7）より高くなるため、第８のトランジス
タＱ８に流れる電流は第３の定電流源Ｉ３の定電流値ｉ
３より高く（図３の（ｃ）参照）、第９のトランジスタ
Ｑ９に流れる電流は第４の定電流源Ｉ４の定電流値ｉ４
より低くなる（図３の（ｃ）参照）。このとき、第８の
トランジスタＱ８から抵抗性素子Ｒ２を介して第４の定
電流源Ｉ４に電流が流れる。
【００５５】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より高くなり（図３の（ｄ）参
照）、Ｐ型ＭＯＳトランジスタからなる第１のトランジ
スタＱ１の導通度が低くなり、第１のトランジスタＱ１
に流れる電流はＩ(idle)より小さくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より高くなり（図３の（ｄ）参
照）、Ｐ型ＭＯＳトランジスタからなる第１のトランジ
スタＱ１の導通度が低くなり、第１のトランジスタＱ１
に流れる電流はＩ(idle)より小さくなる。
【００５６】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む（図３の（ｅ）参照）。その結果、出
力回路１の出力ノード１ｃの電位（出力信号）は、１／
２ＶDDより低くなる（図３の（ｄ）参照）。
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む（図３の（ｅ）参照）。その結果、出
力回路１の出力ノード１ｃの電位（出力信号）は、１／
２ＶDDより低くなる（図３の（ｄ）参照）。
【００５７】なお、出力回路１の第１及び第２の入力ノ
ード１ａ及び１ｂの電位変化は、キャパシタＣ１及びＣ
２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負帰
還されることになり、非反転入力ノード２ａの電位を安
定化させる。また、出力回路１の消費電流は図３の
（ｆ）のようになる。
ード１ａ及び１ｂの電位変化は、キャパシタＣ１及びＣ
２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負帰
還されることになり、非反転入力ノード２ａの電位を安
定化させる。また、出力回路１の消費電流は図３の
（ｆ）のようになる。
【００５８】このように構成されたオペアンプを用いた
増幅回路においては、無信号時において、出力ノード１
ｃに安定した出力波形を得るためにＩ(idle)を流してい
るものの、電源電位ノードと出力ノード１ｃとの間にＰ
型ＭＯＳトランジスタＱ１を、出力ノード１ｃと接地ノ
ードとの間にＮ型ＭＯＳトランジスタＱ２を接続したも
のとしているため、このＩ(idle)は非常に小さな値に、
かつ安定な電流にできるものである。
増幅回路においては、無信号時において、出力ノード１
ｃに安定した出力波形を得るためにＩ(idle)を流してい
るものの、電源電位ノードと出力ノード１ｃとの間にＰ
型ＭＯＳトランジスタＱ１を、出力ノード１ｃと接地ノ
ードとの間にＮ型ＭＯＳトランジスタＱ２を接続したも
のとしているため、このＩ(idle)は非常に小さな値に、
かつ安定な電流にできるものである。
【００５９】しかも、入力信号を受ける差動増幅回路か
らなる電圧−電流変換回路２の出力を受け、この出力に
基づいてＮ型ＭＯＳトランジスタＱ２のゲート電極及び
Ｐ型ＭＯＳトランジスタＱ１のゲート電極に同相で変化
する信号を与える信号変換回路３によって、出力ノード
１ｃに現れる電位は、Ｐ型ＭＯＳトランジスタＱ１のゲ
ート電位及びＮ型ＭＯＳトランジスタＱ２のゲート電位
に影響されず、理想的には、電源電位ノードに印加され
る電源電位ＶDDと接地電位ノードに印加される接地電位
との間の振幅を安定に得ることができるものである。
らなる電圧−電流変換回路２の出力を受け、この出力に
基づいてＮ型ＭＯＳトランジスタＱ２のゲート電極及び
Ｐ型ＭＯＳトランジスタＱ１のゲート電極に同相で変化
する信号を与える信号変換回路３によって、出力ノード
１ｃに現れる電位は、Ｐ型ＭＯＳトランジスタＱ１のゲ
ート電位及びＮ型ＭＯＳトランジスタＱ２のゲート電位
に影響されず、理想的には、電源電位ノードに印加され
る電源電位ＶDDと接地電位ノードに印加される接地電位
との間の振幅を安定に得ることができるものである。
【００６０】例えば、上記したオペアンプを用いた増幅
回路を、図４に示すように携帯電話における受信回路の
音声増幅回路に用い、電源電位ＶDDを３Ｖとした場合、
出力ノード１ｃに現れる出力信号の振幅は、下限が３０
０ｍＶであり、上限が２．７Ｖ（＝３Ｖ−３００ｍＶ）
であった。
回路を、図４に示すように携帯電話における受信回路の
音声増幅回路に用い、電源電位ＶDDを３Ｖとした場合、
出力ノード１ｃに現れる出力信号の振幅は、下限が３０
０ｍＶであり、上限が２．７Ｖ（＝３Ｖ−３００ｍＶ）
であった。
【００６１】つまり、下限は負荷ＲＬとしてのイヤホン
やスピーカのドライブとして必要な最大電流値５０ｍＡ
をＮ型ＭＯＳトランジスタＱ２に流れ込むことによるＮ
型ＭＯＳトランジスタＱ２（このときのオン抵抗は６
Ω）による電圧降下分（５０ｍＡ×６Ω）に相当し、上
限はイヤホンやスピーカのドライブとして必要な最大電
流値５０ｍＡをＰ型ＭＯＳトランジスタＱ１から流れ出
すことによるＰ型ＭＯＳトランジスタＱ１（このときの
オン抵抗は６Ω）による電圧降下分（５０ｍＡ×６Ω）
を電源電位ＶDDから引いた値に相当する。
やスピーカのドライブとして必要な最大電流値５０ｍＡ
をＮ型ＭＯＳトランジスタＱ２に流れ込むことによるＮ
型ＭＯＳトランジスタＱ２（このときのオン抵抗は６
Ω）による電圧降下分（５０ｍＡ×６Ω）に相当し、上
限はイヤホンやスピーカのドライブとして必要な最大電
流値５０ｍＡをＰ型ＭＯＳトランジスタＱ１から流れ出
すことによるＰ型ＭＯＳトランジスタＱ１（このときの
オン抵抗は６Ω）による電圧降下分（５０ｍＡ×６Ω）
を電源電位ＶDDから引いた値に相当する。
【００６２】さらに、図４に示すように携帯電話におけ
る受信回路の音声増幅回路に用いた場合、トランジスタ
としてＭＯＳトランジスタを用い、上記アンテナ１０１
にて受信した受信信号に基づいた復調信号を受けてイヤ
ホンやスピーカに与えるための音声信号を出力する受信
系回路を１つの半導体集積回路装置として構成できるも
のである。
る受信回路の音声増幅回路に用いた場合、トランジスタ
としてＭＯＳトランジスタを用い、上記アンテナ１０１
にて受信した受信信号に基づいた復調信号を受けてイヤ
ホンやスピーカに与えるための音声信号を出力する受信
系回路を１つの半導体集積回路装置として構成できるも
のである。
【００６３】なお、図４において、１０１はアンテナ、
１０２は負荷ＲＬとしてのイヤホンやスピーカ、１０３
はマイク、１０４は上記アンテナにて受信した受信信号
を取り込むか、上記アンテナ１０１へ送信信号を与える
かを選択する高速切換スイッチ回路、１０５は上記アン
テナにて受信した受信信号を上記スイッチを介して受け
る受信回路、１０６はこの受信回路にて受信された信号
を復調する復調回路、１０７は上記マイク１０３からの
信号に基づいた信号を受けて変調する変調回路、１０８
はこの変調回路からの変調信号を上記スイッチ回路１０
４を介して上記アンテナ１０１から送信させるための送
信信号を出力する送信回路、１０９は上記受信回路１０
５及び送信回路１０８を制御するための周波数シンセサ
イザ回路である。
１０２は負荷ＲＬとしてのイヤホンやスピーカ、１０３
はマイク、１０４は上記アンテナにて受信した受信信号
を取り込むか、上記アンテナ１０１へ送信信号を与える
かを選択する高速切換スイッチ回路、１０５は上記アン
テナにて受信した受信信号を上記スイッチを介して受け
る受信回路、１０６はこの受信回路にて受信された信号
を復調する復調回路、１０７は上記マイク１０３からの
信号に基づいた信号を受けて変調する変調回路、１０８
はこの変調回路からの変調信号を上記スイッチ回路１０
４を介して上記アンテナ１０１から送信させるための送
信信号を出力する送信回路、１０９は上記受信回路１０
５及び送信回路１０８を制御するための周波数シンセサ
イザ回路である。
【００６４】上記スイッチ回路１０４、受信回路１０
５、復調回路１０６、変調回路１０７、送信回路１０８
及び周波数シンセサイザ回路１０９によって、上記アン
テナにて受信された受信信号を復調して復調信号を出力
するとともに、上記マイク１０３からの信号に基づいた
信号を変調して上記アンテナ１０１から送信するための
送信信号を出力する復調・変調回路を構成しているもの
であり、ガリウム・ひ素（ＧａＡｓ）を半導体基板とす
る１つの半導体集積回路装置によって形成されているも
のである。
５、復調回路１０６、変調回路１０７、送信回路１０８
及び周波数シンセサイザ回路１０９によって、上記アン
テナにて受信された受信信号を復調して復調信号を出力
するとともに、上記マイク１０３からの信号に基づいた
信号を変調して上記アンテナ１０１から送信するための
送信信号を出力する復調・変調回路を構成しているもの
であり、ガリウム・ひ素（ＧａＡｓ）を半導体基板とす
る１つの半導体集積回路装置によって形成されているも
のである。
【００６５】１１１は上記復調回路１０６からの復調信
号を受ける受信信号解析回路、１１２は上記マイク１０
３からの信号に基づいた信号（アナログ信号）を受けて
処理し上記変調回路１０７に出力する送信信号生成回
路、１１３は上記受信信号解析回路１１１にて処理され
た信号を受けて処理しディジタル信号として出力すると
ともに、上記マイク１０３からの信号に基づいた信号
（ディジタル信号）を受けて処理しアナログ信号として
上記送信信号生成回路１１２に出力するＴＤＭＡ処理回
路である。
号を受ける受信信号解析回路、１１２は上記マイク１０
３からの信号に基づいた信号（アナログ信号）を受けて
処理し上記変調回路１０７に出力する送信信号生成回
路、１１３は上記受信信号解析回路１１１にて処理され
た信号を受けて処理しディジタル信号として出力すると
ともに、上記マイク１０３からの信号に基づいた信号
（ディジタル信号）を受けて処理しアナログ信号として
上記送信信号生成回路１１２に出力するＴＤＭＡ処理回
路である。
【００６６】１１４はこのＴＤＭＡ処理回路にて処理さ
れた信号（ディジタル信号）を伸長して出力するととも
に上記マイク１０３からの信号に基づいた信号（ディジ
タル信号）を受けて圧縮して上記ＴＤＭＡ処理回路１１
４に出力するデータ圧縮・伸長回路（ＡＤＰＣＭ）、１
１５はこのデータ圧縮・伸長回路からの伸長信号をアナ
ログ信号に変換して出力するとともに、上記マイク１０
３からの信号に基づいた信号（アナログ信号）をディジ
タル信号に変換して上記データ圧縮・伸長回路１１４に
出力するＡ／Ｄ・Ｄ／Ａ変換回路（ＰＣＭＣＯＤＥＣ）
である。
れた信号（ディジタル信号）を伸長して出力するととも
に上記マイク１０３からの信号に基づいた信号（ディジ
タル信号）を受けて圧縮して上記ＴＤＭＡ処理回路１１
４に出力するデータ圧縮・伸長回路（ＡＤＰＣＭ）、１
１５はこのデータ圧縮・伸長回路からの伸長信号をアナ
ログ信号に変換して出力するとともに、上記マイク１０
３からの信号に基づいた信号（アナログ信号）をディジ
タル信号に変換して上記データ圧縮・伸長回路１１４に
出力するＡ／Ｄ・Ｄ／Ａ変換回路（ＰＣＭＣＯＤＥＣ）
である。
【００６７】１１６はこのＡ／Ｄ・Ｄ／Ａ変換回路にて
アナログ変換された信号を受けて処理し図１及び図２に
示した増幅回路からなる音声増幅回路１００の入力信号
として出力するとともに、上記マイク１０３からの信号
を受けて処理し上記Ａ／Ｄ・Ｄ／Ａ変換回路１１５に出
力する音声処理回路、１１７は上記受信信号解析回路１
１１、送信信号生成回路１１２、ＴＤＭＡ処理回路１１
３、データ圧縮・伸長回路１１４、Ａ／Ｄ・Ｄ／Ａ変換
回路１１５、音声処理回路１１６及び音声増幅回路１０
０それぞれを制御するための制御信号を出力するシステ
ム制御回路（ＭＣＵ）、１１８は上記受信信号解析回路
１１１、送信信号生成回路１１２、ＴＤＭＡ処理回路１
１３、データ圧縮・伸長回路１１４、Ａ／Ｄ・Ｄ／Ａ変
換回路１１５、音声処理回路１１６及び音声増幅回路１
００それぞれに対してクロック信号を出力するクロック
発生回路である。
アナログ変換された信号を受けて処理し図１及び図２に
示した増幅回路からなる音声増幅回路１００の入力信号
として出力するとともに、上記マイク１０３からの信号
を受けて処理し上記Ａ／Ｄ・Ｄ／Ａ変換回路１１５に出
力する音声処理回路、１１７は上記受信信号解析回路１
１１、送信信号生成回路１１２、ＴＤＭＡ処理回路１１
３、データ圧縮・伸長回路１１４、Ａ／Ｄ・Ｄ／Ａ変換
回路１１５、音声処理回路１１６及び音声増幅回路１０
０それぞれを制御するための制御信号を出力するシステ
ム制御回路（ＭＣＵ）、１１８は上記受信信号解析回路
１１１、送信信号生成回路１１２、ＴＤＭＡ処理回路１
１３、データ圧縮・伸長回路１１４、Ａ／Ｄ・Ｄ／Ａ変
換回路１１５、音声処理回路１１６及び音声増幅回路１
００それぞれに対してクロック信号を出力するクロック
発生回路である。
【００６８】上記受信信号解析回路１１１と、ＴＤＭＡ
処理回路１１３、データ圧縮・伸長回路１１４、Ａ／Ｄ
・Ｄ／Ａ変換回路１１５及び音声処理回路１１６におけ
る上記復調回路１０６からの復調信号を処理する受信系
回路と、音声増幅回路１００とによって、上記復調回路
１０６からの復調信号を受けて処理し上記イヤホンやス
ピーカ１０２に音声信号として出力する受信回路１１９
を構成し、上記送信信号生成回路１１２と、ＴＤＭＡ処
理回路１１３、データ圧縮・伸長回路１１４、Ａ／Ｄ・
Ｄ／Ａ変換回路１１５及び音声処理回路１１６における
上記マイク１０３からの信号を処理する送信系回路とに
よって、上記マイク１０３からの信号を受けて処理し上
記変調回路１０７に上記アンテナ１０１から送信される
送信信号のための信号を出力する送信回路１２０を構成
する。
処理回路１１３、データ圧縮・伸長回路１１４、Ａ／Ｄ
・Ｄ／Ａ変換回路１１５及び音声処理回路１１６におけ
る上記復調回路１０６からの復調信号を処理する受信系
回路と、音声増幅回路１００とによって、上記復調回路
１０６からの復調信号を受けて処理し上記イヤホンやス
ピーカ１０２に音声信号として出力する受信回路１１９
を構成し、上記送信信号生成回路１１２と、ＴＤＭＡ処
理回路１１３、データ圧縮・伸長回路１１４、Ａ／Ｄ・
Ｄ／Ａ変換回路１１５及び音声処理回路１１６における
上記マイク１０３からの信号を処理する送信系回路とに
よって、上記マイク１０３からの信号を受けて処理し上
記変調回路１０７に上記アンテナ１０１から送信される
送信信号のための信号を出力する送信回路１２０を構成
する。
【００６９】上記受信回路１１９、送信回路１２０、シ
ステム制御回路１１７及びクロック発生回路１１８によ
って受信・送信回路１２１を構成しているものであり、
全てのトランジスタをＭＯＳトランジスタによって構成
し、この受信・送信回路１２１がシリコンを半導体基板
とする１つの半導体集積回路装置として形成されている
ものである。
ステム制御回路１１７及びクロック発生回路１１８によ
って受信・送信回路１２１を構成しているものであり、
全てのトランジスタをＭＯＳトランジスタによって構成
し、この受信・送信回路１２１がシリコンを半導体基板
とする１つの半導体集積回路装置として形成されている
ものである。
【００７０】実施の形態２．図５はこの発明の実施の形
態２を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、電圧−電流
変換回路２及び信号変換回路３の電源範囲を出力回路１
の電源範囲より広範囲になるように形成した点が相違
し、それに伴い信号変換回路３の回路構成が若干相違す
るようした点が相違し、その他の点については同様に構
成したものである。
態２を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、電圧−電流
変換回路２及び信号変換回路３の電源範囲を出力回路１
の電源範囲より広範囲になるように形成した点が相違
し、それに伴い信号変換回路３の回路構成が若干相違す
るようした点が相違し、その他の点については同様に構
成したものである。
【００７１】図５において、図１及び図２に付した符号
と同一符号は同一または相当部分を示すものであり、１
は第１の電源電位ＶDD1（この実施の形態２においては
例えば１．０Ｖ）が印加される第１の電源電位ノードと
接地電位ノードとの間に接続され、電源範囲がＶDD1に
て駆動される出力回路で、具体的構成は上記した実施の
形態１と同様である。
と同一符号は同一または相当部分を示すものであり、１
は第１の電源電位ＶDD1（この実施の形態２においては
例えば１．０Ｖ）が印加される第１の電源電位ノードと
接地電位ノードとの間に接続され、電源範囲がＶDD1に
て駆動される出力回路で、具体的構成は上記した実施の
形態１と同様である。
【００７２】２は上記第１の電源電位ＶDD1より高い電
位である第２の電源電位ＶDD2（この実施の形態２にお
いては例えば２．５Ｖ）が印加される第２の電源電位ノ
ードと接地電位ノードとの間に接続され、電源範囲が上
記出力回路１の電源範囲ＶDD1より広範囲のＶDD2にて駆
動される電圧−電流変換回路で、具体的構成は上記した
実施の形態１と同様である。
位である第２の電源電位ＶDD2（この実施の形態２にお
いては例えば２．５Ｖ）が印加される第２の電源電位ノ
ードと接地電位ノードとの間に接続され、電源範囲が上
記出力回路１の電源範囲ＶDD1より広範囲のＶDD2にて駆
動される電圧−電流変換回路で、具体的構成は上記した
実施の形態１と同様である。
【００７３】３は上記第２の電源電位ノードと上記接地
電位より低い負電位ＶDD3（この実施の形態２において
は例えば−１．０Ｖ）が印加される第３の電源電位ノー
ドとの間に接続され、電源範囲が上記出力回路１の電源
範囲ＶDD1及び上記電圧−電流変換回路２の電源範囲ＶD
D2より広範囲のＶDD2−ＶDD3にて駆動される信号変換回
路で、上記電圧−電流変換回路２の出力に基づいて上記
出力回路１の第１のトランジスタＱ１のゲート電位を第
１の所定電位（この実施の形態２においては、無信号時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)を第１の電源電位ノードに印加される電源電位
ＶDD1から引いた値）を基準として制御するとともに、
上記出力回路１の第２のトランジスタＱ２のゲート電位
を上記第１の所定電位より低い第２の所定電位（この実
施の形態２においては、無信号時の第２のトランジスタ
Ｑ２のゲート−ソース間電圧ＶGS2(idle)と同じ値）を
基準として制御するものであり、上記出力回路１の第１
のトランジスタＱ１のゲート電位を制御するための第１
の変換部４と、上記出力回路１の第２のトランジスタＱ
２のゲート電位を制御するための上記した実施の形態１
と同様の第２の変換部５とを備えており、第１の変換部
４の出力電位が第２の変換部５の出力電位に基づいて生
成されている。
電位より低い負電位ＶDD3（この実施の形態２において
は例えば−１．０Ｖ）が印加される第３の電源電位ノー
ドとの間に接続され、電源範囲が上記出力回路１の電源
範囲ＶDD1及び上記電圧−電流変換回路２の電源範囲ＶD
D2より広範囲のＶDD2−ＶDD3にて駆動される信号変換回
路で、上記電圧−電流変換回路２の出力に基づいて上記
出力回路１の第１のトランジスタＱ１のゲート電位を第
１の所定電位（この実施の形態２においては、無信号時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)を第１の電源電位ノードに印加される電源電位
ＶDD1から引いた値）を基準として制御するとともに、
上記出力回路１の第２のトランジスタＱ２のゲート電位
を上記第１の所定電位より低い第２の所定電位（この実
施の形態２においては、無信号時の第２のトランジスタ
Ｑ２のゲート−ソース間電圧ＶGS2(idle)と同じ値）を
基準として制御するものであり、上記出力回路１の第１
のトランジスタＱ１のゲート電位を制御するための第１
の変換部４と、上記出力回路１の第２のトランジスタＱ
２のゲート電位を制御するための上記した実施の形態１
と同様の第２の変換部５とを備えており、第１の変換部
４の出力電位が第２の変換部５の出力電位に基づいて生
成されている。
【００７４】そして、第１の変換部４は、第１０ないし
第１３のトランジスタＱ１０〜Ｑ１３、第５及び第６の
定電流源Ｉ５及びＩ６、負荷素子Ｒ１と抵抗性素子Ｒ４
とによって構成されている。第１０のトランジスタＱ１
０は入力ノード４ａに制御電極であるゲート電極が接続
されたＰ型ＭＯＳトランジスタからなる。
第１３のトランジスタＱ１０〜Ｑ１３、第５及び第６の
定電流源Ｉ５及びＩ６、負荷素子Ｒ１と抵抗性素子Ｒ４
とによって構成されている。第１０のトランジスタＱ１
０は入力ノード４ａに制御電極であるゲート電極が接続
されたＰ型ＭＯＳトランジスタからなる。
【００７５】第５の定電流源Ｉ５は上記第２の電源電位
ノードから第２の電源電位ＶDD2が供給されて定電流ｉ
５を供給するためのものであり、定電流供給ノードが上
記第１０のトランジスタＱ１０の一方の主電極であるソ
ース電極に接続されている。第１１のトランジスタＱ１
１は一方の主電極であるソース電極が上記第３の電源電
位ノードに接続されるとともに、他方の主電極であるド
レイン電極及び制御電極であるゲート電極が上記第１０
のトランジスタＱ１０の他方の主電極であるドレイン電
極に接続されたＮ型ＭＯＳトランジスタからなる。
ノードから第２の電源電位ＶDD2が供給されて定電流ｉ
５を供給するためのものであり、定電流供給ノードが上
記第１０のトランジスタＱ１０の一方の主電極であるソ
ース電極に接続されている。第１１のトランジスタＱ１
１は一方の主電極であるソース電極が上記第３の電源電
位ノードに接続されるとともに、他方の主電極であるド
レイン電極及び制御電極であるゲート電極が上記第１０
のトランジスタＱ１０の他方の主電極であるドレイン電
極に接続されたＮ型ＭＯＳトランジスタからなる。
【００７６】第１２のトランジスタＱ１２は他方の主電
極であるドレイン電極が接地電位ノードに接続され、制
御電極であるゲート電極に所定電位であるバイアス電位
（この実施の形態２においては無信号時の上記第２のト
ランジスタＱ２におけるゲート／ソース間電圧ＶGS2(id
le)と上記第１０のトランジスタＱ１０のゲート／ソー
ス間電圧ＶGS10と上記第１１のトランジスタのＱ１１の
ゲート／ソース間電圧ＶGS11の和から上記第２の電源電
位ノードに印加される第２の電源電位ＶDD2と第３の電
源電位ノードに印加される第３の電源電位ＶDD3との電
位差を引いた値に等しい電位）が印加されるＰ型ＭＯＳ
トランジスタからなり、上記第１０のトランジスタＱ１
０とチャネル長が等しくチャネル幅が１：ｎに形成され
ている。
極であるドレイン電極が接地電位ノードに接続され、制
御電極であるゲート電極に所定電位であるバイアス電位
（この実施の形態２においては無信号時の上記第２のト
ランジスタＱ２におけるゲート／ソース間電圧ＶGS2(id
le)と上記第１０のトランジスタＱ１０のゲート／ソー
ス間電圧ＶGS10と上記第１１のトランジスタのＱ１１の
ゲート／ソース間電圧ＶGS11の和から上記第２の電源電
位ノードに印加される第２の電源電位ＶDD2と第３の電
源電位ノードに印加される第３の電源電位ＶDD3との電
位差を引いた値に等しい電位）が印加されるＰ型ＭＯＳ
トランジスタからなり、上記第１０のトランジスタＱ１
０とチャネル長が等しくチャネル幅が１：ｎに形成され
ている。
【００７７】第６の定電流源Ｉ６は上記第２の電源電位
ノードから第２の電源電位ＶDD2が供給されて定電流ｉ
６を供給するためのものであり、定電流供給ノードが上
記第１２のトランジスタＱ１２の一方の主電極であるソ
ース電極に接続されており、定電流ｉ６が第５の定電流
源Ｉ５に流れる定電流ｉ５に対して１：ｎ（＝ｉ５：ｉ
６）の関係になるように形成されている。抵抗性素子Ｒ
４は上記第１０のトランジスタＱ１０の一方の主電極と
上記第１１のトランジスタＱ１１の一方の主電極との間
に接続されている。
ノードから第２の電源電位ＶDD2が供給されて定電流ｉ
６を供給するためのものであり、定電流供給ノードが上
記第１２のトランジスタＱ１２の一方の主電極であるソ
ース電極に接続されており、定電流ｉ６が第５の定電流
源Ｉ５に流れる定電流ｉ５に対して１：ｎ（＝ｉ５：ｉ
６）の関係になるように形成されている。抵抗性素子Ｒ
４は上記第１０のトランジスタＱ１０の一方の主電極と
上記第１１のトランジスタＱ１１の一方の主電極との間
に接続されている。
【００７８】負荷素子Ｒ１は上記第１の電源電位ノード
と出力ノード４ｂとの間に接続されている。第１３のト
ランジスタＱ１３はこの負荷素子に他方の主電極である
ドレイン電極が接続され、制御電極であるゲート電極が
上記第１１のトランジスタＱ１１の制御電極に接続さ
れ、一方の主電極が上記第３の電源電位ノードに接続さ
れ、上記第１１のトランジスタＱ１１とでカレントミラ
ー回路を構成し、この実施の形態２においては上記第１
１のトランジスタＱ１１と同じサイズにして同じ特性を
持つように構成され、上記第１１のトランジスタＱ１１
に流れる電流と同じ値の電流が流れるようにしてある。
と出力ノード４ｂとの間に接続されている。第１３のト
ランジスタＱ１３はこの負荷素子に他方の主電極である
ドレイン電極が接続され、制御電極であるゲート電極が
上記第１１のトランジスタＱ１１の制御電極に接続さ
れ、一方の主電極が上記第３の電源電位ノードに接続さ
れ、上記第１１のトランジスタＱ１１とでカレントミラ
ー回路を構成し、この実施の形態２においては上記第１
１のトランジスタＱ１１と同じサイズにして同じ特性を
持つように構成され、上記第１１のトランジスタＱ１１
に流れる電流と同じ値の電流が流れるようにしてある。
【００７９】なお、負荷素子Ｒ１の抵抗値ｒ１は、ｒ１
×ｉ５の値が、無信号時の第１のトランジスタＱ１のゲ
ート／ソース間電圧ＶGS1(idle)と同じになるように設
定されている。また、この実施の形態２においては、第
１の電源電位ノードに供給される電源電位ＶDD1は、例
えばマンガン電池又はニッケル−カドニウム（Ｎｉ−Ｃ
ｄ）電池１個から供給され、第２及び第３の電源電位ノ
ードに供給される電源電位ＶDD2及びＶDD3はそれぞれ、
例えばマンガン電池又はニッケル−カドニウム（Ｎｉ−
Ｃｄ）電池１個から供給された電源電位をこの増幅回路
と一緒にＩＣ化される昇圧用、降圧用のＤＣ−ＤＣコン
バータ（図示せず）によって作り出された電位が供給さ
れる。このように、駆動電流として大きな電流を必要と
する出力回路１は電源から直接供給されるようにし、そ
れほど電流を必要としない電圧−電流変換回路２及び信
号変換回路３はＤＣ−ＤＣコンバータ等によって生成さ
れたものから供給されるようにしても全く問題なく、所
望の動作を得られるものである。
×ｉ５の値が、無信号時の第１のトランジスタＱ１のゲ
ート／ソース間電圧ＶGS1(idle)と同じになるように設
定されている。また、この実施の形態２においては、第
１の電源電位ノードに供給される電源電位ＶDD1は、例
えばマンガン電池又はニッケル−カドニウム（Ｎｉ−Ｃ
ｄ）電池１個から供給され、第２及び第３の電源電位ノ
ードに供給される電源電位ＶDD2及びＶDD3はそれぞれ、
例えばマンガン電池又はニッケル−カドニウム（Ｎｉ−
Ｃｄ）電池１個から供給された電源電位をこの増幅回路
と一緒にＩＣ化される昇圧用、降圧用のＤＣ−ＤＣコン
バータ（図示せず）によって作り出された電位が供給さ
れる。このように、駆動電流として大きな電流を必要と
する出力回路１は電源から直接供給されるようにし、そ
れほど電流を必要としない電圧−電流変換回路２及び信
号変換回路３はＤＣ−ＤＣコンバータ等によって生成さ
れたものから供給されるようにしても全く問題なく、所
望の動作を得られるものである。
【００８０】次に、このように構成されたオペアンプを
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDD2が印加され、第３のトランジスタＱ３及び第
４のトランジスタＱ４のゲート電極に印加される電位が
同じになり、第３のトランジスタＱ３及び第４のトラン
ジスタＱ４に流れる電流は同じ、つまり、第１の定電流
源Ｉ１からの定電流ｉ１の１／２の電流になる。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDD2が印加され、第３のトランジスタＱ３及び第
４のトランジスタＱ４のゲート電極に印加される電位が
同じになり、第３のトランジスタＱ３及び第４のトラン
ジスタＱ４に流れる電流は同じ、つまり、第１の定電流
源Ｉ１からの定電流ｉ１の１／２の電流になる。
【００８１】そして、第３のトランジスタＱ３に１／２
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
【００８２】したがって、入力ノード５ａに直接接続さ
れている出力ノード５ｂは入力ノード５ａと同じ状態で
ある。この時の出力ノード５ｂの電位は第２のトランジ
スタＱ２に設定電流Ｉ(idle)が流れた時の第２のトラン
ジスタＱ２のゲート／ソース間電圧ＶGS2(idle)と同じ
に設定されているため、出力回路１の第２の入力ノード
１ｂの電位はＶGS2(idle)になる。よって、第２のトラ
ンジスタＱ２のゲート電極に印加される電位がＶGS2(id
le)であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
れている出力ノード５ｂは入力ノード５ａと同じ状態で
ある。この時の出力ノード５ｂの電位は第２のトランジ
スタＱ２に設定電流Ｉ(idle)が流れた時の第２のトラン
ジスタＱ２のゲート／ソース間電圧ＶGS2(idle)と同じ
に設定されているため、出力回路１の第２の入力ノード
１ｂの電位はＶGS2(idle)になる。よって、第２のトラ
ンジスタＱ２のゲート電極に印加される電位がＶGS2(id
le)であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
【００８３】一方、入力ノード４ａにゲート電極が接続
されたＰ型ＭＯＳトランジスタである第１０のトランジ
スタＱ１０は、そのゲート電極にＶGS2(idle)なる低い
電位が印加され、第１０のトランジスタＱ１０と差動対
を構成する第１２のトランジスタＱ１２のゲート電極に
は上記した所定のバイアス電圧が印加されており、第１
０のトランジスタＱ１０及び第１２のトランジスタＱ１
２のゲート電極に印加される電位が実質的に同じにな
り、第１０のトランジスタＱ１０に流れる電流と第１２
のトランジスタＱ１２に流れる電流の比は１：ｎにな
る。そして、第５の定電流源Ｉ５による定電流ｉ５と第
６の定電流源Ｉ６による定電流ｉ６との比も１：ｎにな
っているため、第１０のトランジスタＱ１０には電流ｉ
５が流れるとともに、第１２のトランジスタＱ１２には
電流ｉ６が流れる。なお、抵抗素子Ｒ２には結果として
電流が流れない。
されたＰ型ＭＯＳトランジスタである第１０のトランジ
スタＱ１０は、そのゲート電極にＶGS2(idle)なる低い
電位が印加され、第１０のトランジスタＱ１０と差動対
を構成する第１２のトランジスタＱ１２のゲート電極に
は上記した所定のバイアス電圧が印加されており、第１
０のトランジスタＱ１０及び第１２のトランジスタＱ１
２のゲート電極に印加される電位が実質的に同じにな
り、第１０のトランジスタＱ１０に流れる電流と第１２
のトランジスタＱ１２に流れる電流の比は１：ｎにな
る。そして、第５の定電流源Ｉ５による定電流ｉ５と第
６の定電流源Ｉ６による定電流ｉ６との比も１：ｎにな
っているため、第１０のトランジスタＱ１０には電流ｉ
５が流れるとともに、第１２のトランジスタＱ１２には
電流ｉ６が流れる。なお、抵抗素子Ｒ２には結果として
電流が流れない。
【００８４】第１０のトランジスタＱ１１に定電流ｉ５
が流れることにより、第１１のトランジスタＱ１１にも
定電流ｉ５が流れ、この第１１のトランジスタＱ１１と
カレントミラー回路を構成する第１３のトランジスタＱ
１３にも定電流ｉ５が流れる。従って、負荷素子Ｒ１に
電流ｉ５が流れ、この負荷素子Ｒ１による電圧降下分は
ｉ５×ｒ１になる。この電圧降下分ｉ５×ｒ１は、非導
通状態に近い若干導通状態（この時の第１のトランジス
タＱ１であるＰ型ＭＯＳトランジスタのゲート電位をこ
の第１のトランジスタＱ１のしきい値電圧近辺にする）
で第１のトランジスタＱ１に非常に小さな値であるＩ(i
dle)が流れる時の第１のトランジスタＱ１のゲート／ソ
ース間電圧ＶGS1(idle)と同じになるように設定されて
いる。
が流れることにより、第１１のトランジスタＱ１１にも
定電流ｉ５が流れ、この第１１のトランジスタＱ１１と
カレントミラー回路を構成する第１３のトランジスタＱ
１３にも定電流ｉ５が流れる。従って、負荷素子Ｒ１に
電流ｉ５が流れ、この負荷素子Ｒ１による電圧降下分は
ｉ５×ｒ１になる。この電圧降下分ｉ５×ｒ１は、非導
通状態に近い若干導通状態（この時の第１のトランジス
タＱ１であるＰ型ＭＯＳトランジスタのゲート電位をこ
の第１のトランジスタＱ１のしきい値電圧近辺にする）
で第１のトランジスタＱ１に非常に小さな値であるＩ(i
dle)が流れる時の第１のトランジスタＱ１のゲート／ソ
ース間電圧ＶGS1(idle)と同じになるように設定されて
いる。
【００８５】よって、この時の出力ノード４ｂの電位は
｛電源電位ノードに印加される電源電位ＶDD1−ｉ５×
ｒ１｝になり、出力回路１の第１の入力ノード１ａの電
位は｛ＶDD1−ｉ５×ｒ１(＝ＶGS1(idle))｝になる。そ
の結果、第１のトランジスタＱ１には設定電流Ｉ(idle)
が流れる。この時の設定電流Ｉ(idle)は、第１のトラン
ジスタＱ１がＰ型ＭＯＳトランジスタで構成されている
ため、第１のトランジスタＱ１を非導通状態に近い若干
導通状態にて動作させられるため、非常に小さな電流値
とすることができる。
｛電源電位ノードに印加される電源電位ＶDD1−ｉ５×
ｒ１｝になり、出力回路１の第１の入力ノード１ａの電
位は｛ＶDD1−ｉ５×ｒ１(＝ＶGS1(idle))｝になる。そ
の結果、第１のトランジスタＱ１には設定電流Ｉ(idle)
が流れる。この時の設定電流Ｉ(idle)は、第１のトラン
ジスタＱ１がＰ型ＭＯＳトランジスタで構成されている
ため、第１のトランジスタＱ１を非導通状態に近い若干
導通状態にて動作させられるため、非常に小さな電流値
とすることができる。
【００８６】要するに、この様に無信号時に信号変換回
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD1−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD1−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD1−ＶGS1(idle)に維持させる。
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD1−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD1−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD1−ＶGS1(idle)に維持させる。
【００８７】その結果、第１及び第２のトランジスタＱ
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
【００８８】次に、オペアンプの反転入力端ＩＮ(−)に
入力信号が印加された場合の動作について、図６に示す
主要部の波形（説明の都合上、入力信号として正弦波の
信号が入力されたものとする）を用いて説明する。ま
ず、入力信号（図６の（ａ）参照）がバイアス電圧であ
る１／２ＶDD2に対して負の場合（図６に示す第１の期
間）について説明する。
入力信号が印加された場合の動作について、図６に示す
主要部の波形（説明の都合上、入力信号として正弦波の
信号が入力されたものとする）を用いて説明する。ま
ず、入力信号（図６の（ａ）参照）がバイアス電圧であ
る１／２ＶDD2に対して負の場合（図６に示す第１の期
間）について説明する。
【００８９】入力信号が１／２ＶDD2に対して負である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【００９０】その結果、第５のトランジスタＱ５に１／
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
【００９１】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より低くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位Ｖ
GS2をＶGS2(idle)より低くする。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より低くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位Ｖ
GS2をＶGS2(idle)より低くする。
【００９２】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第２のトランジスタＱ２
に流れる電流は非常に小さな値であるＩ(idle)よりさら
に低い値から０の範囲にされる（図６の（ｃ）参照）。
２のトランジスタＱ２は非導通状態に近い若干導通状態
から非導通状態の範囲にあり、第２のトランジスタＱ２
に流れる電流は非常に小さな値であるＩ(idle)よりさら
に低い値から０の範囲にされる（図６の（ｃ）参照）。
【００９３】一方、入力ノード４ａにゲート電極が接続
された第１０のトランジスタＱ１０は、そのゲート電極
にＶGS2(idle)より低い電位が印加されるため、その電
位差に応じて、第１０のトランジスタＱ１０の導通度が
第１２のトランジスタＱ１２の導通度より高くなる。そ
のため、第１０のトランジスタＱ１０に流れる電流がｉ
５＋Δｉになり、第１２のトランジスタＱ１２に流れる
電流がｉ６−Δｉになる。ただし、Δｉは上記電位差に
応じて増加、減少する電流値であり、第６の定電流源Ｉ
６から抵抗性素子Ｒ４を介して第１０のトランジスタＱ
１０に流れ込む電流である。
された第１０のトランジスタＱ１０は、そのゲート電極
にＶGS2(idle)より低い電位が印加されるため、その電
位差に応じて、第１０のトランジスタＱ１０の導通度が
第１２のトランジスタＱ１２の導通度より高くなる。そ
のため、第１０のトランジスタＱ１０に流れる電流がｉ
５＋Δｉになり、第１２のトランジスタＱ１２に流れる
電流がｉ６−Δｉになる。ただし、Δｉは上記電位差に
応じて増加、減少する電流値であり、第６の定電流源Ｉ
６から抵抗性素子Ｒ４を介して第１０のトランジスタＱ
１０に流れ込む電流である。
【００９４】その結果、第１１及び第１３のトランジス
タＱ１１及びＱ１３にｉ５＋Δｉの電流が流れる（図６
の（ｂ）参照）。このように、第１３のトランジスタＱ
１３に流れる電流は第５の定電流源Ｉ５の定電流値ｉ５
より高くなるため、負荷素子Ｒ１における電圧降下分が
大きくなり、その結果、出力回路１の第１の入力ノード
１ａの電位、つまり第１のトランジスタＱ１のゲート電
位は｛ＶDD−ＶGS1(idle)｝より低くなり（図６の
（ｃ）参照）、Ｐ型ＭＯＳトランジスタからなる第１の
トランジスタＱ１の導通度が高くなり、第１のトランジ
スタＱ１に流れる電流はＩ(idle)より大きくなる。
タＱ１１及びＱ１３にｉ５＋Δｉの電流が流れる（図６
の（ｂ）参照）。このように、第１３のトランジスタＱ
１３に流れる電流は第５の定電流源Ｉ５の定電流値ｉ５
より高くなるため、負荷素子Ｒ１における電圧降下分が
大きくなり、その結果、出力回路１の第１の入力ノード
１ａの電位、つまり第１のトランジスタＱ１のゲート電
位は｛ＶDD−ＶGS1(idle)｝より低くなり（図６の
（ｃ）参照）、Ｐ型ＭＯＳトランジスタからなる第１の
トランジスタＱ１の導通度が高くなり、第１のトランジ
スタＱ１に流れる電流はＩ(idle)より大きくなる。
【００９５】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す（図６の（ｄ）参照）。その結果、
出力回路１の出力ノード１ｃの電位（出力信号）は、１
／２ＶDD1より高くなる（図６の（ｃ）参照）。
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す（図６の（ｄ）参照）。その結果、
出力回路１の出力ノード１ｃの電位（出力信号）は、１
／２ＶDD1より高くなる（図６の（ｃ）参照）。
【００９６】なお、出力回路１の第１及び第２の入力ノ
ード１ａ及び１ｂの電位変化は、キャパシタＣ１及びＣ
２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負帰
還されることになり、非反転入力ノード２ａの電位を安
定化させる。また、出力回路１の消費電流は図６の
（ｅ）のようになる。一方、入力信号（図６の（ａ）参
照）がバイアス電圧である１／２ＶDD2に対して正の場
合（図６に示す第２の期間）について説明する。
ード１ａ及び１ｂの電位変化は、キャパシタＣ１及びＣ
２と帰還抵抗Ｒ３を介して非反転入力ノード２ａに負帰
還されることになり、非反転入力ノード２ａの電位を安
定化させる。また、出力回路１の消費電流は図６の
（ｅ）のようになる。一方、入力信号（図６の（ａ）参
照）がバイアス電圧である１／２ＶDD2に対して正の場
合（図６に示す第２の期間）について説明する。
【００９７】入力信号が１／２ＶDD2に対して正である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より高いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より低くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より小さくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１−Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１＋
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より高いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より低くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より小さくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１−Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１＋
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【００９８】その結果、第５のトランジスタＱ５に１／
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
【００９９】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より高くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位を
ＶGS2(idle)より高くする。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第２のトランジスタＱ２の無信
号時のゲート／ソース間電圧ＶGS2(idle)より高くなる
ように変化する。第２の変換部５の入力ノード５ａの電
位変化はそのまま出力ノード５ｂの電位変化になり、第
２のトランジスタＱ２のゲート電極に印加される電位を
ＶGS2(idle)より高くする。
【０１００】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる（図６
の（ｃ）参照）。
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる（図６
の（ｃ）参照）。
【０１０１】一方、入力ノード４ａにゲート電極が接続
された第１０のトランジスタＱ１０は、そのゲート電極
にＶGS2(idle)より高い電位が印加されるため、その電
位差に応じて、第１０のトランジスタＱ１０の導通度が
第１２のトランジスタＱ１２の導通度より低くなる。そ
のため、第１０のトランジスタＱ１０に流れる電流がｉ
５−Δｉになり、第１２のトランジスタＱ１２に流れる
電流がｉ６＋Δｉになる。ただし、Δｉは上記電位差に
応じて増加、減少する電流値であり、第５の定電流源Ｉ
６から抵抗性素子Ｒ４を介して第１２のトランジスタＱ
１２に流れ込む電流である。
された第１０のトランジスタＱ１０は、そのゲート電極
にＶGS2(idle)より高い電位が印加されるため、その電
位差に応じて、第１０のトランジスタＱ１０の導通度が
第１２のトランジスタＱ１２の導通度より低くなる。そ
のため、第１０のトランジスタＱ１０に流れる電流がｉ
５−Δｉになり、第１２のトランジスタＱ１２に流れる
電流がｉ６＋Δｉになる。ただし、Δｉは上記電位差に
応じて増加、減少する電流値であり、第５の定電流源Ｉ
６から抵抗性素子Ｒ４を介して第１２のトランジスタＱ
１２に流れ込む電流である。
【０１０２】その結果、第１１及び第１３のトランジス
タＱ１１及びＱ１３にｉ５−Δｉの電流が流れる（図６
の（ｂ）参照）。このように、第１３のトランジスタＱ
１３に流れる電流は第５の定電流源Ｉ５の定電流値ｉ５
より低くなるため、負荷素子Ｒ１における電圧降下分が
小さくなり、その結果、出力回路１の第１の入力ノード
１ａの電位、つまり第１のトランジスタＱ１のゲート電
位は｛ＶDD1−ＶGS1(idle)｝より高くなり（図６の
（ｃ）参照）、Ｐ型ＭＯＳトランジスタからなる第１の
トランジスタＱ１の導通度が低くなり、第１のトランジ
スタＱ１に流れる電流はＩ(idle)より小さくなる。
タＱ１１及びＱ１３にｉ５−Δｉの電流が流れる（図６
の（ｂ）参照）。このように、第１３のトランジスタＱ
１３に流れる電流は第５の定電流源Ｉ５の定電流値ｉ５
より低くなるため、負荷素子Ｒ１における電圧降下分が
小さくなり、その結果、出力回路１の第１の入力ノード
１ａの電位、つまり第１のトランジスタＱ１のゲート電
位は｛ＶDD1−ＶGS1(idle)｝より高くなり（図６の
（ｃ）参照）、Ｐ型ＭＯＳトランジスタからなる第１の
トランジスタＱ１の導通度が低くなり、第１のトランジ
スタＱ１に流れる電流はＩ(idle)より小さくなる。
【０１０３】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む（図６の（ｄ）参照）。その結果、出
力回路１の出力ノード１ｃの電位（出力信号）は、１／
２ＶDD1より低くなる（図６の（ｃ）参照）。なお、出
力回路１の第１及び第２の入力ノード１ａ及び１ｂの電
位変化は、キャパシタＣ１及びＣ２と帰還抵抗Ｒ３を介
して非反転入力ノード２ａに負帰還されることになり、
非反転入力ノード２ａの電位を安定化させる。また、出
力回路１の消費電流は図６の（ｅ）のようになる。
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む（図６の（ｄ）参照）。その結果、出
力回路１の出力ノード１ｃの電位（出力信号）は、１／
２ＶDD1より低くなる（図６の（ｃ）参照）。なお、出
力回路１の第１及び第２の入力ノード１ａ及び１ｂの電
位変化は、キャパシタＣ１及びＣ２と帰還抵抗Ｒ３を介
して非反転入力ノード２ａに負帰還されることになり、
非反転入力ノード２ａの電位を安定化させる。また、出
力回路１の消費電流は図６の（ｅ）のようになる。
【０１０４】このように構成されたオペアンプを用いた
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、低電位の電源を用いたものにおいても、信号
変換回路３の電源範囲を出力回路１の電源範囲より広範
囲になるようにしているため、出力回路１を構成する第
１及び第２のトランジスタＱ１及びＱ２のゲート電位の
振幅を大きくとれ、第１及び第２のトランジスタＱ１及
びＱ２の動作抵抗値を十分に下げることができるという
効果を合わせもつものである。
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、低電位の電源を用いたものにおいても、信号
変換回路３の電源範囲を出力回路１の電源範囲より広範
囲になるようにしているため、出力回路１を構成する第
１及び第２のトランジスタＱ１及びＱ２のゲート電位の
振幅を大きくとれ、第１及び第２のトランジスタＱ１及
びＱ２の動作抵抗値を十分に下げることができるという
効果を合わせもつものである。
【０１０５】実施の形態３．図７はこの発明の実施の形
態３を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、信号変換回
路３の構成が相違するだけであり、その他の点について
は同様に構成したものである。
態３を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、信号変換回
路３の構成が相違するだけであり、その他の点について
は同様に構成したものである。
【０１０６】図５において、図１及び図２に付した符号
と同一符号は同一または相当部分を示すものであり、３
は電圧−電流変換回路２の出力に基づいて出力回路１の
第１のトランジスタＱ１のゲート電位を第１の所定電位
（この実施の形態３においては、無信号時の第１のトラ
ンジスタＱ１のゲート／ソース間電圧ＶGS1(idle)を第
１の電源電位ノードに印加される電源電位ＶDDから引い
た値）を基準として制御するとともに、上記出力回路１
の第２のトランジスタＱ２のゲート電位を上記第１の所
定電位より低い第２の所定電位（この実施の形態３にお
いては、無信号時の第２のトランジスタＱ２のゲート−
ソース間電圧ＶGS2(idle)と同じ値）を基準として制御
するための信号変換回路で、出力回路１の第１のトラン
ジスタＱ１のゲート電位を制御するための上記した実施
の形態１と同様の第１の変換部４と、上記出力回路１の
第２のトランジスタＱ２のゲート電位を制御するための
上記した実施の形態１と同様の第２の変換部５とを備え
ている。
と同一符号は同一または相当部分を示すものであり、３
は電圧−電流変換回路２の出力に基づいて出力回路１の
第１のトランジスタＱ１のゲート電位を第１の所定電位
（この実施の形態３においては、無信号時の第１のトラ
ンジスタＱ１のゲート／ソース間電圧ＶGS1(idle)を第
１の電源電位ノードに印加される電源電位ＶDDから引い
た値）を基準として制御するとともに、上記出力回路１
の第２のトランジスタＱ２のゲート電位を上記第１の所
定電位より低い第２の所定電位（この実施の形態３にお
いては、無信号時の第２のトランジスタＱ２のゲート−
ソース間電圧ＶGS2(idle)と同じ値）を基準として制御
するための信号変換回路で、出力回路１の第１のトラン
ジスタＱ１のゲート電位を制御するための上記した実施
の形態１と同様の第１の変換部４と、上記出力回路１の
第２のトランジスタＱ２のゲート電位を制御するための
上記した実施の形態１と同様の第２の変換部５とを備え
ている。
【０１０７】そして、第１の変換部４は、上記した実施
の形態１と同様に形成され、上記した実施の形態１に対
して第７のトランジスタＱ７及び第２の定電流源Ｉ２を
削除し、電圧−電流変換回路２の出力ノード２ｃに接続
される入力ノード４ａを直接第８のトランジスタＱ８の
ゲート電極に接続したものである。なお、第９のトラン
ジスタＱ９のゲート電極に印加するためのバイアス電圧
は、詳細について後述する第２の変換部５により、電圧
−電流変換回路２の出力ノード２ｃの電位を任意に設定
できるため、任意に設定、つまり電圧−電流変換回路２
の出力ノード２ｃにおける無信号時の電位と同じ値、例
えば電圧−電流変換回路２の出力ノード２ｃの無信号時
の電位を電源電位ノードに印加される電源電位ＶDDの１
／２に設定した場合１／２ＶDDに設定すればよく、設計
上の裕度が向上するものである。
の形態１と同様に形成され、上記した実施の形態１に対
して第７のトランジスタＱ７及び第２の定電流源Ｉ２を
削除し、電圧−電流変換回路２の出力ノード２ｃに接続
される入力ノード４ａを直接第８のトランジスタＱ８の
ゲート電極に接続したものである。なお、第９のトラン
ジスタＱ９のゲート電極に印加するためのバイアス電圧
は、詳細について後述する第２の変換部５により、電圧
−電流変換回路２の出力ノード２ｃの電位を任意に設定
できるため、任意に設定、つまり電圧−電流変換回路２
の出力ノード２ｃにおける無信号時の電位と同じ値、例
えば電圧−電流変換回路２の出力ノード２ｃの無信号時
の電位を電源電位ノードに印加される電源電位ＶDDの１
／２に設定した場合１／２ＶDDに設定すればよく、設計
上の裕度が向上するものである。
【０１０８】また、第２の変換部５は、第１４及び第１
５のトランジスタＱ１４及びＱ１５、第７及び第８の定
電流源Ｉ７及びＩ８、負荷素子Ｒ５と抵抗性素子Ｒ６と
によって構成されている。第１４のトランジスタＱ１４
は電圧−電流変換回路２の出力ノード２ｃに接続される
入力ノード５ａに制御電極であるゲート電極が接続さ
れ、他方の主電極であるドレイン電極が接地ノードに接
続されたＰ型ＭＯＳトランジスタからなる。第７の定電
流源Ｉ７は電源電位ノードから電源電位ＶDDが供給され
て定電流ｉ７を供給するためのものであり、定電流供給
ノードが上記第１４のトランジスタＱ１４の一方の主電
極であるソース電極に接続されている。
５のトランジスタＱ１４及びＱ１５、第７及び第８の定
電流源Ｉ７及びＩ８、負荷素子Ｒ５と抵抗性素子Ｒ６と
によって構成されている。第１４のトランジスタＱ１４
は電圧−電流変換回路２の出力ノード２ｃに接続される
入力ノード５ａに制御電極であるゲート電極が接続さ
れ、他方の主電極であるドレイン電極が接地ノードに接
続されたＰ型ＭＯＳトランジスタからなる。第７の定電
流源Ｉ７は電源電位ノードから電源電位ＶDDが供給され
て定電流ｉ７を供給するためのものであり、定電流供給
ノードが上記第１４のトランジスタＱ１４の一方の主電
極であるソース電極に接続されている。
【０１０９】第１５のトランジスタＱ１５は他方の主電
極であるドレイン電極が出力回路１の第２の入力ノード
に接続される出力ノード５ｂに接続され、制御電極であ
るゲート電極に所定電位であるバイアス電位（この実施
の形態３においては無信号時の電圧−電流変換回路２の
出力ノード２ｃの電位と同じであり、上記第９のトラン
ジスタＱ９のゲート電極に対するバイアス電位と同じで
ある。）が印加されるＰ型ＭＯＳトランジスタからな
り、上記第１４のトランジスタＱ１４とチャネル長が等
しくチャネル幅が１：ｍに形成されており、上記第１４
のトランジスタＱ１４とで差動対のトランジスタを構成
している。
極であるドレイン電極が出力回路１の第２の入力ノード
に接続される出力ノード５ｂに接続され、制御電極であ
るゲート電極に所定電位であるバイアス電位（この実施
の形態３においては無信号時の電圧−電流変換回路２の
出力ノード２ｃの電位と同じであり、上記第９のトラン
ジスタＱ９のゲート電極に対するバイアス電位と同じで
ある。）が印加されるＰ型ＭＯＳトランジスタからな
り、上記第１４のトランジスタＱ１４とチャネル長が等
しくチャネル幅が１：ｍに形成されており、上記第１４
のトランジスタＱ１４とで差動対のトランジスタを構成
している。
【０１１０】第８の定電流源Ｉ８は電源電位ノードから
電源電位ＶDDが供給されて定電流ｉ８を供給するための
ものであり、定電流供給ノードが上記第１５のトランジ
スタＱ１５の一方の主電極であるソース電極に接続され
ており、定電流ｉ８が第７の定電流源Ｉ７に流れる定電
流ｉ７に対して１：ｍ（＝ｉ７：ｉ８）の関係になるよ
うに形成されている。負荷素子Ｒ５は出力ノード５ｂと
接地電位ノードとの間に接続された抵抗性素子からな
る。抵抗性素子Ｒ６は上記第１４のトランジスタＱ１４
の一方の主電極と上記第１５のトランジスタＱ１５の一
方の主電極との間に接続されている。
電源電位ＶDDが供給されて定電流ｉ８を供給するための
ものであり、定電流供給ノードが上記第１５のトランジ
スタＱ１５の一方の主電極であるソース電極に接続され
ており、定電流ｉ８が第７の定電流源Ｉ７に流れる定電
流ｉ７に対して１：ｍ（＝ｉ７：ｉ８）の関係になるよ
うに形成されている。負荷素子Ｒ５は出力ノード５ｂと
接地電位ノードとの間に接続された抵抗性素子からな
る。抵抗性素子Ｒ６は上記第１４のトランジスタＱ１４
の一方の主電極と上記第１５のトランジスタＱ１５の一
方の主電極との間に接続されている。
【０１１１】なお、負荷素子Ｒ５の抵抗値ｒ５は、ｒ５
×ｉ８の値が、無信号時の第２のトランジスタＱ２のゲ
ート／ソース間電圧ＶGS2(idle)と同じになるように設
定されている。Ｃ３は電圧−電流変換回路２の出力ノー
ド２ｃと出力回路１の出力ノード１ｃとの間に接続され
た例えばＭＯＳキャパシタからなる第３の容量性素子
で、電圧−電流変換回路２の出力ノード２ｃと出力回路
１の出力ノード１ｃの位相のずれを合わせるためのもの
である。
×ｉ８の値が、無信号時の第２のトランジスタＱ２のゲ
ート／ソース間電圧ＶGS2(idle)と同じになるように設
定されている。Ｃ３は電圧−電流変換回路２の出力ノー
ド２ｃと出力回路１の出力ノード１ｃとの間に接続され
た例えばＭＯＳキャパシタからなる第３の容量性素子
で、電圧−電流変換回路２の出力ノード２ｃと出力回路
１の出力ノード１ｃの位相のずれを合わせるためのもの
である。
【０１１２】次に、このように構成されたオペアンプを
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
【０１１３】そして、第３のトランジスタＱ３に１／２
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
【０１１４】したがって、この時の電圧−電流変換回路
２の出力ノード２ｃの電位は第９及び第１５のトランジ
スタＱ９及びＱ１５のゲート電極に印加されるバイアス
電位と同じになるように設定されている。よって、第２
の変換部５における差動対のトランジスタを構成してい
る第１４のトランジスタＱ１４のゲート電位及び第１５
のトランジスタＱ１５のゲート電位は同じであり、第１
４のトランジスタＱ１４に流れる電流と第１５のトラン
ジスタＱ１５に流れる電流の比は１：ｍになる。
２の出力ノード２ｃの電位は第９及び第１５のトランジ
スタＱ９及びＱ１５のゲート電極に印加されるバイアス
電位と同じになるように設定されている。よって、第２
の変換部５における差動対のトランジスタを構成してい
る第１４のトランジスタＱ１４のゲート電位及び第１５
のトランジスタＱ１５のゲート電位は同じであり、第１
４のトランジスタＱ１４に流れる電流と第１５のトラン
ジスタＱ１５に流れる電流の比は１：ｍになる。
【０１１５】そして、第７の定電流源Ｉ７による定電流
ｉ７と第８の定電流源Ｉ８による定電流ｉ８との比も
１：ｍになっているため、第１４のトランジスタＱ１４
には電流ｉ７が流れるとともに、第１５のトランジスタ
Ｑ１５には電流ｉ８が流れる。なお、抵抗性素子Ｒ６に
は結果として電流が流れない。
ｉ７と第８の定電流源Ｉ８による定電流ｉ８との比も
１：ｍになっているため、第１４のトランジスタＱ１４
には電流ｉ７が流れるとともに、第１５のトランジスタ
Ｑ１５には電流ｉ８が流れる。なお、抵抗性素子Ｒ６に
は結果として電流が流れない。
【０１１６】従って、負荷素子Ｒ５に電流ｉ８が流れ、
この負荷素子Ｒ５による電圧降下分はｉ８×ｒ５にな
る。この電圧降下分ｉ８×ｒ５は、第２のトランジスタ
Ｑ２に設定電流Ｉ(idle)が流れた時の第２のトランジス
タＱ２のゲート／ソース間電圧ＶGS2(idle)と同じに設
定されている。よって、第２のトランジスタＱ２のゲー
ト電極に印加される電位がＶGS2(idle)（＝ｉ８×ｒ
５）であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
この負荷素子Ｒ５による電圧降下分はｉ８×ｒ５にな
る。この電圧降下分ｉ８×ｒ５は、第２のトランジスタ
Ｑ２に設定電流Ｉ(idle)が流れた時の第２のトランジス
タＱ２のゲート／ソース間電圧ＶGS2(idle)と同じに設
定されている。よって、第２のトランジスタＱ２のゲー
ト電極に印加される電位がＶGS2(idle)（＝ｉ８×ｒ
５）であるため、第２のトランジスタＱ２には設定電流
Ｉ(idle)が流れる。この時の設定電流Ｉ(idle)は、第２
のトランジスタＱ２がＮ型ＭＯＳトランジスタで構成さ
れているため、第２のトランジスタＱ２を非導通状態に
近い若干導通状態（この時のゲート電位をこのＮ型ＭＯ
Ｓトランジスタのしきい値電圧近辺にする）にて動作さ
せられるため、非常に小さな電流値とすることができ
る。
【０１１７】一方、第１の変換部４における差動対のト
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
【０１１８】従って、負荷素子Ｒ１に電流ｉ４が流れ、
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
【０１１９】よって、この時の出力ノード４ｂの電位は
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
【０１２０】要するに、この様に無信号時に信号変換回
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
【０１２１】その結果、第１及び第２のトランジスタＱ
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
【０１２２】次に、オペアンプの反転入力端ＩＮ(−)に
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である１／２ＶDDに対して負の
場合について説明する。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である１／２ＶDDに対して負の
場合について説明する。
【０１２３】入力信号が１／２ＶDDに対して負である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【０１２４】その結果、第５のトランジスタＱ５に１／
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
【０１２５】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第９及び第１５のトランジスタ
Ｑ９及びＱ１５に印加されるバイアス電圧（この実施の
形態３においては１／２ＶDD）より低くなるように変化
する。入力ノード５ａにゲート電極が接続された第１４
のトランジスタＱ１４は、そのゲート電極に１／２ＶDD
より低い電位が印加されるため、その電位差に応じて、
第１４のトランジスタＱ１４の導通度が第１５のトラン
ジスタＱ１５の導通度より高くなる。そのため、第１４
のトランジスタＱ１４に流れる電流がｉ７＋Δｉにな
り、第１５のトランジスタＱ１５に流れる電流がｉ８−
Δｉになる。ただし、Δｉは上記電位差に応じて増加、
減少する電流値であり、第８の定電流源Ｉ８から抵抗性
素子Ｒ６を介して第１４のトランジスタＱ１４に流れ込
む電流である。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第９及び第１５のトランジスタ
Ｑ９及びＱ１５に印加されるバイアス電圧（この実施の
形態３においては１／２ＶDD）より低くなるように変化
する。入力ノード５ａにゲート電極が接続された第１４
のトランジスタＱ１４は、そのゲート電極に１／２ＶDD
より低い電位が印加されるため、その電位差に応じて、
第１４のトランジスタＱ１４の導通度が第１５のトラン
ジスタＱ１５の導通度より高くなる。そのため、第１４
のトランジスタＱ１４に流れる電流がｉ７＋Δｉにな
り、第１５のトランジスタＱ１５に流れる電流がｉ８−
Δｉになる。ただし、Δｉは上記電位差に応じて増加、
減少する電流値であり、第８の定電流源Ｉ８から抵抗性
素子Ｒ６を介して第１４のトランジスタＱ１４に流れ込
む電流である。
【０１２６】このように、第１５のトランジスタＱ１５
に流れる電流は第８の定電流源Ｉ８の定電流値ｉ８より
低くなるため、負荷素子Ｒ５における電圧降下分が小さ
くなり、その結果、出力回路１の第２の入力ノード１ｂ
の電位、つまり第２のトランジスタＱ２のゲート電位Ｖ
GS2はＶGS2(idle)より低くなり、Ｎ型ＭＯＳトランジス
タである第２のトランジスタＱ２は非導通状態に近い若
干導通状態から非導通状態の範囲にあり、第２のトラン
ジスタＱ２に流れる電流は非常に小さな値であるＩ(idl
e)よりさらに低い値から０の範囲にされる。
に流れる電流は第８の定電流源Ｉ８の定電流値ｉ８より
低くなるため、負荷素子Ｒ５における電圧降下分が小さ
くなり、その結果、出力回路１の第２の入力ノード１ｂ
の電位、つまり第２のトランジスタＱ２のゲート電位Ｖ
GS2はＶGS2(idle)より低くなり、Ｎ型ＭＯＳトランジス
タである第２のトランジスタＱ２は非導通状態に近い若
干導通状態から非導通状態の範囲にあり、第２のトラン
ジスタＱ２に流れる電流は非常に小さな値であるＩ(idl
e)よりさらに低い値から０の範囲にされる。
【０１２７】一方、入力ノード４ａにゲート電極が接続
された第８のトランジスタＱ８は、そのゲート電極に１
／２ＶDDより低い電位が印加されるため、その電位差に
応じて、第８のトランジスタＱ８の導通度が第９のトラ
ンジスタＱ９の導通度より低くなる。そのため、第８の
トランジスタＱ８に流れる電流がｉ３−Δｉになり、第
９のトランジスタＱ９に流れる電流がｉ４＋Δｉにな
る。ただし、Δｉは上記電位差に応じて増加、減少する
電流値であり、第９のトランジスタＱ９から抵抗性素子
Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流であ
る。
された第８のトランジスタＱ８は、そのゲート電極に１
／２ＶDDより低い電位が印加されるため、その電位差に
応じて、第８のトランジスタＱ８の導通度が第９のトラ
ンジスタＱ９の導通度より低くなる。そのため、第８の
トランジスタＱ８に流れる電流がｉ３−Δｉになり、第
９のトランジスタＱ９に流れる電流がｉ４＋Δｉにな
る。ただし、Δｉは上記電位差に応じて増加、減少する
電流値であり、第９のトランジスタＱ９から抵抗性素子
Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流であ
る。
【０１２８】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり、Ｐ型ＭＯＳトランジ
スタからなる第１のトランジスタＱ１の導通度が高くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り大きくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり、Ｐ型ＭＯＳトランジ
スタからなる第１のトランジスタＱ１の導通度が高くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り大きくなる。
【０１２９】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、１／２ＶDDより高くな
る。なお、出力回路１の第１及び第２の入力ノード１ａ
及び１ｂの電位変化並びに電圧−電流変換回路２の出力
ノード２ｃの電位変化は、キャパシタＣ１及びＣ２並び
にキャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノ
ード２ａに負帰還されることになり、非反転入力ノード
２ａの電位を安定化させる。
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、１／２ＶDDより高くな
る。なお、出力回路１の第１及び第２の入力ノード１ａ
及び１ｂの電位変化並びに電圧−電流変換回路２の出力
ノード２ｃの電位変化は、キャパシタＣ１及びＣ２並び
にキャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノ
ード２ａに負帰還されることになり、非反転入力ノード
２ａの電位を安定化させる。
【０１３０】一方、入力信号がバイアス電圧である１／
２ＶDDに対して正の場合について説明する。入力信号が
１／２ＶDDに対して正であると、電圧−電流変換回路２
の反転入力ノード２ａの電位が非反転入力ノード２ｂの
電位より高いから、その電位差に応じて、第３のトラン
ジスタＱ３の導通度が第４のトランジスタＱ４の導通度
より低くなるため、第３のトランジスタＱ３に流れる電
流が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
２ＶDDに対して正の場合について説明する。入力信号が
１／２ＶDDに対して正であると、電圧−電流変換回路２
の反転入力ノード２ａの電位が非反転入力ノード２ｂの
電位より高いから、その電位差に応じて、第３のトラン
ジスタＱ３の導通度が第４のトランジスタＱ４の導通度
より低くなるため、第３のトランジスタＱ３に流れる電
流が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
【０１３１】その結果、第５のトランジスタＱ５に１／
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
【０１３２】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第９のトランジスタＱ９及び第
１５のトランジスタＱ１５に印加されるバイアス電圧
（この実施の形態３においては１／２ＶDD）より高くな
るように変化する。入力ノード５ａにゲート電極が接続
された第１４のトランジスタＱ１４は、そのゲート電極
に１／２ＶDDより高い電位が印加されるため、その電位
差に応じて、第１４のトランジスタＱ１４の導通度が第
１５のトランジスタＱ１５の導通度より低くなる。その
ため、第１４のトランジスタＱ１４に流れる電流がｉ７
−Δｉになり、第１５のトランジスタＱ１５に流れる電
流がｉ８＋Δｉになる。ただし、Δｉは上記電位差に応
じて増加、減少する電流値であり、第７の定電流源Ｉ７
から抵抗性素子Ｒ６を介して第１５のトランジスタＱ１
５に流れ込む電流である。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第９のトランジスタＱ９及び第
１５のトランジスタＱ１５に印加されるバイアス電圧
（この実施の形態３においては１／２ＶDD）より高くな
るように変化する。入力ノード５ａにゲート電極が接続
された第１４のトランジスタＱ１４は、そのゲート電極
に１／２ＶDDより高い電位が印加されるため、その電位
差に応じて、第１４のトランジスタＱ１４の導通度が第
１５のトランジスタＱ１５の導通度より低くなる。その
ため、第１４のトランジスタＱ１４に流れる電流がｉ７
−Δｉになり、第１５のトランジスタＱ１５に流れる電
流がｉ８＋Δｉになる。ただし、Δｉは上記電位差に応
じて増加、減少する電流値であり、第７の定電流源Ｉ７
から抵抗性素子Ｒ６を介して第１５のトランジスタＱ１
５に流れ込む電流である。
【０１３３】このように、第１５のトランジスタＱ１５
に流れる電流は第８の定電流源Ｉ８の定電流値ｉ８より
高くなるため、負荷素子Ｒ５における電圧降下分が大き
くなり、その結果、第２のトランジスタＱ２のゲート電
極に印加される電位ＶGS2をＶGS2(idle)より高くする。
に流れる電流は第８の定電流源Ｉ８の定電流値ｉ８より
高くなるため、負荷素子Ｒ５における電圧降下分が大き
くなり、その結果、第２のトランジスタＱ２のゲート電
極に印加される電位ＶGS2をＶGS2(idle)より高くする。
【０１３４】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる。
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる。
【０１３５】一方、入力ノード４ａにゲート電極が接続
された第８のトランジスタＱ８は、そのゲート電極に第
９のトランジスタＱ９に印加されるバイアス電圧（この
実施の形態３においては１／２ＶDD）より高い電位が印
加されるため、その電位差に応じて、第８のトランジス
タＱ８の導通度が第９のトランジスタＱ９の導通度より
高くなる。そのため、第８のトランジスタＱ８に流れる
電流がｉ３＋Δｉになり、第９のトランジスタＱ９に流
れる電流がｉ４−Δｉになる。ただし、Δｉは上記電位
差に応じて増加、減少する電流値であり、第８のトラン
ジスタＱ８から抵抗性素子Ｒ２を介して第４の定電流源
Ｉ４に流れ込む電流である。
された第８のトランジスタＱ８は、そのゲート電極に第
９のトランジスタＱ９に印加されるバイアス電圧（この
実施の形態３においては１／２ＶDD）より高い電位が印
加されるため、その電位差に応じて、第８のトランジス
タＱ８の導通度が第９のトランジスタＱ９の導通度より
高くなる。そのため、第８のトランジスタＱ８に流れる
電流がｉ３＋Δｉになり、第９のトランジスタＱ９に流
れる電流がｉ４−Δｉになる。ただし、Δｉは上記電位
差に応じて増加、減少する電流値であり、第８のトラン
ジスタＱ８から抵抗性素子Ｒ２を介して第４の定電流源
Ｉ４に流れ込む電流である。
【０１３６】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型ＭＯＳト
ランジスタからなる第１のトランジスタＱ１の導通度が
低くなり、第１のトランジスタＱ１に流れる電流はＩ(i
dle)より小さくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型ＭＯＳト
ランジスタからなる第１のトランジスタＱ１の導通度が
低くなり、第１のトランジスタＱ１に流れる電流はＩ(i
dle)より小さくなる。
【０１３７】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、１／２ＶDDより低くなる。
なお、出力回路１の第１及び第２の入力ノード１ａ及び
１ｂの電位変化並びに電圧−電流変換回路２の出力ノー
ド２ｃの電位変化は、キャパシタＣ１及びＣ２並びにキ
ャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノード
２ａに負帰還されることになり、非反転入力ノード２ａ
の電位を安定化させる。
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、１／２ＶDDより低くなる。
なお、出力回路１の第１及び第２の入力ノード１ａ及び
１ｂの電位変化並びに電圧−電流変換回路２の出力ノー
ド２ｃの電位変化は、キャパシタＣ１及びＣ２並びにキ
ャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノード
２ａに負帰還されることになり、非反転入力ノード２ａ
の電位を安定化させる。
【０１３８】このように構成されたオペアンプを用いた
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、電圧−電流変換回路２の出力ノード２ｃにお
ける無信号時の電位並びに信号変換回路２の第１及び第
２の変換部４及び５のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、電圧−電流変換回路２の出力ノード２ｃにお
ける無信号時の電位並びに信号変換回路２の第１及び第
２の変換部４及び５のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
【０１３９】実施の形態４．図８はこの発明の実施の形
態４を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
７に示した実施の形態３に対して、信号変換回路３とし
て電圧−電流変換回路２の出力ノード２ｃと第１及び第
２の変換部４及び５の入力ノード４ａ及び５ａとの間に
レベルシフト回路からなるレベルシフト部９を設けた点
が相違し、その他の点については上記した実施の形態３
と同様に構成したものである。
態４を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
７に示した実施の形態３に対して、信号変換回路３とし
て電圧−電流変換回路２の出力ノード２ｃと第１及び第
２の変換部４及び５の入力ノード４ａ及び５ａとの間に
レベルシフト回路からなるレベルシフト部９を設けた点
が相違し、その他の点については上記した実施の形態３
と同様に構成したものである。
【０１４０】図８において、図７に付した符号と同一符
号は同一または相当部分を示すものであり、９は入力ノ
ードが電圧−電流変換回路２の出力ノード２ｃに接続さ
れ、出力ノードが第１及び第２の変換部４及び５の入力
ノード４ａ及び５ａに接続され、電圧−電流変換回路２
の出力ノード２ｃに現れた電位をレベルシフト、この実
施例においては電位を比例的に上昇させ、第１及び第２
の変換部４及び５の入力ノード４ａ及び５ａに与える信
号変換回路３のレベルシフト部で、制御電極であるゲー
ト電極が入力ノード９ａに接続され、一方の主電極であ
るソース電極が出力ノードに接続され、他方の主電極で
あるドレイン電極が接地電位ノードに接続されたＰ型Ｍ
ＯＳトランジスタからなる第１６のトランジスタと、電
源電位ノードから電源電位ＶDDが供給されて定電流ｉ９
を供給するためのものであり、定電流供給ノードが上記
第１６のトランジスタＱ１６のソース電極に接続された
第９の定電流源Ｉ９とを有しているものである。
号は同一または相当部分を示すものであり、９は入力ノ
ードが電圧−電流変換回路２の出力ノード２ｃに接続さ
れ、出力ノードが第１及び第２の変換部４及び５の入力
ノード４ａ及び５ａに接続され、電圧−電流変換回路２
の出力ノード２ｃに現れた電位をレベルシフト、この実
施例においては電位を比例的に上昇させ、第１及び第２
の変換部４及び５の入力ノード４ａ及び５ａに与える信
号変換回路３のレベルシフト部で、制御電極であるゲー
ト電極が入力ノード９ａに接続され、一方の主電極であ
るソース電極が出力ノードに接続され、他方の主電極で
あるドレイン電極が接地電位ノードに接続されたＰ型Ｍ
ＯＳトランジスタからなる第１６のトランジスタと、電
源電位ノードから電源電位ＶDDが供給されて定電流ｉ９
を供給するためのものであり、定電流供給ノードが上記
第１６のトランジスタＱ１６のソース電極に接続された
第９の定電流源Ｉ９とを有しているものである。
【０１４１】なお、このレベルシフト部９の出力ノード
に現れる無信号時の電位は、第１及び第２の変換部の第
９及び第１６のトランジスタＱ９及びＱ１６に印加され
るバイアス電位と同じ電位になるように設定される。こ
のように構成されたオペアンプを用いた増幅回路の動作
は、電圧−電流変換回路２の出力ノード２ａに現れた電
位を信号変換回路３のレベルシフト部９がレベルシフト
して第１及び第２の変換部４及び５の入力ノード４ａ及
び５ａに与えている点が上記した実施の形態３と相違す
るだけであり、上記した実施の形態３と同様に動作する
ものである。
に現れる無信号時の電位は、第１及び第２の変換部の第
９及び第１６のトランジスタＱ９及びＱ１６に印加され
るバイアス電位と同じ電位になるように設定される。こ
のように構成されたオペアンプを用いた増幅回路の動作
は、電圧−電流変換回路２の出力ノード２ａに現れた電
位を信号変換回路３のレベルシフト部９がレベルシフト
して第１及び第２の変換部４及び５の入力ノード４ａ及
び５ａに与えている点が上記した実施の形態３と相違す
るだけであり、上記した実施の形態３と同様に動作する
ものである。
【０１４２】したがって、このように構成されたオペア
ンプを用いた増幅回路においては、上記実施の形態３と
同様な効果を奏する他、回路設計上、電圧−電流変換回
路２の出力ノード２ｃにおける無信号時の電位をあまり
大きくできなくとも、レベルシフト部９により信号変換
回路２の第１及び第２の変換部４及び５の入力ノード４
ａ及び５ａの電位を大きくでき、出力回路１の第１及び
第２のトランジスタＱ１及びＱ２のゲート電位を精度よ
く制御できるという効果を合わせもつものである。
ンプを用いた増幅回路においては、上記実施の形態３と
同様な効果を奏する他、回路設計上、電圧−電流変換回
路２の出力ノード２ｃにおける無信号時の電位をあまり
大きくできなくとも、レベルシフト部９により信号変換
回路２の第１及び第２の変換部４及び５の入力ノード４
ａ及び５ａの電位を大きくでき、出力回路１の第１及び
第２のトランジスタＱ１及びＱ２のゲート電位を精度よ
く制御できるという効果を合わせもつものである。
【０１４３】実施の形態５．図９はこの発明の実施の形
態５を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、信号変換回
路３の構成が相違するだけであり、その他の点について
は同様に構成したものである。
態５を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペアン
プと略称する）を用いた増幅回路を示すものであり、図
１及び図２に示した実施の形態１に対して、信号変換回
路３の構成が相違するだけであり、その他の点について
は同様に構成したものである。
【０１４４】図９において、図１及び図２に付した符号
と同一符号は同一または相当部分を示すものであり、信
号変換回路３の第１の変換部４は、上記した実施の形態
１と同様に形成され、上記した実施の形態１に対して第
７のトランジスタＱ７及び第２の定電流源Ｉ２を削除
し、電圧−電流変換回路２の出力ノード２ｃに接続され
る入力ノード４ａを直接第８のトランジスタＱ８のゲー
ト電極に接続したものである。
と同一符号は同一または相当部分を示すものであり、信
号変換回路３の第１の変換部４は、上記した実施の形態
１と同様に形成され、上記した実施の形態１に対して第
７のトランジスタＱ７及び第２の定電流源Ｉ２を削除
し、電圧−電流変換回路２の出力ノード２ｃに接続され
る入力ノード４ａを直接第８のトランジスタＱ８のゲー
ト電極に接続したものである。
【０１４５】なお、第９のトランジスタＱ９に印加され
るバイアス電圧は、詳細は後述する第２の変換部５によ
り、電圧−電流変換回路２の出力ノードにおける無信号
時の電位を任意に設定できるため、任意に設定でき、例
えば、この実施の形態５においては電圧−電流変換回路
２の出力ノードにおける無信号時の電位を電源電位ノー
ドに印加される電源電位ＶDDの１／２にし、１／２ＶDD
に設定される。
るバイアス電圧は、詳細は後述する第２の変換部５によ
り、電圧−電流変換回路２の出力ノードにおける無信号
時の電位を任意に設定できるため、任意に設定でき、例
えば、この実施の形態５においては電圧−電流変換回路
２の出力ノードにおける無信号時の電位を電源電位ノー
ドに印加される電源電位ＶDDの１／２にし、１／２ＶDD
に設定される。
【０１４６】また、第２の変換部５は、第１７のトラン
ジスタＱ１７、第１０の定電流源Ｉ１０、抵抗性素子Ｒ
７とによって構成されている。第１７のトランジスタＱ
１７は電圧−電流変換回路２の出力ノード２ｃに接続さ
れる入力ノード５ａに制御電極であるゲート電極が接続
され、他方の主電極であるドレイン電極が電源電位ノー
ドに接続されたＮ型ＭＯＳトランジスタからなる。
ジスタＱ１７、第１０の定電流源Ｉ１０、抵抗性素子Ｒ
７とによって構成されている。第１７のトランジスタＱ
１７は電圧−電流変換回路２の出力ノード２ｃに接続さ
れる入力ノード５ａに制御電極であるゲート電極が接続
され、他方の主電極であるドレイン電極が電源電位ノー
ドに接続されたＮ型ＭＯＳトランジスタからなる。
【０１４７】第１０の定電流源Ｉ７は上記第１７のトラ
ンジスタＱ１７の一方の主電極であるソース電極に定電
流引抜ノードが接続され、この定電流引抜ノードから接
地電位ノードに定電流ｉ１０を引き抜くためのものであ
る。抵抗性素子Ｒ７は上記第１７のトランジスタＱ１７
のソース電極と出力回路１の第２の入力ノード１ｂとの
間に接続されている。
ンジスタＱ１７の一方の主電極であるソース電極に定電
流引抜ノードが接続され、この定電流引抜ノードから接
地電位ノードに定電流ｉ１０を引き抜くためのものであ
る。抵抗性素子Ｒ７は上記第１７のトランジスタＱ１７
のソース電極と出力回路１の第２の入力ノード１ｂとの
間に接続されている。
【０１４８】第１７のトランジスタＱ１７はゲート電極
に電圧−電流変換回路２の出力ノード２ａに現れる無信
号時の電位が与えられると、所定の導通度になって第１
０の定電流源Ｉ１０に流れる定電流値ｉ１０と同じ電流
が流れ、出力ノード５ｂからの電流の流れ出し及び流れ
込みがなく、出力ノード５ｂの電位を第２のトランジス
タＱ２に設定電流Ｉ(idle)が流れた時の第２のトランジ
スタＱ２のゲート／ソース間電圧ＶGS2(idle)とし、上
記無信号時の電位より高い電位が与えられると上記所定
の導通度より高い導通度になってｉ１０より大きな電流
が流れ、抵抗性素子Ｒ７を介して出力ノード５ｂから出
力回路１の第２の入力ノード１ｂに電流を流し、出力ノ
ード５ｂの電位を上記ＶGS2(idle)より低くし、上記無
信号時の電位より低い電位が与えられると上記所定の導
通度より低い導通度になってｉ１０より小さな電流が流
れ、出力回路１の第２の入力ノード１ｂから出力ノード
５ｂ及び抵抗性素子Ｒ７を介して第１０の定電流源Ｉ１
０に流れ込み、出力ノード５ｂの電位を上記ＶGS2(idl
e)より高くする。
に電圧−電流変換回路２の出力ノード２ａに現れる無信
号時の電位が与えられると、所定の導通度になって第１
０の定電流源Ｉ１０に流れる定電流値ｉ１０と同じ電流
が流れ、出力ノード５ｂからの電流の流れ出し及び流れ
込みがなく、出力ノード５ｂの電位を第２のトランジス
タＱ２に設定電流Ｉ(idle)が流れた時の第２のトランジ
スタＱ２のゲート／ソース間電圧ＶGS2(idle)とし、上
記無信号時の電位より高い電位が与えられると上記所定
の導通度より高い導通度になってｉ１０より大きな電流
が流れ、抵抗性素子Ｒ７を介して出力ノード５ｂから出
力回路１の第２の入力ノード１ｂに電流を流し、出力ノ
ード５ｂの電位を上記ＶGS2(idle)より低くし、上記無
信号時の電位より低い電位が与えられると上記所定の導
通度より低い導通度になってｉ１０より小さな電流が流
れ、出力回路１の第２の入力ノード１ｂから出力ノード
５ｂ及び抵抗性素子Ｒ７を介して第１０の定電流源Ｉ１
０に流れ込み、出力ノード５ｂの電位を上記ＶGS2(idl
e)より高くする。
【０１４９】次に、このように構成されたオペアンプを
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
【０１５０】そして、第３のトランジスタＱ３に１／２
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の出力ノード２ｃから信
号変換回路３の第１及び第２の変換部４及び５の入力ノ
ード４ａ及び５ａへ流れ出す電流もなく、入力ノード４
ａ及び５ａから出力ノード２ｃへ流れ込む電流もない。
【０１５１】したがって、この時の電圧−電流変換回路
２の出力ノード２ｃの電位は、第１７のトランジスタＱ
１７がｉ１０を流れる導通度にされるゲート電位及び第
９のトランジスタＱ１７に印加されるバイアス電位と同
じ、この実施の形態５においては１／２ＶDDになる。よ
って、第２の変換部５の第１７のトランジスタＱ１７は
所定の導通度で導通状態になり、電流ｉ１０が流れる。
この電流ｉ１０は第１０の定電流源Ｉ１０に流れる定電
流ｉ１０と同じであるから、出力ノード５ｂからの電流
の流れ出し及び流れ込みがなく、出力ノード５ｂの電位
は第２のトランジスタＱ２に設定電流Ｉ(idle)が流れた
時の第２のトランジスタＱ２のゲート／ソース間電圧Ｖ
GS2(idle)と同じになる。
２の出力ノード２ｃの電位は、第１７のトランジスタＱ
１７がｉ１０を流れる導通度にされるゲート電位及び第
９のトランジスタＱ１７に印加されるバイアス電位と同
じ、この実施の形態５においては１／２ＶDDになる。よ
って、第２の変換部５の第１７のトランジスタＱ１７は
所定の導通度で導通状態になり、電流ｉ１０が流れる。
この電流ｉ１０は第１０の定電流源Ｉ１０に流れる定電
流ｉ１０と同じであるから、出力ノード５ｂからの電流
の流れ出し及び流れ込みがなく、出力ノード５ｂの電位
は第２のトランジスタＱ２に設定電流Ｉ(idle)が流れた
時の第２のトランジスタＱ２のゲート／ソース間電圧Ｖ
GS2(idle)と同じになる。
【０１５２】その結果、第２のトランジスタＱ２のゲー
ト電極に印加される電位がＶGS2になり、第２のトラン
ジスタＱ２には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第２のトランジスタＱ２がＮ型ＭＯ
Ｓトランジスタで構成されているため、第２のトランジ
スタＱ２を非導通状態に近い若干導通状態（この時のゲ
ート電位をこのＮ型ＭＯＳトランジスタのしきい値電圧
近辺にする）にて動作させられるため、非常に小さな電
流値とすることができる。
ト電極に印加される電位がＶGS2になり、第２のトラン
ジスタＱ２には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第２のトランジスタＱ２がＮ型ＭＯ
Ｓトランジスタで構成されているため、第２のトランジ
スタＱ２を非導通状態に近い若干導通状態（この時のゲ
ート電位をこのＮ型ＭＯＳトランジスタのしきい値電圧
近辺にする）にて動作させられるため、非常に小さな電
流値とすることができる。
【０１５３】一方、第１の変換部４における差動対のト
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
【０１５４】従って、負荷素子Ｒ１に電流ｉ４が流れ、
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
【０１５５】よって、この時の出力ノード４ｂの電位は
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
【０１５６】要するに、この様に無信号時に信号変換回
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
【０１５７】その結果、第１及び第２のトランジスタＱ
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
【０１５８】次に、オペアンプの反転入力端ＩＮ(−)に
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である１／２ＶDDに対して負の
場合について説明する。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を説明する。まず、
入力信号がバイアス電圧である１／２ＶDDに対して負の
場合について説明する。
【０１５９】入力信号が１／２ＶDDに対して負である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【０１６０】その結果、第５のトランジスタＱ５に１／
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第１の変換部４の入力ノード４ａ
及び第２の変換部５の入力ノード５ａから第６のトラン
ジスタＱ６に流れ込むことになる。
【０１６１】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は、上
記電流差２Δｉ１に応じて、第１７のトランジスタＱ１
７の導通度を低くするように、第９のトランジスタＱ９
に印加されるバイアス電圧（この実施の形態５において
は１／２ＶDD）より低くなるように変化する。入力ノー
ド５ａにゲート電極が接続された第１７のトランジスタ
Ｑ１７は、そのゲート電極に印加される電位が無信号時
の電位より低い電位が印加されるため、その電位に応じ
て、第１７のトランジスタＱ１７の導通度が低くなる。
第１７のトランジスタＱ１７の導通度が低くなることに
より、第１７のトランジスタＱ１７に流れる電流が電流
ｉ１０より小さくなる。
４ａ及び第２の変換部５の入力ノード５ａの電位は、上
記電流差２Δｉ１に応じて、第１７のトランジスタＱ１
７の導通度を低くするように、第９のトランジスタＱ９
に印加されるバイアス電圧（この実施の形態５において
は１／２ＶDD）より低くなるように変化する。入力ノー
ド５ａにゲート電極が接続された第１７のトランジスタ
Ｑ１７は、そのゲート電極に印加される電位が無信号時
の電位より低い電位が印加されるため、その電位に応じ
て、第１７のトランジスタＱ１７の導通度が低くなる。
第１７のトランジスタＱ１７の導通度が低くなることに
より、第１７のトランジスタＱ１７に流れる電流が電流
ｉ１０より小さくなる。
【０１６２】その結果、出力回路１の第２の入力ノード
１ｂから出力ノード５ｂ及び抵抗性素子Ｒ７を介して第
７の定電流源Ｉ１０に電流が流れることになり、出力ノ
ード５ｂの電位が低くなり、出力回路１の第２の入力ノ
ード１ｂの電位、つまり第２のトランジスタＱ２のゲー
ト電位ＶGS2はＶGS2(idle)より低くなる。Ｎ型ＭＯＳト
ランジスタである第２のトランジスタＱ２は非導通状態
に近い若干導通状態から非導通状態の範囲にあり、第２
のトランジスタＱ２に流れる電流は非常に小さな値であ
るＩ(idle)よりさらに低い値から０の範囲にされる。
１ｂから出力ノード５ｂ及び抵抗性素子Ｒ７を介して第
７の定電流源Ｉ１０に電流が流れることになり、出力ノ
ード５ｂの電位が低くなり、出力回路１の第２の入力ノ
ード１ｂの電位、つまり第２のトランジスタＱ２のゲー
ト電位ＶGS2はＶGS2(idle)より低くなる。Ｎ型ＭＯＳト
ランジスタである第２のトランジスタＱ２は非導通状態
に近い若干導通状態から非導通状態の範囲にあり、第２
のトランジスタＱ２に流れる電流は非常に小さな値であ
るＩ(idle)よりさらに低い値から０の範囲にされる。
【０１６３】一方、入力ノード４ａにゲート電極が接続
された第８のトランジスタＱ８は、そのゲート電極に１
／２ＶDDより低い電位が印加されるため、その電位差に
応じて、第８のトランジスタＱ８の導通度が第９のトラ
ンジスタＱ９の導通度より低くなる。そのため、第８の
トランジスタＱ８に流れる電流がｉ３−Δｉになり、第
９のトランジスタＱ９に流れる電流がｉ４＋Δｉにな
る。ただし、Δｉは上記電位差に応じて増加、減少する
電流値であり、第９のトランジスタＱ９から抵抗性素子
Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流であ
る。
された第８のトランジスタＱ８は、そのゲート電極に１
／２ＶDDより低い電位が印加されるため、その電位差に
応じて、第８のトランジスタＱ８の導通度が第９のトラ
ンジスタＱ９の導通度より低くなる。そのため、第８の
トランジスタＱ８に流れる電流がｉ３−Δｉになり、第
９のトランジスタＱ９に流れる電流がｉ４＋Δｉにな
る。ただし、Δｉは上記電位差に応じて増加、減少する
電流値であり、第９のトランジスタＱ９から抵抗性素子
Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流であ
る。
【０１６４】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり、Ｐ型ＭＯＳトランジ
スタからなる第１のトランジスタＱ１の導通度が高くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り大きくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は｛Ｖ
DD−ＶGS1(idle)｝より低くなり、Ｐ型ＭＯＳトランジ
スタからなる第１のトランジスタＱ１の導通度が高くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り大きくなる。
【０１６５】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、１／２ＶDDより高くな
る。なお、出力回路１の第１及び第２の入力ノード１ａ
及び１ｂの電位変化並びに電圧−電流変換回路２の出力
ノード２ｃの電位変化は、キャパシタＣ１及びＣ２並び
にキャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノ
ード２ａに負帰還されることになり、非反転入力ノード
２ａの電位を安定化させる。
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、１／２ＶDDより高くな
る。なお、出力回路１の第１及び第２の入力ノード１ａ
及び１ｂの電位変化並びに電圧−電流変換回路２の出力
ノード２ｃの電位変化は、キャパシタＣ１及びＣ２並び
にキャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノ
ード２ａに負帰還されることになり、非反転入力ノード
２ａの電位を安定化させる。
【０１６６】一方、入力信号がバイアス電圧である１／
２ＶDDに対して正の場合について説明する。入力信号が
１／２ＶDDに対して正であると、電圧−電流変換回路２
の反転入力ノード２ａの電位が非反転入力ノード２ｂの
電位より高いから、その電位差に応じて、第３のトラン
ジスタＱ３の導通度が第４のトランジスタＱ４の導通度
より低くなるため、第３のトランジスタＱ３に流れる電
流が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
２ＶDDに対して正の場合について説明する。入力信号が
１／２ＶDDに対して正であると、電圧−電流変換回路２
の反転入力ノード２ａの電位が非反転入力ノード２ｂの
電位より高いから、その電位差に応じて、第３のトラン
ジスタＱ３の導通度が第４のトランジスタＱ４の導通度
より低くなるため、第３のトランジスタＱ３に流れる電
流が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
【０１６７】その結果、第５のトランジスタＱ５に１／
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から信号変換回路３の第１
の変換部４の入力ノード４ａ及び第２の変換部５の入力
ノード５ａに流れ込むことになる。
【０１６８】したがって、第１の変換部４の入力ノード
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第１７のトランジスタＱ１７の
導通度を高くするように、第９のトランジスタＱ９に印
加されるバイアス電圧（この実施の形態５においては１
／２ＶDD）より高くなるように変化する。入力ノード５
ａにゲート電極が接続された第１７のトランジスタＱ１
７は、そのゲート電極に印加される電位が無信号時の電
位より高い電位が印加されるため、その電位に応じて、
第１７のトランジスタＱ１７の導通度が高くなる。第１
７のトランジスタＱ１７の導通度が高くなることによ
り、第１７のトランジスタＱ１７に流れる電流が電流ｉ
１０より大きくなる。
４ａ及び第２の変換部５の入力ノード５ａの電位は上記
電流差２Δｉ１に応じて第１７のトランジスタＱ１７の
導通度を高くするように、第９のトランジスタＱ９に印
加されるバイアス電圧（この実施の形態５においては１
／２ＶDD）より高くなるように変化する。入力ノード５
ａにゲート電極が接続された第１７のトランジスタＱ１
７は、そのゲート電極に印加される電位が無信号時の電
位より高い電位が印加されるため、その電位に応じて、
第１７のトランジスタＱ１７の導通度が高くなる。第１
７のトランジスタＱ１７の導通度が高くなることによ
り、第１７のトランジスタＱ１７に流れる電流が電流ｉ
１０より大きくなる。
【０１６９】その結果、第１７のトランジスタＱ１７か
ら抵抗性素子Ｒ７及び出力ノード５ｂを介して出力回路
１の第２の入力ノード１ｂに電流が流れることになり、
出力ノード５ｂの電位が高くなり、出力回路１の第２の
入力ノード１ｂの電位、つまり第２のトランジスタＱ２
のゲート電位ＶGS2はＶGS2(idle)より高くなる。
ら抵抗性素子Ｒ７及び出力ノード５ｂを介して出力回路
１の第２の入力ノード１ｂに電流が流れることになり、
出力ノード５ｂの電位が高くなり、出力回路１の第２の
入力ノード１ｂの電位、つまり第２のトランジスタＱ２
のゲート電位ＶGS2はＶGS2(idle)より高くなる。
【０１７０】よって、Ｎ型ＭＯＳトランジスタである第
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる。
２のトランジスタＱ２は非導通状態に近い若干導通状態
より導通度の高い導通状態になり、第２のトランジスタ
Ｑ２に流れる電流はＩ(idle)より高い値にされる。
【０１７１】一方、入力ノード４ａにゲート電極が接続
された第８のトランジスタＱ８は、そのゲート電極に第
９のトランジスタＱ９に印加されるバイアス電圧（この
実施の形態５においては１／２ＶDD）より高い電位が印
加されるため、その電位差に応じて、第８のトランジス
タＱ８の導通度が第９のトランジスタＱ９の導通度より
高くなる。そのため、第８のトランジスタＱ８に流れる
電流がｉ３＋Δｉになり、第９のトランジスタＱ９に流
れる電流がｉ４−Δｉになる。ただし、Δｉは上記電位
差に応じて増加、減少する電流値であり、第８のトラン
ジスタＱ８から抵抗性素子Ｒ２を介して第４の定電流源
Ｉ４に流れ込む電流である。
された第８のトランジスタＱ８は、そのゲート電極に第
９のトランジスタＱ９に印加されるバイアス電圧（この
実施の形態５においては１／２ＶDD）より高い電位が印
加されるため、その電位差に応じて、第８のトランジス
タＱ８の導通度が第９のトランジスタＱ９の導通度より
高くなる。そのため、第８のトランジスタＱ８に流れる
電流がｉ３＋Δｉになり、第９のトランジスタＱ９に流
れる電流がｉ４−Δｉになる。ただし、Δｉは上記電位
差に応じて増加、減少する電流値であり、第８のトラン
ジスタＱ８から抵抗性素子Ｒ２を介して第４の定電流源
Ｉ４に流れ込む電流である。
【０１７２】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型ＭＯＳト
ランジスタからなる第１のトランジスタＱ１の導通度が
低くなり、第１のトランジスタＱ１に流れる電流はＩ(i
dle)より小さくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型ＭＯＳト
ランジスタからなる第１のトランジスタＱ１の導通度が
低くなり、第１のトランジスタＱ１に流れる電流はＩ(i
dle)より小さくなる。
【０１７３】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、１／２ＶDDより低くなる。
なお、出力回路１の第１及び第２の入力ノード１ａ及び
１ｂの電位変化並びに電圧−電流変換回路２の出力ノー
ド２ｃの電位変化は、キャパシタＣ１及びＣ２並びにキ
ャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノード
２ａに負帰還されることになり、非反転入力ノード２ａ
の電位を安定化させる。
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、１／２ＶDDより低くなる。
なお、出力回路１の第１及び第２の入力ノード１ａ及び
１ｂの電位変化並びに電圧−電流変換回路２の出力ノー
ド２ｃの電位変化は、キャパシタＣ１及びＣ２並びにキ
ャパシタＣ３と帰還抵抗Ｒ３を介して非反転入力ノード
２ａに負帰還されることになり、非反転入力ノード２ａ
の電位を安定化させる。
【０１７４】このように構成されたオペアンプを用いた
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、電圧−電流変換回路２の出力ノード２ｃにお
ける無信号時の電位並びに信号変換回路２の第１及び第
２の変換部４及び５のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、電圧−電流変換回路２の出力ノード２ｃにお
ける無信号時の電位並びに信号変換回路２の第１及び第
２の変換部４及び５のバイアス電位を任意に設定できる
ため、設計裕度が向上するという効果を合わせもつもの
である。
【０１７５】実施の形態６．図１０はこの発明の実施の
形態６を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１及び図２に示した実施の形態１に対して、電圧−電
流変換回路２及び信号変換回路３の構成が若干相違する
だけであり、その他の点については同様に構成したもの
である。
形態６を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１及び図２に示した実施の形態１に対して、電圧−電
流変換回路２及び信号変換回路３の構成が若干相違する
だけであり、その他の点については同様に構成したもの
である。
【０１７６】図１０において、図１及び図２に付した符
号と同一符号は同一または相当部分を示すものであり、
電圧−電流変換回路２は、上記した実施の形態１と同様
に形成され、上記した実施の形態１に対して、第６のト
ランジスタＱ６のドレイン電極が接続される出力ノード
（以下、第１の出力ノードと称す。）２ｃの電位をレベ
ルシフトした電位、つまり、第１の出力ノード２ｃに現
れる第１の値と異なり、上記第１の値と同相に変化する
値からなる第２の値である電位を第２の出力ノード２ｄ
（第４のトランジスタＱ４のドレイン電極が接続され
る）に与える電位シフト手段を、第１の出力ノード２ｃ
と第２の出力ノード２ｄとの間、つまり、第６のトラン
ジスタＱ６のドレイン電極と第４のトランジスタＱ４の
ドレイン電極との間に接続したものである。
号と同一符号は同一または相当部分を示すものであり、
電圧−電流変換回路２は、上記した実施の形態１と同様
に形成され、上記した実施の形態１に対して、第６のト
ランジスタＱ６のドレイン電極が接続される出力ノード
（以下、第１の出力ノードと称す。）２ｃの電位をレベ
ルシフトした電位、つまり、第１の出力ノード２ｃに現
れる第１の値と異なり、上記第１の値と同相に変化する
値からなる第２の値である電位を第２の出力ノード２ｄ
（第４のトランジスタＱ４のドレイン電極が接続され
る）に与える電位シフト手段を、第１の出力ノード２ｃ
と第２の出力ノード２ｄとの間、つまり、第６のトラン
ジスタＱ６のドレイン電極と第４のトランジスタＱ４の
ドレイン電極との間に接続したものである。
【０１７７】そして、この電位シフト手段は、ソース電
極が第２の出力ノード２ｄに接続され、ドレイン電極と
ゲート電極とが共通接続されて第１の出力ノード２ｃに
接続されるＰ型ＭＯＳトランジスタＱ１８（以下、第１
８のトランジスタと称す）によって構成されている。
極が第２の出力ノード２ｄに接続され、ドレイン電極と
ゲート電極とが共通接続されて第１の出力ノード２ｃに
接続されるＰ型ＭＯＳトランジスタＱ１８（以下、第１
８のトランジスタと称す）によって構成されている。
【０１７８】また、信号変換回路３の第１の変換部４
は、上記した実施の形態１と同様に形成され、上記した
実施の形態１に対して第７のトランジスタＱ７及び第２
の定電流源Ｉ２を削除し、入力ノード４ａを直接第８の
トランジスタＱ８のゲート電極に接続するとともに、こ
の入力ノード４ａを電圧−電流変換回路２の第２の出力
ノード２ｃに接続したものである。
は、上記した実施の形態１と同様に形成され、上記した
実施の形態１に対して第７のトランジスタＱ７及び第２
の定電流源Ｉ２を削除し、入力ノード４ａを直接第８の
トランジスタＱ８のゲート電極に接続するとともに、こ
の入力ノード４ａを電圧−電流変換回路２の第２の出力
ノード２ｃに接続したものである。
【０１７９】なお、第９のトランジスタＱ９に印加され
るバイアス電圧は、電圧−電流変換回路２の第２の出力
ノード２ｄにおける無信号時の電位と同じ電位、つま
り、電圧−電流変換回路２の第１の出力ノード２ｃにお
ける電位（ＶGS2(idle)）に第１８のトランジスタＱ１
８のソース−ドレイン間電圧ＶSG（ダイオード素子とし
ての降下電圧）を足した値に設定される。また、第２の
変換部５は、上記した実施の形態１と同じであり、入力
ノード５ａが電圧−電流変換回路２の第１の出力ノード
２ｃに接続されている。
るバイアス電圧は、電圧−電流変換回路２の第２の出力
ノード２ｄにおける無信号時の電位と同じ電位、つま
り、電圧−電流変換回路２の第１の出力ノード２ｃにお
ける電位（ＶGS2(idle)）に第１８のトランジスタＱ１
８のソース−ドレイン間電圧ＶSG（ダイオード素子とし
ての降下電圧）を足した値に設定される。また、第２の
変換部５は、上記した実施の形態１と同じであり、入力
ノード５ａが電圧−電流変換回路２の第１の出力ノード
２ｃに接続されている。
【０１８０】次に、このように構成されたオペアンプを
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
用いた増幅回路の動作について説明する。まず、無信号
時の動作について説明する。電圧−電流変換回路２の反
転入力ノード２ａ及び非反転入力ノード２ｂには同じ１
／２ＶDDが印加され、第３のトランジスタＱ３及び第４
のトランジスタＱ４のゲート電極に印加される電位が同
じになり、第３のトランジスタＱ３及び第４のトランジ
スタＱ４に流れる電流は同じ、つまり、第１の定電流源
Ｉ１からの定電流ｉ１の１／２の電流になる。
【０１８１】そして、第３のトランジスタＱ３に１／２
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の第１の出力ノード２ｃ
から信号変換回路３の第１及び第２の変換部４及び５の
入力ノード４ａ及び５ａへ流れ出す電流もなく、入力ノ
ード４ａ及び５ａから第１の出力ノード２ｃへ流れ込む
電流もない。
・ｉ１なる電流が流れることにより、第５のトランジス
タＱ５にも１／２・ｉ１の電流が流れ、第５のトランジ
スタＱ５とカレントミラー回路を構成している第６のト
ランジスタＱ６に１／２・ｉ１の電流を流させる。第６
のトランジスタＱ６に流れる電流と第４のトランジスタ
Ｑ４に流れる電流とは両者とも１／２・ｉ１と同じであ
るため、電圧−電流変換回路２の第１の出力ノード２ｃ
から信号変換回路３の第１及び第２の変換部４及び５の
入力ノード４ａ及び５ａへ流れ出す電流もなく、入力ノ
ード４ａ及び５ａから第１の出力ノード２ｃへ流れ込む
電流もない。
【０１８２】したがって、この時の電圧−電流変換回路
２の第１の出力ノード２ｃの電位は、設定された電位、
つまり、第２のトランジスタＱ２に設定電流Ｉ(idle)が
流れた時の第２のトランジスタＱ２のゲート／ソース間
電圧ＶGS2(idle)と同じ値にされる。また、電圧−電流
変換回路２の第２の出力ノード２ｃの電位は、ＶGS2(id
le)＋ＶSGの値にされる。
２の第１の出力ノード２ｃの電位は、設定された電位、
つまり、第２のトランジスタＱ２に設定電流Ｉ(idle)が
流れた時の第２のトランジスタＱ２のゲート／ソース間
電圧ＶGS2(idle)と同じ値にされる。また、電圧−電流
変換回路２の第２の出力ノード２ｃの電位は、ＶGS2(id
le)＋ＶSGの値にされる。
【０１８３】その結果、第２のトランジスタＱ２のゲー
ト電極に印加される電位がＶGS2になり、第２のトラン
ジスタＱ２には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第２のトランジスタＱ２がＮ型ＭＯ
Ｓトランジスタで構成されているため、第２のトランジ
スタＱ２を非導通状態に近い若干導通状態（この時のゲ
ート電位をこのＮ型ＭＯＳトランジスタのしきい値電圧
近辺にする）にて動作させられるため、非常に小さな電
流値とすることができる。
ト電極に印加される電位がＶGS2になり、第２のトラン
ジスタＱ２には設定電流Ｉ(idle)が流れる。この時の設
定電流Ｉ(idle)は、第２のトランジスタＱ２がＮ型ＭＯ
Ｓトランジスタで構成されているため、第２のトランジ
スタＱ２を非導通状態に近い若干導通状態（この時のゲ
ート電位をこのＮ型ＭＯＳトランジスタのしきい値電圧
近辺にする）にて動作させられるため、非常に小さな電
流値とすることができる。
【０１８４】一方、第１の変換部４における差動対のト
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
ランジスタを構成している第８のトランジスタＱ８のゲ
ート電位及び第９のトランジスタＱ９のゲート電位は同
じであり、第８のトランジスタＱ８に流れる電流と第９
のトランジスタＱ９に流れる電流の比は１：ｎになる。
そして、第３の定電流源Ｉ３による定電流ｉ３と第４の
定電流源Ｉ４による定電流ｉ４との比も１：ｎになって
いるため、第８のトランジスタＱ８には電流ｉ３が流れ
るとともに、第９のトランジスタＱ９には電流ｉ４が流
れる。なお、抵抗素子Ｒ２には結果として電流が流れな
い。
【０１８５】従って、負荷素子Ｒ１に電流ｉ４が流れ、
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
この負荷素子Ｒ１による電圧降下分はｉ４×ｒ１にな
る。この電圧降下分ｉ４×ｒ１は、非導通状態に近い若
干導通状態（この時の第１のトランジスタＱ１であるＰ
型ＭＯＳトランジスタのゲート電位をこの第１のトラン
ジスタＱ１のしきい値電圧近辺にする）で第１のトラン
ジスタＱ１に非常に小さな値であるＩ(idle)が流れる時
の第１のトランジスタＱ１のゲート／ソース間電圧ＶGS
1(idle)と同じになるように設定されている。
【０１８６】よって、この時の出力ノード４ｂの電位は
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
｛電源電位ノードに印加される電源電位ＶDD−ｉ４×ｒ
１｝になり、出力回路１の第１の入力ノード１ａの電位
は｛ＶDD−ｉ４×ｒ１(＝ＶGS1(idle))｝になる。その
結果、第１のトランジスタＱ１には設定電流Ｉ(idle)が
流れる。この時の設定電流Ｉ(idle)は、第１のトランジ
スタＱ１がＰ型ＭＯＳトランジスタで構成されているた
め、第１のトランジスタＱ１を非導通状態に近い若干導
通状態にて動作させられるため、非常に小さな電流値と
することができる。
【０１８７】要するに、この様に無信号時に信号変換回
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
路３の出力ノード５ｂがＶGS2(idle)に、出力ノード４
ｂがＶDD−ＶGS1(idle)に維持されるのは、信号変換回
路３が、電圧−電流変換回路２の出力ノード２ｃの電位
がＶGS2(idle)より高くなると、出力ノード５ｂの電位
及び出力ノード４ｂの電位を高くして第２のトランジス
タＱ２の導通度を上げてそれに流れる電流をＩ(idle)よ
り大きくするとともに第１のトランジスタＱ１の導通度
を下げてそれに流れる電流をＩ(idle)より小さくするよ
うに機能し、それによって出力回路１の出力ノード１ｃ
の電位を下げ、電圧−電流変換回路２の非反転入力ノー
ド２ａの電位を下げて電圧−電流変換回路２の出力ノー
ド２ｃの電位を下げ、出力ノード５ｂがＶGS2(idle)
に、出力ノード４ｂがＶDD−ＶGS1(idle)に維持させ、
また、電圧−電流変換回路２の出力ノード２ｃの電位が
ＶGS2(idle)より低くなると、出力ノード５ｂの電位及
び出力ノード４ｂの電位を低くして第２のトランジスタ
Ｑ２の導通度を下げてそれに流れる電流をＩ(idle)より
小さくするとともに第１のトランジスタＱ１の導通度を
上げてそれに流れる電流をＩ(idle)より大きくするよう
に機能し、それによって出力回路１の出力ノード１ｃの
電位を上げ、電圧−電流変換回路２の非反転入力ノード
２ａの電位を上げて電圧−電流変換回路２の出力ノード
２ｃの電位を上げ、出力ノード５ｂがＶGS2(idle)に、
出力ノード４ｂがＶDD−ＶGS1(idle)に維持させる。
【０１８８】その結果、第１及び第２のトランジスタＱ
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
１及びＱ２それぞれに、出力ノード１ｃに安定した出力
波形を得るために第１及び第２のトランジスタＱ１及び
Ｑ２の導通状態−非導通状態の移行の際の電流の流れを
自然に変化するのに必要な非常に小さな値であるＩ(idl
e)が流れるものの、出力回路１の出力ノード１ｃから出
力端ＯＵＴに接続された負荷ＲＬに電流が流れ出した
り、負荷ＲＬから出力端ＯＵＴに電流が流れ込んだりす
ることはない。
【０１８９】次に、オペアンプの反転入力端ＩＮ(−)に
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を図１１に示した主
要部の波形図１１を用いて説明する。まず、入力信号が
バイアス電圧である１／２ＶDDに対して負の場合（図
示、第１の期間）について説明する。
入力信号が印加された場合の動作について、入力信号と
して正弦波の信号が入力された場合を図１１に示した主
要部の波形図１１を用いて説明する。まず、入力信号が
バイアス電圧である１／２ＶDDに対して負の場合（図
示、第１の期間）について説明する。
【０１９０】入力信号が１／２ＶDDに対して負である
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
と、電圧−電流変換回路２の反転入力ノード２ａの電位
が非反転入力ノード２ｂの電位より低いから、その電位
差に応じて、第３のトランジスタＱ３の導通度が第４の
トランジスタＱ４の導通度より高くなるため、第３のト
ランジスタＱ３に流れる電流が第４のトランジスタＱ４
に流れる電流より大きくなる。つまり、第３のトランジ
スタＱ３に流れる電流が１／２・ｉ１＋Δｉ１になり、
第４のトランジスタＱ４に流れる電流が１／２・ｉ１−
Δｉ１になる。ただし、ｉ１は第１の定電流源Ｉ１によ
って流される定電流値、Δｉ１は上記電位差に応じて増
加、減少する電流値である。
【０１９１】その結果、第５のトランジスタＱ５に１／
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第２の変換部５の入力ノード５ａ
から第６のトランジスタＱ６に流れ込むことになる。
２・ｉ１＋Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１＋Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１−Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１＋Δｉ１であり、結果としてその差２Δｉ１なる電
流が信号変換回路３の第２の変換部５の入力ノード５ａ
から第６のトランジスタＱ６に流れ込むことになる。
【０１９２】したがって、電圧−電流変換回路２の第１
の出力ノード２ｃの電位は、図１１の（ｂ）に示すよう
に上記電流差２Δｉ１に応じて、ＶGS2(idle)を基準と
して変化する。また、電圧−電流変換回路２の第２の出
力ノード２ｄの電位は、図１１の（ｂ）に示すように上
記電流差２Δｉ１に応じて、ＶGS2(idle)＋ＶSGを基準
として変化する。
の出力ノード２ｃの電位は、図１１の（ｂ）に示すよう
に上記電流差２Δｉ１に応じて、ＶGS2(idle)を基準と
して変化する。また、電圧−電流変換回路２の第２の出
力ノード２ｄの電位は、図１１の（ｂ）に示すように上
記電流差２Δｉ１に応じて、ＶGS2(idle)＋ＶSGを基準
として変化する。
【０１９３】第１の出力ノード２ｃに第２の変換部５を
介して直接接続されることになる第２のトランジスタＱ
２のゲート電極の電位ＶGS2は図１１の（ｃ）に示すよ
うに上記電流差２Δｉ１に応じてＶGS2(idle)を基準と
して変化、つまり低くなる。Ｎ型ＭＯＳトランジスタで
ある第２のトランジスタＱ２は非導通状態に近い若干導
通状態から非導通状態の範囲にあり、第２のトランジス
タＱ２に流れる電流は非常に小さな値であるＩ(idle)よ
りさらに低い値から０の範囲にされる。
介して直接接続されることになる第２のトランジスタＱ
２のゲート電極の電位ＶGS2は図１１の（ｃ）に示すよ
うに上記電流差２Δｉ１に応じてＶGS2(idle)を基準と
して変化、つまり低くなる。Ｎ型ＭＯＳトランジスタで
ある第２のトランジスタＱ２は非導通状態に近い若干導
通状態から非導通状態の範囲にあり、第２のトランジス
タＱ２に流れる電流は非常に小さな値であるＩ(idle)よ
りさらに低い値から０の範囲にされる。
【０１９４】一方、電圧−電流変換回路２の第２の出力
ノード２ｄに接続された入力ノード４ａにゲート電極が
接続された第８のトランジスタＱ８は、そのゲート電極
に上記電流差２Δｉ１に応じてＶGS2(idle)＋ＶSGより
低い電位が印加されるため、第９のトランジスタＱ９の
ゲート電極に印加される電位ＶGS2(idle)＋ＶSGとの電
位差に応じて、第８のトランジスタＱ８の導通度が第９
のトランジスタＱ９の導通度より低くなる。そのため、
第８のトランジスタＱ８に流れる電流がｉ３−Δｉにな
り、第９のトランジスタＱ９に流れる電流がｉ４＋Δｉ
になる。ただし、Δｉは上記電位差に応じて増加、減少
する電流値であり、第９のトランジスタＱ９から抵抗性
素子Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流で
ある。
ノード２ｄに接続された入力ノード４ａにゲート電極が
接続された第８のトランジスタＱ８は、そのゲート電極
に上記電流差２Δｉ１に応じてＶGS2(idle)＋ＶSGより
低い電位が印加されるため、第９のトランジスタＱ９の
ゲート電極に印加される電位ＶGS2(idle)＋ＶSGとの電
位差に応じて、第８のトランジスタＱ８の導通度が第９
のトランジスタＱ９の導通度より低くなる。そのため、
第８のトランジスタＱ８に流れる電流がｉ３−Δｉにな
り、第９のトランジスタＱ９に流れる電流がｉ４＋Δｉ
になる。ただし、Δｉは上記電位差に応じて増加、減少
する電流値であり、第９のトランジスタＱ９から抵抗性
素子Ｒ２を介して第３の定電流源Ｉ３に流れ込む電流で
ある。
【０１９５】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は図１
１の（ｃ）に示すように｛ＶDD−ＶGS1(idle)｝より低
くなり、Ｐ型ＭＯＳトランジスタからなる第１のトラン
ジスタＱ１の導通度が高くなり、第１のトランジスタＱ
１に流れる電流はＩ(idle)より大きくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より高く
なるため、負荷素子Ｒ１における電圧降下分が大きくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位は図１
１の（ｃ）に示すように｛ＶDD−ＶGS1(idle)｝より低
くなり、Ｐ型ＭＯＳトランジスタからなる第１のトラン
ジスタＱ１の導通度が高くなり、第１のトランジスタＱ
１に流れる電流はＩ(idle)より大きくなる。
【０１９６】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、図１１の（ｃ）に示すよ
うに１／２ＶDDより高くなる。なお、出力回路１の第１
及び第２の入力ノード１ａ及び１ｂの電位変化並びに電
圧−電流変換回路２の出力ノード２ｃの電位変化は、キ
ャパシタＣ１及びＣ２並びにキャパシタＣ３と帰還抵抗
Ｒ３を介して非反転入力ノード２ａに負帰還されること
になり、非反転入力ノード２ａの電位を安定化させる。
れる電流はＩ(idle)より大きく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より小さいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌに電流が流れ出す。その結果、出力回路１の出力ノー
ド１ｃの電位（出力信号）は、図１１の（ｃ）に示すよ
うに１／２ＶDDより高くなる。なお、出力回路１の第１
及び第２の入力ノード１ａ及び１ｂの電位変化並びに電
圧−電流変換回路２の出力ノード２ｃの電位変化は、キ
ャパシタＣ１及びＣ２並びにキャパシタＣ３と帰還抵抗
Ｒ３を介して非反転入力ノード２ａに負帰還されること
になり、非反転入力ノード２ａの電位を安定化させる。
【０１９７】一方、入力信号（図１１の（ａ）参照）が
バイアス電圧である１／２ＶDDに対して正の場合（図１
１に示す第２の期間）について説明する。入力信号が１
／２ＶDDに対して正であると、電圧−電流変換回路２の
反転入力ノード２ａの電位が非反転入力ノード２ｂの電
位より高いから、その電位差に応じて、第３のトランジ
スタＱ３の導通度が第４のトランジスタＱ４の導通度よ
り低くなるため、第３のトランジスタＱ３に流れる電流
が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
バイアス電圧である１／２ＶDDに対して正の場合（図１
１に示す第２の期間）について説明する。入力信号が１
／２ＶDDに対して正であると、電圧−電流変換回路２の
反転入力ノード２ａの電位が非反転入力ノード２ｂの電
位より高いから、その電位差に応じて、第３のトランジ
スタＱ３の導通度が第４のトランジスタＱ４の導通度よ
り低くなるため、第３のトランジスタＱ３に流れる電流
が第４のトランジスタＱ４に流れる電流より小さくな
る。つまり、第３のトランジスタＱ３に流れる電流が１
／２・ｉ１−Δｉ１になり、第４のトランジスタＱ４に
流れる電流が１／２・ｉ１＋Δｉ１になる。ただし、ｉ
１は第１の定電流源Ｉ１によって流される定電流値、Δ
ｉ１は上記電位差に応じて増加、減少する電流値であ
る。
【０１９８】その結果、第５のトランジスタＱ５に１／
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から第１８のトランジスタ
Ｑ１８を介して信号変換回路３の第２の変換部５の入力
ノード５ａに流れ込むことになる。
２・ｉ１−Δｉ１の電流が流れ、第５のトランジスタＱ
５とカレントミラー回路を構成している第６のトランジ
スタＱ６に１／２・ｉ１−Δｉ１の電流を流させる。第
４のトランジスタＱ４に流れる電流は１／２・ｉ１＋Δ
ｉ１、第６のトランジスタＱ６に流れる電流は１／２・
ｉ１−Δｉ１であり、結果としてその差２Δｉ１なる電
流が第４のトランジスタＱ４から第１８のトランジスタ
Ｑ１８を介して信号変換回路３の第２の変換部５の入力
ノード５ａに流れ込むことになる。
【０１９９】したがって、電圧−電流変換回路２の第１
の出力ノード２ｃの電位は、図１１の（ｂ）に示すよう
に上記電流差２Δｉ１に応じて、ＶGS2(idle)を基準と
して変化する。また、電圧−電流変換回路２の第２の出
力ノード２ｄの電位は、図１１の（ｂ）に示すように上
記電流差２Δｉ１に応じて、ＶGS2(idle)＋ＶSGを基準
として変化する。
の出力ノード２ｃの電位は、図１１の（ｂ）に示すよう
に上記電流差２Δｉ１に応じて、ＶGS2(idle)を基準と
して変化する。また、電圧−電流変換回路２の第２の出
力ノード２ｄの電位は、図１１の（ｂ）に示すように上
記電流差２Δｉ１に応じて、ＶGS2(idle)＋ＶSGを基準
として変化する。
【０２００】第１の出力ノード２ｃに第２の変換部５を
介して直接接続されることになる第２のトランジスタＱ
２のゲート電極の電位ＶGS2は図１１の（ｃ）に示すよ
うに上記電流差２Δｉ１に応じてＶGS2(idle)を基準と
して変化、つまり高くなる。よって、Ｎ型ＭＯＳトラン
ジスタである第２のトランジスタＱ２は非導通状態に近
い若干導通状態より導通度の高い導通状態になり、第２
のトランジスタＱ２に流れる電流はＩ(idle)より高い値
にされる。
介して直接接続されることになる第２のトランジスタＱ
２のゲート電極の電位ＶGS2は図１１の（ｃ）に示すよ
うに上記電流差２Δｉ１に応じてＶGS2(idle)を基準と
して変化、つまり高くなる。よって、Ｎ型ＭＯＳトラン
ジスタである第２のトランジスタＱ２は非導通状態に近
い若干導通状態より導通度の高い導通状態になり、第２
のトランジスタＱ２に流れる電流はＩ(idle)より高い値
にされる。
【０２０１】一方、電圧−電流変換回路２の第２の出力
ノード２ｄに接続された入力ノード４ａにゲート電極が
接続された第８のトランジスタＱ８は、そのゲート電極
に上記電流差２Δｉ１に応じてＶGS2(idle)＋ＶSGより
高い電位が印加されるため、第９のトランジスタＱ９の
ゲート電極に印加される電位ＶGS2(idle)＋ＶSGとの電
位差に応じて、第８のトランジスタＱ８の導通度が第９
のトランジスタＱ９の導通度より高くなる。そのため、
第８のトランジスタＱ８に流れる電流がｉ３＋Δｉにな
り、第９のトランジスタＱ９に流れる電流がｉ４−Δｉ
になる。ただし、Δｉは上記電位差に応じて増加、減少
する電流値であり、第８のトランジスタＱ８から抵抗性
素子Ｒ２を介して第４の定電流源Ｉ４に流れ込む電流で
ある。
ノード２ｄに接続された入力ノード４ａにゲート電極が
接続された第８のトランジスタＱ８は、そのゲート電極
に上記電流差２Δｉ１に応じてＶGS2(idle)＋ＶSGより
高い電位が印加されるため、第９のトランジスタＱ９の
ゲート電極に印加される電位ＶGS2(idle)＋ＶSGとの電
位差に応じて、第８のトランジスタＱ８の導通度が第９
のトランジスタＱ９の導通度より高くなる。そのため、
第８のトランジスタＱ８に流れる電流がｉ３＋Δｉにな
り、第９のトランジスタＱ９に流れる電流がｉ４−Δｉ
になる。ただし、Δｉは上記電位差に応じて増加、減少
する電流値であり、第８のトランジスタＱ８から抵抗性
素子Ｒ２を介して第４の定電流源Ｉ４に流れ込む電流で
ある。
【０２０２】このように、第９のトランジスタＱ９に流
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型トランジ
スタからなる第１のトランジスタＱ１の導通度が低くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り小さくなる。
れる電流は第４の定電流源Ｉ４の定電流値ｉ４より低く
なるため、負荷素子Ｒ１における電圧降下分が小さくな
り、その結果、出力回路１の第１の入力ノード１ａの電
位、つまり第１のトランジスタＱ１のゲート電位ＶGS1
は｛ＶDD1−ＶGS1(idle)｝より高くなり、Ｐ型トランジ
スタからなる第１のトランジスタＱ１の導通度が低くな
り、第１のトランジスタＱ１に流れる電流はＩ(idle)よ
り小さくなる。
【０２０３】したがって、第１のトランジスタＱ１に流
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、図１１の（ｃ）に示すよう
に１／２ＶDDより低くなる。なお、出力回路１の第１及
び第２の入力ノード１ａ及び１ｂの電位変化並びに電圧
−電流変換回路２の出力ノード２ｃの電位変化は、キャ
パシタＣ１及びＣ２並びにキャパシタＣ３と帰還抵抗Ｒ
３を介して非反転入力ノード２ａに負帰還されることに
なり、非反転入力ノード２ａの電位を安定化させる。
れる電流はＩ(idle)より小さく、第２のトランジスタＱ
２に流れる電流はＩ(idle)より大きいため、出力回路１
の出力ノード１ｃから出力端ＯＵＴに接続された負荷Ｒ
Ｌから出力ノード１ａを介して第２のトランジスタＱ２
に電流が流れ込む。その結果、出力回路１の出力ノード
１ｃの電位（出力信号）は、図１１の（ｃ）に示すよう
に１／２ＶDDより低くなる。なお、出力回路１の第１及
び第２の入力ノード１ａ及び１ｂの電位変化並びに電圧
−電流変換回路２の出力ノード２ｃの電位変化は、キャ
パシタＣ１及びＣ２並びにキャパシタＣ３と帰還抵抗Ｒ
３を介して非反転入力ノード２ａに負帰還されることに
なり、非反転入力ノード２ａの電位を安定化させる。
【０２０４】このように構成されたオペアンプを用いた
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、信号変換回路２の第１の変換部４の入力ノー
ド４ａに印加される無信号時の電位を、電圧−電流変換
回路２の第１の出力ノード２ｃの電位を第１８のトラン
ジスタＱ１８によってレベルシフトして与えているた
め、回路構成を簡単にして信号変換回路２の第１の変換
部４のバイアス電位を高めることができ、しかも、電位
シフト手段を構成する第１８のトランジスタＱ１８を直
列に複数接続することにより、信号変換回路２の第１の
変換部４のバイアス電位を任意に設定できるという効果
を合わせもつものである。
増幅回路においては、上記実施の形態１と同様な効果を
奏する他、信号変換回路２の第１の変換部４の入力ノー
ド４ａに印加される無信号時の電位を、電圧−電流変換
回路２の第１の出力ノード２ｃの電位を第１８のトラン
ジスタＱ１８によってレベルシフトして与えているた
め、回路構成を簡単にして信号変換回路２の第１の変換
部４のバイアス電位を高めることができ、しかも、電位
シフト手段を構成する第１８のトランジスタＱ１８を直
列に複数接続することにより、信号変換回路２の第１の
変換部４のバイアス電位を任意に設定できるという効果
を合わせもつものである。
【０２０５】実施の形態７．図１２はこの発明の実施の
形態７を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１０に示した実施の形態６に対して、実施の形態６が
電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１８を
用いて構成したものであるのに対して、この実施の形態
７においては電圧シフト手段としてＮ型ＭＯＳトランジ
スタＱ１８を用いて構成した点で相違するだけであり、
その他の点については同様に構成したものである。この
ように構成した実施の形態７においても、上記した実施
の形態６と同様の効果を奏するものである。
形態７を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１０に示した実施の形態６に対して、実施の形態６が
電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１８を
用いて構成したものであるのに対して、この実施の形態
７においては電圧シフト手段としてＮ型ＭＯＳトランジ
スタＱ１８を用いて構成した点で相違するだけであり、
その他の点については同様に構成したものである。この
ように構成した実施の形態７においても、上記した実施
の形態６と同様の効果を奏するものである。
【０２０６】実施の形態８．図１３はこの発明の実施の
形態８を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１０に示した実施の形態６に対して、実施の形態６が
電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１８を
用いて構成したものであるのに対して、この実施の形態
８においては電圧シフト手段として例えばポリシリコン
層によって形成された抵抗性素子を用いて構成した点で
相違するだけであり、その他の点については同様に構成
したものである。このように構成した実施の形態７にお
いても、上記した実施の形態６と同様の効果を奏するも
のである。
形態８を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図１０に示した実施の形態６に対して、実施の形態６が
電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１８を
用いて構成したものであるのに対して、この実施の形態
８においては電圧シフト手段として例えばポリシリコン
層によって形成された抵抗性素子を用いて構成した点で
相違するだけであり、その他の点については同様に構成
したものである。このように構成した実施の形態７にお
いても、上記した実施の形態６と同様の効果を奏するも
のである。
【０２０７】実施の形態９．図１４はこの発明の実施の
形態９を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図７に示した実施の形態３に対して、電圧−電流変換回
路２として図１０に示した実施の形態６にて用いた第１
及び第２の出力ノード２ｃ及び２ｄを持つ電圧−電流変
換回路２を適用したものであり、その他の点については
図７に示した実施の形態３と同様に構成したものであ
る。
形態９を示すＡＢ級ＣＭＯＳオペアンプ（以下、オペア
ンプと略称する）を用いた増幅回路を示すものであり、
図７に示した実施の形態３に対して、電圧−電流変換回
路２として図１０に示した実施の形態６にて用いた第１
及び第２の出力ノード２ｃ及び２ｄを持つ電圧−電流変
換回路２を適用したものであり、その他の点については
図７に示した実施の形態３と同様に構成したものであ
る。
【０２０８】図１４において、図７及び図１０に付した
符号と同一符号は同一または相当部分を示すものであ
り、電圧−電流変換回路２は、図１０に示した実施の形
態６と同様に形成され、第６のトランジスタＱ６のドレ
イン電極が接続される出力ノード（以下、第１の出力ノ
ードと称す。）２ｃの電位をレベルシフトした電位、つ
まり、第１の出力ノード２ｃに現れる第１の値と異な
り、上記第１の値と同相に変化する値からなる第２の値
である電位を第２の出力ノード２ｄ（第４のトランジス
タＱ４のドレイン電極が接続される）に与える電位シフ
ト手段を、第１の出力ノード２ｃと第２の出力ノード２
ｄとの間、つまり、第６のトランジスタＱ６のドレイン
電極と第４のトランジスタＱ４のドレイン電極との間に
接続したものであり、この電位シフト手段として、ソー
ス電極が第２の出力ノード２ｄに接続され、ドレイン電
極とゲート電極とが共通接続されて第１の出力ノード２
ｃに接続されるＰ型ＭＯＳトランジスタＱ１８（以下、
第１８のトランジスタと称す）によって構成したもので
ある。
符号と同一符号は同一または相当部分を示すものであ
り、電圧−電流変換回路２は、図１０に示した実施の形
態６と同様に形成され、第６のトランジスタＱ６のドレ
イン電極が接続される出力ノード（以下、第１の出力ノ
ードと称す。）２ｃの電位をレベルシフトした電位、つ
まり、第１の出力ノード２ｃに現れる第１の値と異な
り、上記第１の値と同相に変化する値からなる第２の値
である電位を第２の出力ノード２ｄ（第４のトランジス
タＱ４のドレイン電極が接続される）に与える電位シフ
ト手段を、第１の出力ノード２ｃと第２の出力ノード２
ｄとの間、つまり、第６のトランジスタＱ６のドレイン
電極と第４のトランジスタＱ４のドレイン電極との間に
接続したものであり、この電位シフト手段として、ソー
ス電極が第２の出力ノード２ｄに接続され、ドレイン電
極とゲート電極とが共通接続されて第１の出力ノード２
ｃに接続されるＰ型ＭＯＳトランジスタＱ１８（以下、
第１８のトランジスタと称す）によって構成したもので
ある。
【０２０９】そして、この電圧−電流変換回路２の第１
の出力ノード２ｃが、信号変換回路３の第２の変換部５
の入力ノード５ａに接続され、電圧−電流変換回路２の
第２の出力ノード２ｄが、信号変換回路３の第１の変換
部４の入力ノード４ａに接続される。電圧−電流変換回
路２の第１の出力ノード２ｃに現れる無信号時の電位
は、信号変換回路３の第２の変換部５における第１５の
トランジスタＱ１５のゲート電極に印加されるバイアス
電圧と同じになるように設定されるとともに、電圧−電
流変換回路２の第２の出力ノード２ｄに現れる無信号時
の電位は、第１の出力ノード２ｃに現れる無信号時の電
位に第１８のトランジスタＱ１８のソース−ドレイン間
電圧ＶSG（ダイオード素子としての降下電圧）を足した
値に設定され、信号変換回路３の第１の変換部４におけ
る第９のトランジスタＱ９のゲート電極に印加されるバ
イアス電圧と同じになるように設定される。
の出力ノード２ｃが、信号変換回路３の第２の変換部５
の入力ノード５ａに接続され、電圧−電流変換回路２の
第２の出力ノード２ｄが、信号変換回路３の第１の変換
部４の入力ノード４ａに接続される。電圧−電流変換回
路２の第１の出力ノード２ｃに現れる無信号時の電位
は、信号変換回路３の第２の変換部５における第１５の
トランジスタＱ１５のゲート電極に印加されるバイアス
電圧と同じになるように設定されるとともに、電圧−電
流変換回路２の第２の出力ノード２ｄに現れる無信号時
の電位は、第１の出力ノード２ｃに現れる無信号時の電
位に第１８のトランジスタＱ１８のソース−ドレイン間
電圧ＶSG（ダイオード素子としての降下電圧）を足した
値に設定され、信号変換回路３の第１の変換部４におけ
る第９のトランジスタＱ９のゲート電極に印加されるバ
イアス電圧と同じになるように設定される。
【０２１０】このように構成された実施の形態９にあっ
ても、図７に示した実施の形態３と同様の効果をそうす
るものである。
ても、図７に示した実施の形態３と同様の効果をそうす
るものである。
【０２１１】実施の形態１０．図１５はこの発明の実施
の形態１０を示すＡＢ級ＣＭＯＳオペアンプ（以下、オ
ペアンプと略称する）を用いた増幅回路を示すものであ
り、図１４に示した実施の形態９に対して、実施の形態
９が電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１
８を用いて構成したものであるのに対して、この実施の
形態１０においては電圧シフト手段としてＮ型ＭＯＳト
ランジスタＱ１８を用いて構成した点で相違するだけで
あり、その他の点については同様に構成したものであ
る。このように構成した実施の形態１０においても、上
記した実施の形態９と同様の効果を奏するものである。
の形態１０を示すＡＢ級ＣＭＯＳオペアンプ（以下、オ
ペアンプと略称する）を用いた増幅回路を示すものであ
り、図１４に示した実施の形態９に対して、実施の形態
９が電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１
８を用いて構成したものであるのに対して、この実施の
形態１０においては電圧シフト手段としてＮ型ＭＯＳト
ランジスタＱ１８を用いて構成した点で相違するだけで
あり、その他の点については同様に構成したものであ
る。このように構成した実施の形態１０においても、上
記した実施の形態９と同様の効果を奏するものである。
【０２１２】実施の形態１１．図１６はこの発明の実施
の形態１１を示すＡＢ級ＣＭＯＳオペアンプ（以下、オ
ペアンプと略称する）を用いた増幅回路を示すものであ
り、図１４に示した実施の形態９に対して、実施の形態
９が電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１
８を用いて構成したものであるのに対して、この実施の
形態１１においては電圧シフト手段として例えばポリシ
リコン層によって形成された抵抗性素子を用いて構成し
た点で相違するだけであり、その他の点については同様
に構成したものである。このように構成した実施の形態
１１においても、上記した実施の形態９と同様の効果を
奏するものである。
の形態１１を示すＡＢ級ＣＭＯＳオペアンプ（以下、オ
ペアンプと略称する）を用いた増幅回路を示すものであ
り、図１４に示した実施の形態９に対して、実施の形態
９が電圧シフト手段としてＰ型ＭＯＳトランジスタＱ１
８を用いて構成したものであるのに対して、この実施の
形態１１においては電圧シフト手段として例えばポリシ
リコン層によって形成された抵抗性素子を用いて構成し
た点で相違するだけであり、その他の点については同様
に構成したものである。このように構成した実施の形態
１１においても、上記した実施の形態９と同様の効果を
奏するものである。
【図１】 この発明の実施の形態１を示すブロック図。
【図２】 この発明の実施の形態１を示す回路図
【図３】 この発明の実施の形態１における主要部の波
形を示す波形図。
形を示す波形図。
【図４】 この発明の増幅回路である実施の形態が適用
される携帯電話用半導体集積回路装置である実施の形態
を示すブロック図。
される携帯電話用半導体集積回路装置である実施の形態
を示すブロック図。
【図５】 この発明の実施の形態２を示す回路図。
【図６】 この発明の実施の形態２における主要部の波
形を示す波形図。
形を示す波形図。
【図７】 この発明の実施の形態３を示す回路図。
【図８】 この発明の実施の形態４を示す回路図。
【図９】 この発明の実施の形態５を示す回路図。
【図１０】 この発明の実施の形態６を示す回路図。
【図１１】 この発明の実施の形態６における主要部の
波形を示す波形図。
波形を示す波形図。
【図１２】 この発明の実施の形態７を示す回路図。
【図１３】 この発明の実施の形態８を示す回路図。
【図１４】 この発明の実施の形態９を示す回路図。
【図１５】 この発明の実施の形態１０を示す回路図。
【図１６】 この発明の実施の形態１１を示す回路図。
１ 出力回路、２ 電圧−電流変換回路、３ 信号変換
回路、４ 第１の変換部、５ 第２の変換部、８ 帰還
回路。
回路、４ 第１の変換部、５ 第２の変換部、８ 帰還
回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−286409（ＪＰ，Ａ) 特開 昭54−59861（ＪＰ，Ａ) 特開 昭62−230206（ＪＰ，Ａ) 特開 平７−22868（ＪＰ，Ａ) 特開 平５−152870（ＪＰ，Ａ) 実開 昭61−62420（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30 H03F 3/45
Claims (13)
- 【請求項１】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第１の入力ノードに接続されたＰ
型ＭＯＳトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 この電圧−電流変換回路の出力に基づいて、上記出力回
路の第２の入力ノードの電位を上記接地電位ノードに印
加される電位より高い第２の所定電位を基準として制御
するとともに、上記出力回路の第１の入力ノードの電位
を上記第２の所定電位より高く上記電源電位ノードに印
加される電源電位より低い第１の所定電位を基準として
制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項２】 電圧−電流変換回路の出力は、入力され
た入力信号と比較電位との電位差に基づいて第２の所定
電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第２の入力ノードに伝達
する第２の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第１の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第１の入力ノードに与える第１の変換
部とを有していることを特徴とする請求項１記載の増幅
回路。 - 【請求項３】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第１の入力ノードに接続されたＰ
型ＭＯＳトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタと、上記Ｐ型ＭＯ
Ｓトランジスタのゲート電極と上記出力ノードとの間に
接続された第１の容量性素子と、上記Ｎ型ＭＯＳトラン
ジスタのゲート電極と上記出力ノードとの間に接続され
た第２の容量性素子とを有し、上記第２の入力ノードに
上記接地電位ノードに印加される電位より高い第２の所
定電位が印加されると維持電流が流れるとともに、上記
第１の入力ノードに上記第２の所定電位より高く上記電
源電位ノードに印加される電源電位より低い第１の所定
電位が印加されると上記Ｐ型トランジスタに上記維持電
流と同じ値の維持電流が流れる出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に基づいて、上記出力回路の第
１の入力ノードの電位を上記第１の所定電位を基準とし
て制御するとともに、上記出力回路の第２の入力ノード
の電位を上記第２の所定電位を基準として制御する制御
回路、 上記出力回路の出力ノードと上記制御回路の反転入力ノ
ードとの間に接続された帰還回路を備えた増幅回路。 - 【請求項４】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第１の入力ノードに接続されたＰ
型ＭＯＳトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 上記出力回路が駆動される電源範囲より広い電源範囲に
て駆動され、上記電圧−電流変換回路の出力に基づい
て、上記出力回路の第２の入力ノードの電位を上記接地
電位ノードに印加される電位より高い第２の所定電位を
基準として制御するとともに、上記出力回路の第１の入
力ノードの電位を上記第２の所定電位より高く上記電源
電位ノードに印加される電源電位より低い第１の所定電
位を基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項５】 電圧−電流変換回路の出力は、入力され
た入力信号と比較電位との電位差に基づいて第２の所定
電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第２の入力ノードに伝達
する第２の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第１の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第１の入力ノードに与える第１の変換
部とを有していることを特徴とする請求項４記載の増幅
回路。 - 【請求項６】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第１の入力ノードに接続されたＰ
型ＭＯＳトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタと、上記Ｐ型ＭＯ
Ｓトランジスタのゲート電極と上記出力ノードとの間に
接続された第１の容量性素子と、上記Ｎ型ＭＯＳトラン
ジスタのゲート電極と上記出力ノードとの間に接続され
た第２の容量性素子とを有し、上記第２の入力ノードに
上記接地電位ノードに印加される電位より高い第２の所
定電位が印加されると維持電流が流れるとともに、上記
第１の入力ノードに上記第２の所定電位より高く上記電
源電位ノードに印加される電源電位より低い第１の所定
電位が印加されると上記Ｐ型トランジスタに上記維持電
流と同じ値の維持電流が流れる出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた値を出力する電圧−電
流変換回路、 この電圧−電流変換回路の出力を受けてこの受けた出力
に基づいて上記第１の所定電位を基準として上記電圧−
電流変換回路の出力と同相に変化する電位を上記出力回
路の第１の入力ノードに与える第１の変換部と、上記電
圧−電流変換回路の出力を受けてこの受けた出力に基づ
いて上記第２の所定電位を基準として上記電圧−電流変
換回路の出力と同相に変化する電位を上記出力回路の第
２の入力ノードに伝達する第２の変換部とを有する信号
変換回路、 上記電圧−電流変換回路の出力ノードと上記出力回路の
出力ノードとの間に接続された第３の容量性素子、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項７】 信号変換回路は、電圧−電流変換回路の
出力を受けて、この出力電位をレベルシフトして第１及
び第２の変換部に与えるレベルシフト部を有しているこ
とを特徴とする請求項５記載の増幅回路。 - 【請求項８】 電源電位ノードと出力ノードとの間に接
続され、ゲート電極が第１の入力ノードに接続されたＰ
型ＭＯＳトランジスタと、接地電位ノードと上記出力ノ
ードとの間に接続され、ゲート電極が第２の入力ノード
に接続されたＮ型ＭＯＳトランジスタとを有する出力回
路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードとを有し、入力された入力信
号と比較電位との電位差に応じた第１の値と、この第１
の値と異なり、第１の値と同相に変化する値からなる第
２の値を出力する電圧−電流変換回路、 この電圧−電流変換回路の第１の値の出力に基づいて、
上記出力回路の第２の入力ノードの電位を上記接地電位
ノードに印加される電位より高い第２の所定電位を基準
として制御するとともに、上記電圧−電流変換回路の第
２の値の出力に基づいて、上記出力回路の第１の入力ノ
ードの電位を上記第２の所定電位より高く上記電源電位
ノードに印加される電源電位より低い第１の所定電位を
基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項９】 信号変換回路は、上記電圧−電流変換回
路の第１の値の出力を受けてこの受けた出力を出力回路
の第２の入力ノードに伝達する第２の変換部と、上記電
圧−電流変換回路の第２の値の出力を受けてこの受けた
出力と同相に変化する電位を出力回路の第１の入力ノー
ドに与える第１の変換部とを有していることを特徴とす
る請求項８記載の増幅回路。 - 【請求項１０】 電源電位ノードと出力ノードとの間に
接続され、ゲート電極が第１の入力ノードに接続された
Ｐ型ＭＯＳトランジスタからなる第１のトランジスタ
と、接地電位ノードと上記出力ノードとの間に接続さ
れ、ゲート電極が第２の入力ノードに接続されたＮ型Ｍ
ＯＳトランジスタからなる第２のトランジスタとを有す
る出力回路、 入力信号が入力される反転入力ノードと、比較電位が入
力される非反転入力ノードと、反転入力ノードにゲート
電極が接続されるＭＯＳトランジスタからなる第３のト
ランジスタと、非反転入力ノードにゲート電極が接続さ
れるとともにソース電極が上記第１のトランジスタのソ
ース電極と共通接続されて上記第１のトランジスタとで
差動対のトランジスタを構成し、ドレイン電極が第２の
出力ノードに接続されるＭＯＳトランジスタからなる第
４のトランジスタと、ドレイン電極とゲート電極とが共
通接続されて上記第３のトランジスタのドレイン電極に
接続された第５のトランジスタと、ゲート電極が上記第
５のトランジスタのゲート電極に接続されて上記第５の
トランジスタとでカレントミラー回路を構成し、ドレイ
ン電極が第１の出力ノードに接続された第６のトランジ
スタと、上記第１の出力ノードと第２の出力ノードとの
間に接続され、上記第１の出力ノードの電位をレベルシ
フトして上記第２の出力ノードの電位とさせる電位シフ
ト手段とを有する電圧−電流変換回路、 この電圧−電流変換回路の第１の出力ノードの電位を受
けて上記出力回路の第２の入力ノードの電位を上記接地
電位ノードに印加される電位より高い第２の所定電位を
基準として制御するとともに、上記電圧−電流変換回路
の第２の出力ノードの電位を受けて上記出力回路の第１
の入力ノードの電位を上記第２の所定電位より高く上記
電源電位ノードに印加される電源電位より低い第１の所
定電位を基準として制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた増
幅回路。 - 【請求項１１】 信号変換回路は、上記電圧−電流変換
回路の第１の出力ノードの電位を受けてこの受けた電位
を出力回路の第２の入力ノードに伝達する第２の変換部
と、上記電圧−電流変換回路の第２の出力ノードの電位
を受けてこの受けた電位と同相に変化する電位を出力回
路の第１の入力ノードに与える第１の変換部とを有して
いることを特徴とする請求項１０記載の増幅回路。 - 【請求項１２】 電源電位ノードと音声発生手段が接続
される出力ノードとの間に接続され、ゲート電極が第１
の入力ノードに接続されたＰ型ＭＯＳトランジスタと、
接地電位ノードと上記出力ノードとの間に接続され、ゲ
ート電極が第２の入力ノードに接続されたＮ型ＭＯＳト
ランジスタとを有する出力回路、 音声信号が入力される反転入力ノードにゲート電極が接
続される第１の差動対用ＭＯＳトランジスタと、比較電
位が入力される非反転入力ノードにゲート電極が接続さ
れるとともにソース電極が上記第１の差動対用ＭＯＳト
ランジスタのソース電極と接続されて上記第１の差動対
用ＭＯＳトランジスタとで差動対トランジスタを構成す
る第２の差動対用ＭＯＳトランジスタとを有し、入力さ
れた音声信号と比較電位との電位差に応じた値を第２の
差動対用ＭＯＳトランジスタのドレイン電極から出力す
る電圧−電流変換回路、 この電圧−電流変換回路の出力に基づいて、上記出力回
路の第２の入力ノードの電位を上記接地電位ノードに印
加される電位より高い第２の所定電位を基準として制御
するとともに、上記出力回路の第１の入力ノードの電位
を上記第２の所定電位より高く上記電源電位ノードに印
加される電源電位より低い第１の所定電位を基準として
制御する信号変換回路、 上記出力回路の出力ノードと上記電圧−電流変換回路の
反転入力ノードとの間に接続された帰還回路を備えた音
声増幅回路を設けたことを特徴とする携帯電話用半導体
集積回路装置。 - 【請求項１３】 電圧−電流変換回路の出力は、入力さ
れた入力信号と比較電位との電位差に基づいて第２の所
定電位を基準として変化する電位であり、 信号変換回路は、上記電圧−電流変換回路の出力を受け
てこの受けた出力を出力回路の第２の入力ノードに伝達
する第２の変換部と、上記電圧−電流変換回路の出力を
受けてこの受けた出力に基づいて第１の所定電位を基準
として上記電圧−電流変換回路の出力と同相に変化する
電位を出力回路の第１の入力ノードに与える第１の変換
部とを有していることを特徴とする請求項１２記載の携
帯電話用半導体集積回路装置。
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