JP3320434B2 - 演算増幅回路 - Google Patents
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30006—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the push and the pull stages of the SEPP amplifier are both current mirrors
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- H03F2203/45274—Level shifting stages are added to the differential amplifier at a position other than the one or more inputs of the dif amp
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補型ＭＯ
Ｓトランジスタ）による集積回路上につくられ、アナロ
グ信号の加減算等に用いられる演算増幅回路、特に低抵
抗負荷に対しても電源電圧近くまで出力電圧を出力で
き、入力信号の非印加時には消費電力の低い演算増幅回
路に関するものである。
Ｓトランジスタ）による集積回路上につくられ、アナロ
グ信号の加減算等に用いられる演算増幅回路、特に低抵
抗負荷に対しても電源電圧近くまで出力電圧を出力で
き、入力信号の非印加時には消費電力の低い演算増幅回
路に関するものである。
【０００２】
【従来の技術】従来、この種の演算増幅回路には、例え
ば次のような文献に記載されるものがあり、以下その構
成を図を用いて説明する。
ば次のような文献に記載されるものがあり、以下その構
成を図を用いて説明する。
【０００３】文献；IEEE JOURNAL OF SOLID STATE CIRC
UITS、SC-17 [6](1982−12）（米）PAUL R.GRAY AND RO
BERT G.MEYER“モス オペレーショナル アンプリファ
イヤー デザイン ア トゥトリアル オーバビュー
(MOS Operational Amplifier Design A Tutorial Overv
iew ) ” P．969-981
UITS、SC-17 [6](1982−12）（米）PAUL R.GRAY AND RO
BERT G.MEYER“モス オペレーショナル アンプリファ
イヤー デザイン ア トゥトリアル オーバビュー
(MOS Operational Amplifier Design A Tutorial Overv
iew ) ” P．969-981
【０００４】図２は、前記文献に記載された従来の演算
増幅回路の一構成例を示す回路図である。この演算増幅
回路は、逆相入力端子１１及び正相入力端子１２に供給
される入力電圧差を差動増幅する差動増幅段１０と、該
差動増幅段１０の出力をレベルシフトするレベルシフト
段２０と、該レベルシフト段２０の出力により相補的に
オン，オフ動作して出力端子３３から出力電圧を出力す
る出力段３０とを、備えている。さらに、出力端子３３
の出力電圧を差動増幅段１０へ帰還する発振防止用の位
相補償手段４０が設けられている。
増幅回路の一構成例を示す回路図である。この演算増幅
回路は、逆相入力端子１１及び正相入力端子１２に供給
される入力電圧差を差動増幅する差動増幅段１０と、該
差動増幅段１０の出力をレベルシフトするレベルシフト
段２０と、該レベルシフト段２０の出力により相補的に
オン，オフ動作して出力端子３３から出力電圧を出力す
る出力段３０とを、備えている。さらに、出力端子３３
の出力電圧を差動増幅段１０へ帰還する発振防止用の位
相補償手段４０が設けられている。
【０００５】差動増幅段１０は、正電源ｖ+ と負電源ｖ
- との間に接続されており、逆相入力端子１１によりゲ
ート制御されるＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳという）１３、正相入力端子１２によりゲート
制御されるＮＭＯＳ１４、ゲートにバイアス電圧ｖb が
印加されて定電流作用をするＮＭＯＳ１５、及び負荷用
のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）１６，１７より構成されている。レベルシフト段２
０は、正電源ｖ+ と負電源ｖ- 間に直列接続されたＮＭ
ＯＳ２１，２２より構成されている。出力段３０は、正
電源ｖ+ と負電源ｖ- 間に直列接続されたＰＭＯＳ３１
及びＮＭＯＳ３２より構成されている。発振防止用の位
相補償手段４０は、ＮＭＯＳ４１、ＰＭＯＳ４２、及び
キャパシタ４３，４４より構成されている。
- との間に接続されており、逆相入力端子１１によりゲ
ート制御されるＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳという）１３、正相入力端子１２によりゲート
制御されるＮＭＯＳ１４、ゲートにバイアス電圧ｖb が
印加されて定電流作用をするＮＭＯＳ１５、及び負荷用
のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）１６，１７より構成されている。レベルシフト段２
０は、正電源ｖ+ と負電源ｖ- 間に直列接続されたＮＭ
ＯＳ２１，２２より構成されている。出力段３０は、正
電源ｖ+ と負電源ｖ- 間に直列接続されたＰＭＯＳ３１
及びＮＭＯＳ３２より構成されている。発振防止用の位
相補償手段４０は、ＮＭＯＳ４１、ＰＭＯＳ４２、及び
キャパシタ４３，４４より構成されている。
【０００６】この演算増幅回路は、入力端子１１，１２
に入力電圧が供給されている有信号時に、出力端子３３
に接続された出力負荷に対して大電流を供給し、入力端
子１１，１２に入力電圧が供給されていない無信号時に
は、出力段３０に流れる電流を小さくするいわゆるＡＢ
級の演算増幅回路として動作する。
に入力電圧が供給されている有信号時に、出力端子３３
に接続された出力負荷に対して大電流を供給し、入力端
子１１，１２に入力電圧が供給されていない無信号時に
は、出力段３０に流れる電流を小さくするいわゆるＡＢ
級の演算増幅回路として動作する。
【０００７】即ち、逆相入力端子１１に対して正相入力
端子１２に正の入力電圧が供給されると、その入力電圧
が差動増幅段１０で差動増幅され、その出力がレベルシ
フト段２０でレベルシフトされた後、該レベルシフト段
２０の出力によって出力段３０内のＰＭＯＳ３１がオン
状態となる。このとき、出力段３０内のＮＭＯＳ３２は
オフ状態へ移行する。そして、正電源ｖ+ から出力段３
０内のＰＭＯＳ３１を介して、出力端子３３へ出力電流
が出力される。
端子１２に正の入力電圧が供給されると、その入力電圧
が差動増幅段１０で差動増幅され、その出力がレベルシ
フト段２０でレベルシフトされた後、該レベルシフト段
２０の出力によって出力段３０内のＰＭＯＳ３１がオン
状態となる。このとき、出力段３０内のＮＭＯＳ３２は
オフ状態へ移行する。そして、正電源ｖ+ から出力段３
０内のＰＭＯＳ３１を介して、出力端子３３へ出力電流
が出力される。
【０００８】この種の演算増幅回路において、小さな出
力負荷抵抗に対して電源電圧近くまで出力電圧を出力さ
せるためには、出力負荷抵抗に対して大きな電流を流す
必要がある。そのため、出力段３０を構成するＰＭＯＳ
３１及びＮＭＯＳ３２のチャネル幅Ｗ対チャネル長Ｌの
比Ｗ／Ｌを大きくとらなければならない。他の方法とし
て、出力段３０の入力、つまり差動増幅段１０の出力振
幅を大きくすることも考えられるが、該差動増幅段１０
を構成する各トランジスタを飽和領域で動作させるため
に該差動増幅段１０の出力振幅をあまり大きくとること
ができない。従って、図２の演算増幅回路では、低抵抗
出力負荷に対して大電流を流すために、Ｗ／Ｌ比を大き
くする方法がとられる。
力負荷抵抗に対して電源電圧近くまで出力電圧を出力さ
せるためには、出力負荷抵抗に対して大きな電流を流す
必要がある。そのため、出力段３０を構成するＰＭＯＳ
３１及びＮＭＯＳ３２のチャネル幅Ｗ対チャネル長Ｌの
比Ｗ／Ｌを大きくとらなければならない。他の方法とし
て、出力段３０の入力、つまり差動増幅段１０の出力振
幅を大きくすることも考えられるが、該差動増幅段１０
を構成する各トランジスタを飽和領域で動作させるため
に該差動増幅段１０の出力振幅をあまり大きくとること
ができない。従って、図２の演算増幅回路では、低抵抗
出力負荷に対して大電流を流すために、Ｗ／Ｌ比を大き
くする方法がとられる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成の演算増幅回路では、低抵抗出力負荷に対応するため
に、出力段３０を構成するトランジスタのＷ／Ｌ比を大
きくするので、ＡＢ級の演算増幅回路であっても、無信
号時の消費電流の増加が避けられない。しかも、出力段
３０を構成するトランジスタも大きくなるので、集積回
路（以下、ＩＣという）化の際のチップ占有面積の増加
も避けられず、それらを解決するための回路設計が困難
であった。
成の演算増幅回路では、低抵抗出力負荷に対応するため
に、出力段３０を構成するトランジスタのＷ／Ｌ比を大
きくするので、ＡＢ級の演算増幅回路であっても、無信
号時の消費電流の増加が避けられない。しかも、出力段
３０を構成するトランジスタも大きくなるので、集積回
路（以下、ＩＣという）化の際のチップ占有面積の増加
も避けられず、それらを解決するための回路設計が困難
であった。
【００１０】本発明は、前記従来技術が持っていた課題
として、低抵抗出力負荷を駆動するときに無信号時の消
費電力が増加する点と、ＩＣ化におけるチップ占有面積
の増加という点について解決した回路設計の容易な演算
増幅回路を提供するものである。
として、低抵抗出力負荷を駆動するときに無信号時の消
費電力が増加する点と、ＩＣ化におけるチップ占有面積
の増加という点について解決した回路設計の容易な演算
増幅回路を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、演算増幅回路において、前記差動増幅段
の出力をレベルシフトするレベルシフト段と、前記レベ
ルシフト段の出力を増幅する第１の増幅段と、前記第１
の増幅段の出力をインピーダンス変換し、該第１の増幅
段の出力の位相を補償する第１のソースホロワ段と、前
記差動増幅段の出力を増幅する第２の増幅段と、前記第
２の増幅段の出力をインピーダンス変換し、該第２の増
幅段の出力の位相を補償する第２のソースホロワ段と、
前記第１の増幅段の出力によりゲートが制御されるＰＭ
ＯＳと、前記第２の増幅段の出力によりゲートが制御さ
れるＮＭＯＳとにより構成される出力段とを、有してい
る。
に、本発明は、演算増幅回路において、前記差動増幅段
の出力をレベルシフトするレベルシフト段と、前記レベ
ルシフト段の出力を増幅する第１の増幅段と、前記第１
の増幅段の出力をインピーダンス変換し、該第１の増幅
段の出力の位相を補償する第１のソースホロワ段と、前
記差動増幅段の出力を増幅する第２の増幅段と、前記第
２の増幅段の出力をインピーダンス変換し、該第２の増
幅段の出力の位相を補償する第２のソースホロワ段と、
前記第１の増幅段の出力によりゲートが制御されるＰＭ
ＯＳと、前記第２の増幅段の出力によりゲートが制御さ
れるＮＭＯＳとにより構成される出力段とを、有してい
る。
【００１２】
【作用】本発明によれば、以上のように演算増幅回路を
構成したので、入力信号が供給されると、該入力信号が
差動増幅段で差動増幅される。この差動増幅段の出力
は、レベルシフト段でレベルシフトされた後、第１の増
幅段で増幅され、出力段内のＰＭＯＳが駆動される。ま
た、差動増幅段の出力は、第２の増幅段で増幅された
後、出力段内のＮＭＯＳが駆動される。第１のソースホ
ロワ段は、第１の増幅段の出力をインピーダンス変換
し、その出力の位相を補償する。また、第２のソースホ
ロワ段は、第２の増幅段の出力をインピーダンス変換
し、その出力の位相を補償する。これにより、発振が防
止される。
構成したので、入力信号が供給されると、該入力信号が
差動増幅段で差動増幅される。この差動増幅段の出力
は、レベルシフト段でレベルシフトされた後、第１の増
幅段で増幅され、出力段内のＰＭＯＳが駆動される。ま
た、差動増幅段の出力は、第２の増幅段で増幅された
後、出力段内のＮＭＯＳが駆動される。第１のソースホ
ロワ段は、第１の増幅段の出力をインピーダンス変換
し、その出力の位相を補償する。また、第２のソースホ
ロワ段は、第２の増幅段の出力をインピーダンス変換
し、その出力の位相を補償する。これにより、発振が防
止される。
【００１３】
【実施例】図１は、本発明の一実施例を示す演算増幅回
路の回路図である。この演算増幅回路は、ＣＭＯＳで構
成され、正相入力端子５１及び逆相入力端子５２の入力
電圧差に応じた差動増幅を行ってノードＮ１へ出力する
差動増幅段５０と、ノードＮ１上の電圧をレベルシフト
としてノードＮ２へ出力するレベルシフト段６０と、ノ
ードＮ２の電圧を増幅してノードＮ３へ出力する第１の
増幅段７０と、ノードＮ１上の電圧を増幅してノードＮ
４へ出力する第２の増幅段８０と、ノードＮ３またはＮ
４の電圧によって駆動され出力電圧を出力端子９３へ出
力する出力段９０と、発振防止用の位相補償手段とを、
備えている。発振防止用の位相補償手段は、ノードＮ３
の電圧を第１のソースホロワ段１００及び第１のキャパ
シタ１０３を介してノードＮ１へ帰還させる回路と、ノ
ードＮ４の電圧を第２のソースホロワ段１１０及び第２
のキャパシタ１１３を介してノードＮ１へ帰還させる回
路とで、構成されている。
路の回路図である。この演算増幅回路は、ＣＭＯＳで構
成され、正相入力端子５１及び逆相入力端子５２の入力
電圧差に応じた差動増幅を行ってノードＮ１へ出力する
差動増幅段５０と、ノードＮ１上の電圧をレベルシフト
としてノードＮ２へ出力するレベルシフト段６０と、ノ
ードＮ２の電圧を増幅してノードＮ３へ出力する第１の
増幅段７０と、ノードＮ１上の電圧を増幅してノードＮ
４へ出力する第２の増幅段８０と、ノードＮ３またはＮ
４の電圧によって駆動され出力電圧を出力端子９３へ出
力する出力段９０と、発振防止用の位相補償手段とを、
備えている。発振防止用の位相補償手段は、ノードＮ３
の電圧を第１のソースホロワ段１００及び第１のキャパ
シタ１０３を介してノードＮ１へ帰還させる回路と、ノ
ードＮ４の電圧を第２のソースホロワ段１１０及び第２
のキャパシタ１１３を介してノードＮ１へ帰還させる回
路とで、構成されている。
【００１４】差動増幅段５０は、正電源ｖ+ と負電源ｖ
- 間に接続される回路であり、入力用のＮＭＯＳ５３，
５４、定電流源用のＮＭＯＳ５５、及び負荷用のＰＭＯ
Ｓ５６，５７より構成されている。ＮＭＯＳ５３のゲー
トは正相入力端子５１に接続されると共に、ＮＭＯＳ５
４のゲートが逆相入力端子５２に接続されている。ＮＭ
ＯＳ５３，５４の各ソースは、ＮＭＯＳ５５のドレイン
に共通接続され、そのＮＭＯＳ５５のゲートがバイアス
電圧Ｖｂ１に接続され、さらに該ＮＭＯＳ５５のソース
が負電源ｖ- に接続されている。ＮＭＯＳ５３，５４の
各ドレインは、ＰＭＯＳ５６，５７の各ドレインに接続
され、そのＰＭＯＳ５６，５７の各ソースが正電源ｖ+
に接続されている。ＰＭＯＳ５６，５７の各ゲートは該
ＰＭＯＳ５６のドレインに共通接続され、該ＰＭＯＳ５
７のドレインがノードＮ１に接続されている。
- 間に接続される回路であり、入力用のＮＭＯＳ５３，
５４、定電流源用のＮＭＯＳ５５、及び負荷用のＰＭＯ
Ｓ５６，５７より構成されている。ＮＭＯＳ５３のゲー
トは正相入力端子５１に接続されると共に、ＮＭＯＳ５
４のゲートが逆相入力端子５２に接続されている。ＮＭ
ＯＳ５３，５４の各ソースは、ＮＭＯＳ５５のドレイン
に共通接続され、そのＮＭＯＳ５５のゲートがバイアス
電圧Ｖｂ１に接続され、さらに該ＮＭＯＳ５５のソース
が負電源ｖ- に接続されている。ＮＭＯＳ５３，５４の
各ドレインは、ＰＭＯＳ５６，５７の各ドレインに接続
され、そのＰＭＯＳ５６，５７の各ソースが正電源ｖ+
に接続されている。ＰＭＯＳ５６，５７の各ゲートは該
ＰＭＯＳ５６のドレインに共通接続され、該ＰＭＯＳ５
７のドレインがノードＮ１に接続されている。
【００１５】レベルシフト段６０は、ＮＭＯＳ６１，６
２で構成され、該ＮＭＯＳ６１のドレインが正電源ｖ+
に、ゲートがノードＮ１にそれぞれ接続され、さらにサ
ブストレート及びソースがノードＮ２に共通接続されて
いる。ノードＮ２にはＮＭＯＳ６２のドレインが接続さ
れ、該ＮＭＯＳ６２のゲートがバイアス電圧Ｖｂ１に接
続され、ソースが負電源ｖ- に接続されている。第１の
増幅段７０は、ゲート・ドレイン間が接続されたＰＭＯ
Ｓからなる第１の負荷ＭＯＳ７１と、ＮＭＯＳ７２とで
構成されている。負荷ＭＯＳ７１のソースは正電源ｖ+
に接続され、ドレイン及びゲートがノードＮ３に共通接
続されている。ノードＮ３にはＮＭＯＳ７２のドレイン
が接続され、該ＮＭＯＳ７２のゲートがノードＮ２に、
ソースが負電源ｖ- にそれぞれ接続されている。
２で構成され、該ＮＭＯＳ６１のドレインが正電源ｖ+
に、ゲートがノードＮ１にそれぞれ接続され、さらにサ
ブストレート及びソースがノードＮ２に共通接続されて
いる。ノードＮ２にはＮＭＯＳ６２のドレインが接続さ
れ、該ＮＭＯＳ６２のゲートがバイアス電圧Ｖｂ１に接
続され、ソースが負電源ｖ- に接続されている。第１の
増幅段７０は、ゲート・ドレイン間が接続されたＰＭＯ
Ｓからなる第１の負荷ＭＯＳ７１と、ＮＭＯＳ７２とで
構成されている。負荷ＭＯＳ７１のソースは正電源ｖ+
に接続され、ドレイン及びゲートがノードＮ３に共通接
続されている。ノードＮ３にはＮＭＯＳ７２のドレイン
が接続され、該ＮＭＯＳ７２のゲートがノードＮ２に、
ソースが負電源ｖ- にそれぞれ接続されている。
【００１６】第２の増幅段８０は、ＰＭＯＳ８１と、ド
レイン及びゲートが接続されたＮＭＯＳからなる第２の
負荷ＭＯＳ８２とで、構成されている。ＰＭＯＳ８１の
ゲートがノードＮ１に、ソースが正電源ｖ+ に、ドレイ
ンがノードＮ４に、それぞれ接続されている。ノードＮ
４には、第２の負荷ＭＯＳ８２のドレイン及びゲートが
接続され、そのソースが負電源ｖ- に接続されている。
出力段９０は、ＰＭＯＳ９１及びＮＭＯＳ９２で構成さ
れ、該ＰＭＯＳ９１のソースが正電源ｖ+ に、ゲートが
ノードＮ３に、ドレインが出力端子９３に、それぞれ接
続されている。出力端子９３にはＮＭＯＳ９２のドレイ
ンが接続され、そのゲートがノードＮ４に、ソースが負
電源ｖ- にそれぞれ接続されている。なお、第１の増幅
段７０内の第１の負荷ＭＯＳ７１は出力段９０内のＰＭ
ＯＳ９１と同一特性を持ち、さらに第２の増幅段８０内
の第２の負荷ＭＯＳ８２は出力段９０内のＮＭＯＳ９２
と同一特性を持っている。
レイン及びゲートが接続されたＮＭＯＳからなる第２の
負荷ＭＯＳ８２とで、構成されている。ＰＭＯＳ８１の
ゲートがノードＮ１に、ソースが正電源ｖ+ に、ドレイ
ンがノードＮ４に、それぞれ接続されている。ノードＮ
４には、第２の負荷ＭＯＳ８２のドレイン及びゲートが
接続され、そのソースが負電源ｖ- に接続されている。
出力段９０は、ＰＭＯＳ９１及びＮＭＯＳ９２で構成さ
れ、該ＰＭＯＳ９１のソースが正電源ｖ+ に、ゲートが
ノードＮ３に、ドレインが出力端子９３に、それぞれ接
続されている。出力端子９３にはＮＭＯＳ９２のドレイ
ンが接続され、そのゲートがノードＮ４に、ソースが負
電源ｖ- にそれぞれ接続されている。なお、第１の増幅
段７０内の第１の負荷ＭＯＳ７１は出力段９０内のＰＭ
ＯＳ９１と同一特性を持ち、さらに第２の増幅段８０内
の第２の負荷ＭＯＳ８２は出力段９０内のＮＭＯＳ９２
と同一特性を持っている。
【００１７】第１のソースホロワ段１００は、ＮＭＯＳ
１０１，１０２で構成され、該ＮＭＯＳ１０１のソース
が正電源ｖ+ に接続され、ドレイン及びサブストレート
が第１のキャパシタ１０３を介してノードＮ１に接続さ
れている。ＮＭＯＳ１０１のドレインはＮＭＯＳ１０２
のドレインに接続され、該ＮＭＯＳ１０２のゲートがバ
イアス電圧Ｖｂ１に、ソースが負電源ｖ- にそれぞれ接
続されている。第２のソースホロワ段１１０は、ＰＭＯ
Ｓ１１１，１１２で構成され、該ＰＭＯＳ１１１のソー
スが正電源ｖ+ に、ゲートがバイアス電圧Ｖｂ２にそれ
ぞれ接続され、さらにドレインが第２のキャパシタ１１
３を介してノードＮ１に接続されている。ＰＭＯＳ１１
１のドレインはＰＭＯＳ１１２のソースに接続され、該
ＰＭＯＳ１１２のゲートがノードＮ４に、ドレインが負
電源ｖ- にそれぞれ接続されている。
１０１，１０２で構成され、該ＮＭＯＳ１０１のソース
が正電源ｖ+ に接続され、ドレイン及びサブストレート
が第１のキャパシタ１０３を介してノードＮ１に接続さ
れている。ＮＭＯＳ１０１のドレインはＮＭＯＳ１０２
のドレインに接続され、該ＮＭＯＳ１０２のゲートがバ
イアス電圧Ｖｂ１に、ソースが負電源ｖ- にそれぞれ接
続されている。第２のソースホロワ段１１０は、ＰＭＯ
Ｓ１１１，１１２で構成され、該ＰＭＯＳ１１１のソー
スが正電源ｖ+ に、ゲートがバイアス電圧Ｖｂ２にそれ
ぞれ接続され、さらにドレインが第２のキャパシタ１１
３を介してノードＮ１に接続されている。ＰＭＯＳ１１
１のドレインはＰＭＯＳ１１２のソースに接続され、該
ＰＭＯＳ１１２のゲートがノードＮ４に、ドレインが負
電源ｖ- にそれぞれ接続されている。
【００１８】次に、図１の動作（ａ），（ｂ）について
説明する。 （ａ） 出力負荷への電流供給動作 逆相入力端子５２に対して正相入力端子５１に正の入力
電圧が印加されると、差動増幅段５０では入力電圧と同
相（正方向）で該入力電圧を増幅してノードＮ１へ出力
する。レベルシフト段６０は、利得１で、ノードＮ１の
電圧変化分だけ正方向にレベルシフトし、ノードＮ２へ
出力する。第１の増幅段７０では、ノードＮ２の電圧変
化分を逆相（負方向）で増幅し、ノードＮ３を介して出
力段９０内のＰＭＯＳ９１のゲートへ出力する。これに
より、ＰＭＯＳ９１のゲート・ソース間電圧が大きくな
り、出力端子９３に接続される出力負荷に電流を供給す
る。このＰＭＯＳ９１の動作時には、第１の増幅段７０
の出力側ノードＮ３の電圧が、第１のソースホロワ段１
００でインピーダンス変換され、第１のキャパシタ１０
３によって差動増幅段５０の出力側ノードＮ１へ帰還さ
れる。
説明する。 （ａ） 出力負荷への電流供給動作 逆相入力端子５２に対して正相入力端子５１に正の入力
電圧が印加されると、差動増幅段５０では入力電圧と同
相（正方向）で該入力電圧を増幅してノードＮ１へ出力
する。レベルシフト段６０は、利得１で、ノードＮ１の
電圧変化分だけ正方向にレベルシフトし、ノードＮ２へ
出力する。第１の増幅段７０では、ノードＮ２の電圧変
化分を逆相（負方向）で増幅し、ノードＮ３を介して出
力段９０内のＰＭＯＳ９１のゲートへ出力する。これに
より、ＰＭＯＳ９１のゲート・ソース間電圧が大きくな
り、出力端子９３に接続される出力負荷に電流を供給す
る。このＰＭＯＳ９１の動作時には、第１の増幅段７０
の出力側ノードＮ３の電圧が、第１のソースホロワ段１
００でインピーダンス変換され、第１のキャパシタ１０
３によって差動増幅段５０の出力側ノードＮ１へ帰還さ
れる。
【００１９】一方、出力段９０内のＮＭＯＳ９２につい
て説明すると、第２の増幅段８０が、差動増幅段５０の
出力側ノードＮ１の電圧変化分を逆相（負方向）で増幅
し、ノードＮ４を介して該ＮＭＯＳ９２のゲートへ出力
する。すると、ＮＭＯＳ９２のゲート・ソース間電圧が
小さくなり、該ＮＭＯＳ９２のドレイン電流が小さくな
る。ここで、第２の増幅段８０は負荷ＭＯＳ８２を有す
るため、該第２の増幅段８０の出力側ノードＮ４の電圧
が、該ＮＭＯＳ８２のトランジスタ固有のスレッショル
ド電圧を維持でき、同一特性を持つＮＭＯＳ９２を完全
にオフの領域にすることがない。
て説明すると、第２の増幅段８０が、差動増幅段５０の
出力側ノードＮ１の電圧変化分を逆相（負方向）で増幅
し、ノードＮ４を介して該ＮＭＯＳ９２のゲートへ出力
する。すると、ＮＭＯＳ９２のゲート・ソース間電圧が
小さくなり、該ＮＭＯＳ９２のドレイン電流が小さくな
る。ここで、第２の増幅段８０は負荷ＭＯＳ８２を有す
るため、該第２の増幅段８０の出力側ノードＮ４の電圧
が、該ＮＭＯＳ８２のトランジスタ固有のスレッショル
ド電圧を維持でき、同一特性を持つＮＭＯＳ９２を完全
にオフの領域にすることがない。
【００２０】（ｂ） 出力負荷からの電流吸引動作 逆相入力端子５２に対して正相入力端子５１に負の入力
電圧が印加されると、その入力電圧が差動増幅段５０に
よって逆相（逆方向）に増幅され、ノードＮ１から出力
される。ノードＮ１の電圧は、第２の増幅段８０で増幅
され、出力段９０内のＮＭＯＳ９２がオン状態になると
共に、第１の増幅段７０の出力によって出力段９０内の
ＰＭＯＳ９１がオフ状態へ移行する。ＮＭＯＳ９２がオ
ン状態になると、該ＮＭＯＳ９２によって出力端子９３
に接続された出力負荷より電流を吸引して、ＰＭＯＳ９
１のドレイン電流が小さくなる。この場合にも、第１の
増幅段７０内の第１の負荷ＭＯＳ７１の働きにより、Ｐ
ＭＯＳ９１に対するスレッショルド電圧が維持されるの
で、該ＰＭＯＳ９１が完全にオフすることはない。ま
た、出力段９０内のＮＭＯＳ９２の動作時には、第２の
増幅段８０の出力側ノードＮ４の電圧が、第２のソース
ホロワ段１１０でインピーダンス変換された後、第２の
キャパシタ１１３によって差動増幅段５０の出力側ノー
ドＮ１へ帰還される。そのため、演算増幅器の発振動作
を的確に防止できる。
電圧が印加されると、その入力電圧が差動増幅段５０に
よって逆相（逆方向）に増幅され、ノードＮ１から出力
される。ノードＮ１の電圧は、第２の増幅段８０で増幅
され、出力段９０内のＮＭＯＳ９２がオン状態になると
共に、第１の増幅段７０の出力によって出力段９０内の
ＰＭＯＳ９１がオフ状態へ移行する。ＮＭＯＳ９２がオ
ン状態になると、該ＮＭＯＳ９２によって出力端子９３
に接続された出力負荷より電流を吸引して、ＰＭＯＳ９
１のドレイン電流が小さくなる。この場合にも、第１の
増幅段７０内の第１の負荷ＭＯＳ７１の働きにより、Ｐ
ＭＯＳ９１に対するスレッショルド電圧が維持されるの
で、該ＰＭＯＳ９１が完全にオフすることはない。ま
た、出力段９０内のＮＭＯＳ９２の動作時には、第２の
増幅段８０の出力側ノードＮ４の電圧が、第２のソース
ホロワ段１１０でインピーダンス変換された後、第２の
キャパシタ１１３によって差動増幅段５０の出力側ノー
ドＮ１へ帰還される。そのため、演算増幅器の発振動作
を的確に防止できる。
【００２１】このように、出力段９０内のＰＭＯＳ９１
及びＮＭＯＳ９２がそれぞれオフしない領域を持つこと
により、出力端子９３の出力電圧が正から負方向へ、負
から正方向へ移行するときに滑らかに移行するので、出
力波形の歪（クロスオーバ歪）が小さくなる。
及びＮＭＯＳ９２がそれぞれオフしない領域を持つこと
により、出力端子９３の出力電圧が正から負方向へ、負
から正方向へ移行するときに滑らかに移行するので、出
力波形の歪（クロスオーバ歪）が小さくなる。
【００２２】以上のように、本実施例では、出力段９０
内のＰＭＯＳ９１及びＮＭＯＳ９２を駆動する第１及び
第２の増幅段７０，８０内にそれぞれ負荷ＭＯＳ７１，
８２を設けたので、クロスオーバ歪も少なく、低抵抗出
力負荷に対しても大振幅の出力電圧を供給できる。しか
も、差動増幅段５０と出力段９０との間に第１及び第２
の増幅段７０，８０を設けたので、出力段９０内のＰＭ
ＯＳ９１及びＮＭＯＳ９２のＷ／Ｌ比を大きくとらなく
ても、出力端子９３に大電流が流せるので、ＩＣ化の際
にチップ占有面積の増加も抑えられる。さらに、第１及
び第２のソースホロワ段１００，１１０を設けたので、
簡単な回路構成でインピーダンス変換が行え、回路設計
の自由度が向上すると共に、回路設計を容易化できる。
内のＰＭＯＳ９１及びＮＭＯＳ９２を駆動する第１及び
第２の増幅段７０，８０内にそれぞれ負荷ＭＯＳ７１，
８２を設けたので、クロスオーバ歪も少なく、低抵抗出
力負荷に対しても大振幅の出力電圧を供給できる。しか
も、差動増幅段５０と出力段９０との間に第１及び第２
の増幅段７０，８０を設けたので、出力段９０内のＰＭ
ＯＳ９１及びＮＭＯＳ９２のＷ／Ｌ比を大きくとらなく
ても、出力端子９３に大電流が流せるので、ＩＣ化の際
にチップ占有面積の増加も抑えられる。さらに、第１及
び第２のソースホロワ段１００，１１０を設けたので、
簡単な回路構成でインピーダンス変換が行え、回路設計
の自由度が向上すると共に、回路設計を容易化できる。
【００２３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のソースホロワ段１００，１１０
は、簡単な回路構成でインピーダンス変換が行える利点
を有するが、これを他のインピーダンス変換手段で構成
してもよい。 （ii） 負電源ｖ- は、接地電位としてもよい。また、
図１の負電源ｖ- と正電源ｖ+ とを入れ替え、それに応
じてＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに入れ替
える等の回路構成にしても、上記実施例とほぼ同様の利
点が得られる。 （iii) 差動増幅段５０、レベルシフト段６０、増幅段
７０，８０、出力段９０、及びソースホロワ段１００，
１１０内に他の素子を追加する等して回路構成を他の構
成に変更することも可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のソースホロワ段１００，１１０
は、簡単な回路構成でインピーダンス変換が行える利点
を有するが、これを他のインピーダンス変換手段で構成
してもよい。 （ii） 負電源ｖ- は、接地電位としてもよい。また、
図１の負電源ｖ- と正電源ｖ+ とを入れ替え、それに応
じてＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに入れ替
える等の回路構成にしても、上記実施例とほぼ同様の利
点が得られる。 （iii) 差動増幅段５０、レベルシフト段６０、増幅段
７０，８０、出力段９０、及びソースホロワ段１００，
１１０内に他の素子を追加する等して回路構成を他の構
成に変更することも可能である。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１及び第２の増幅段を設けて出力段を駆動する
ようにしたので、クロスオーバ歪も小さく、低抵抗出力
負荷に対しても大振幅の出力電圧を供給できる。しか
も、出力段を構成するＰＭＯＳ及びＮＭＯＳのＷ／Ｌ比
を大きくとらなくても、出力負荷に大電流が流せるの
で、ＩＣ化の際にチップ占有面積の増加を抑えることが
できる。さらに、第１及び第２のソースホロワ段を設け
て第１及び第２の増幅段の出力の位相をそれぞれ補償す
るようにしたので、簡単かつ的確に演算増幅回路の発振
を防止でき、回路設計の自由度を向上できると共に、回
路設計を容易化できる。
れば、第１及び第２の増幅段を設けて出力段を駆動する
ようにしたので、クロスオーバ歪も小さく、低抵抗出力
負荷に対しても大振幅の出力電圧を供給できる。しか
も、出力段を構成するＰＭＯＳ及びＮＭＯＳのＷ／Ｌ比
を大きくとらなくても、出力負荷に大電流が流せるの
で、ＩＣ化の際にチップ占有面積の増加を抑えることが
できる。さらに、第１及び第２のソースホロワ段を設け
て第１及び第２の増幅段の出力の位相をそれぞれ補償す
るようにしたので、簡単かつ的確に演算増幅回路の発振
を防止でき、回路設計の自由度を向上できると共に、回
路設計を容易化できる。
【図１】本発明の実施例を示す演算増幅回路の回路図で
ある。
ある。
【図２】従来の演算増幅回路の回路図である。
５０ 差動増幅段 ６０ レベルシフト段 ７０，８０ 第１，第２の増幅段 ７１，８２ 第１，第２の負荷ＭＯＳ ９０ 出力段 ９１ ＰＭＯＳ ９２ ＮＭＯＳ １００，１１０ 第１，第２のソースホロワ段 １０３，１１３ 第１，第２のキャパシタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−82704（ＪＰ，Ａ) 特開 昭62−68308（ＪＰ，Ａ) 特開 昭64−10709（ＪＰ，Ａ) 特開 昭61−157106（ＪＰ，Ａ) 特開 平２−26111（ＪＰ，Ａ) 特開 平２−248107（ＪＰ，Ａ) 特開 昭58−165408（ＪＰ，Ａ) 特開 平１−125108（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00,3/00
Claims (1)
- 【請求項１】 入力信号を差動増幅する差動増幅段と、 前記差動増幅段の出力をレベルシフトするレベルシフト
段と、ゲートとドレインが接続された第１のＰＭＯＳトランジ
スタと第１のＮＭＯＳトランジスタとにより構成され、
前記レベルシフト段の出力を増幅する第１の増幅段と、 前記第１の増幅段の出力をインピーダンス変換し、該第
１の増幅段の出力の位相を補償する第１のソースホロワ
段と、第２のＰＭＯＳトランジスタとゲートとドレインが接続
された第２のＮＭＯＳトランジスタとにより構成され、
前記差動増幅段の出力を増幅する第２の増幅段と、 前記第２の増幅段の出力をインピーダンス変換し、該第
２の増幅段の出力の位相を補償する第２のソースホロワ
段と、 前記第１の増幅段の出力によりゲートが制御される第３
のＰＭＯＳトランジスタと、前記第２の増幅段の出力に
よりゲートが制御される第３のＮＭＯＳトランジスタと
により構成される出力段とにより構成される演算増幅回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31493291A JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
| US07/980,771 US5289058A (en) | 1991-11-28 | 1992-11-24 | MOS operational amplifier circuit |
| DE69218552T DE69218552T2 (de) | 1991-11-28 | 1992-11-27 | MOS-Operationsverstärkerschaltungsanordnung |
| EP92120352A EP0544338B1 (en) | 1991-11-28 | 1992-11-27 | MOS operational amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31493291A JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH05152870A JPH05152870A (ja) | 1993-06-18 |
| JP3320434B2 true JP3320434B2 (ja) | 2002-09-03 |
Family
ID=18059388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31493291A Expired - Fee Related JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5289058A (ja) |
| EP (1) | EP0544338B1 (ja) |
| JP (1) | JP3320434B2 (ja) |
| DE (1) | DE69218552T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05312850A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
| US5546047A (en) * | 1995-02-27 | 1996-08-13 | Motorola, Inc. | Method and apparatus of an operational amplifier with wide dynamic range |
| US5646576A (en) * | 1995-07-24 | 1997-07-08 | Motorola | Output stage of operational amplifier suitable for mounting on a substrate and method of amplifying therewith |
| JP3360501B2 (ja) * | 1995-09-20 | 2002-12-24 | 三菱電機株式会社 | 増幅回路及び携帯電話用半導体集積回路装置 |
| JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
| US5736874A (en) * | 1996-09-20 | 1998-04-07 | Lucent Technologies Inc. | High resolution high speed comparator |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| US5838191A (en) * | 1997-02-21 | 1998-11-17 | National Semiconductor Corporation | Bias circuit for switched capacitor applications |
| JP3338771B2 (ja) * | 1997-09-04 | 2002-10-28 | 山形日本電気株式会社 | 演算増幅器 |
| US6049253A (en) * | 1998-01-29 | 2000-04-11 | Matsushita Electric Industrial Co., Ltd. | Operational amplifier |
| JP3875392B2 (ja) * | 1998-02-23 | 2007-01-31 | 株式会社東芝 | 演算増幅器 |
| US6018267A (en) * | 1998-03-10 | 2000-01-25 | Information Storage Devices, Inc. | High output swing operational amplifier using low voltage devices |
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
| US6127891A (en) * | 1999-04-05 | 2000-10-03 | National Semiconductor Corporation | Low voltage class AB amplifier with gain boosting |
| US6590453B2 (en) * | 2001-09-21 | 2003-07-08 | Silicon Storage Technology, Inc. | Folded cascode high voltage operational amplifier with class AB source follower output stage |
| EP1582418A1 (en) * | 2004-03-30 | 2005-10-05 | Dialog Semiconductor GmbH | Squib driver for airbag application |
| JP5128996B2 (ja) * | 2008-04-01 | 2013-01-23 | ラピスセミコンダクタ株式会社 | 出力回路、及びオフセットキャンセル方法 |
| CN101800519B (zh) * | 2009-02-09 | 2015-02-04 | 普诚科技股份有限公司 | 运算放大器及降低运算放大器的偏移电压的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| US4480230A (en) * | 1983-07-05 | 1984-10-30 | National Semiconductor Corporation | Large swing CMOS power amplifier |
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| BE1000333A7 (nl) * | 1987-02-20 | 1988-10-25 | Bell Telephone Mfg | Correctieketen voor een versterker. |
| KR950007836B1 (ko) * | 1990-11-27 | 1995-07-20 | 삼성전자주식회사 | 시모스 파워 증폭기 |
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1991
- 1991-11-28 JP JP31493291A patent/JP3320434B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-24 US US07/980,771 patent/US5289058A/en not_active Expired - Lifetime
- 1992-11-27 DE DE69218552T patent/DE69218552T2/de not_active Expired - Fee Related
- 1992-11-27 EP EP92120352A patent/EP0544338B1/en not_active Expired - Lifetime
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| JPH05152870A (ja) | 1993-06-18 |
| EP0544338B1 (en) | 1997-03-26 |
| DE69218552D1 (de) | 1997-04-30 |
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