KR100219345B1 - 압접형 반도체 장치 - Google Patents

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KR100219345B1
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미치아키 히요시
히사요시 무라마츠
다카시 후지와라
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니시무로 타이죠
가부시기가이샤 도시바
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Abstract

멀티칩 압접 구조로 함으로써 차량용, 산업용에 알맞은 고신뢰성의 평면형 MOS 게이트 구동형 스위칭 디바이스를 제공한다.
MOS 게이트 구동형 칩(17)을 포함하는 복수의 반도체칩의 각 종단부에 합성수지의 칩 프레임(33)을 장착하고, 각 칩(17, 19)을 서로 그 칩 프레임을 접하도록 동일 평면에 배열하여 이들을 제1전극판(23)및 제2전극판(27)에서 압접하여 고정한다. 또한, 배열된 복수의 칩의 주위를 제1전극판(23)및 제2전극판(27)에 의해서 끼워진 외부 프레임(21)으로 각 칩의 위치 E를 규제한다. 각 칩의 종단부에 장착한 합성 수지의 칩 프레임은 종단부의 절연 보호를 행하는 동시에 위치 결정 가이드의 역할을 다하며, 칩의 고정과 압접판의 고정을 최소한의 치수로 가능하게 한다. 배열된 칩의 외주를 둘러싸는 외부 프레임은 게이트 전극의 위치 관계를 정확히 하는 것과 칩을 고밀도로 배열할 수 있게 한다.

Description

압접형 반도체 장치
제1도는 본 발명의 제1실시예의 반도체 장치의 평면도.
제2도는 제1도의 A-A' 선에 따르는 부분의 단면도.
제3도는 제1실시예에 이용하는 반도체 기판의 단면도.
제4도는 제1실시예에 이용하는 반도체 기판의 단면도.
제5도는 제1실시예에 이용하는 반도체 기판의 평면도 및 단면도.
제6도는 제5도의 영역 B의 확대 단면도.
제7도는 제1실시예에 이용하는 반도체 기판의 단면도.
제8도는 제5도의 영역 B의 확대 단면도.
제9도는 제1실시예의 반도체 장치의 평면도.
제10도는 제2실시예의 반도체 장치의 평면도.
제11도는 제10도의 A-A' 선에 따르는 부분의 단면도.
제12도는 제3실시예의 반도체 장치의 단면도.
제13도는 제4실시예의 반도체 장치의 단면도.
제14도는 제13도의 반도체 장치의 베이스의 평면도.
제15도는 제13도의 반도체 장치의 칩의 평면도.
제16도는 제13도의 반도체 장치의 세라믹 캡의 평면도.
제17도는 제13도의 반도체 장치의 접시 스프링의 단면도.
제18도는 제5실시예의 반도체 장치의 IGBT 소자의 평면도 및 단면도.
제19도는 제5실시예의 반도체 장치의 IGBT 소자의 평면도 및 단면도.
제20도는 제5실시예의 반도체 장치의 IGBT 소자의 평면도 및 단면도.
제21도는 본 발명의 전극판의 평면도.
제22도는 본 발명의 전극판의 평면도.
제23도는 본 발명의 반도체 장치의 게이트 단자에 접속된 게이트 리드의 평면도.
제24도는 본 발명의 반도체 장치에 이용하는 완충판의 평면도 및 단면도.
제25도는 본 발명의 반도체 장치의 칩 프레임을 장착하는 방법을 설명하는 칩의 단면도.
제26도는 본 발명의 반도체 장치의 외부 프레임의 평면도.
제27도는 본 발명의 칩의 평면도.
제28도는 본 발명의 전극판의 단면도, 평면도 및 서미스터의 단면도.
제29도는 종래의 반도체 장치의 단면도.
제30도는 종래의 반도체 장치의 평면도.
제31도는 종래의 반도체 장치에 이용하는 반도체 기판의 단면도.
제32도는 종래의 반도체 장치에 이용하는 반도체 기판의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 층간 절연막
3 : 폴리실리콘 게이트 4 : 게이트 전극의 접속부
5 : N형 에미터 영역 6 : N-베이스 영역
7 : P형 콜렉터 영역 8 : P+베이스 영역
9 : P형 베이스 영역 11 : 실리콘 산화막
13 : 에미터 전극 15 : 패시베이션막(폴리이미드)
17 : IGBT 소자 19 : FRD 소자
21 : 외부 프레임(링 프레임) 22 : A1게이트 전극
23 : 콜렉터 전극판 27 : 에미터 전극판
29, 31 : 완충판 33 : 칩 프레임
35 : 연금속박(Cu) 36 : 게이트 리드
37 : 외부 프레임의 돌기부 39 : 접착제
40 : 외위기(外圍器) 41 : 보호 산화막
42 : 금속 슬리브 43 : 외부 프레임의 격자
45 : 칩 프레임의 홈 46 : 위치 결졍 가이드
47, 48 : 두께 보정판(Ag 시트) 49, 50 : 전극판의 홈
51 : 베이스의 Fe 격자 52 : 베이스의 지지부
53 : 세라믹 캡 54 : 에미터 전극 포스트
55 : 스트랜드(strand) 와이어 56 : 인슐레이터
57 : 접시 스프링 58 : 워셔
59 : 세라믹 캡의 금속화 패턴 60 : 칩 프레임의 연재부
61 : 배선 홈 62 : 게이트 리드 관통공
63 : 에미터 제어 리드 64 : 에미터 제어전극
65 : 주 에미터 전극 66 : 홈의 게이트 전극부
100 : 베이스 101 : AlN 절연 기판
본 발명은 압접형 반도체 장치에 관한 것으로, 특히 복수의 반도체 기판을 갖는 IGBT 등의 MOS 게이트 구동형 스위칭 디바이스에 관한 것이다.
종래, 압접형 반도체 장치는 제29도에 도시된 바와 같이, 단일 반도체 기판(이하, 칩이라 한다)을 압접하는 구조밖에 없었다. 또, 칩의 종단부는 베벨 구조이고, 베벨면을 둘러싸도록 몰드되어 있다. 제29도는 애노드 쇼트형 GTO 사이리스터(thyristor)의 압접형 장치의 단면도이다. 원판형의 칩(1O)은 P형 에미터층(12), N형 베이스층(14), P형 베이스층(16), N형 에미터층(18)을 구비하고 있다. N형 에미터층(18)은 P형 베이스층(16) 상에 메사형으로 형성되어 있다. N형 에미터층(18) 상에는 Al로 이루어진 캐소드 전극(20)이 형성되어 있다. P형 베이스층(16)상에는 A1로 이루어진 게이트 전극(22)이 형성되여 있다. N형 베이스층(14)의 표면내에는 P형 에미터층(12)이 형성되어 있다. Al로 이루어진 애노드 전극(24)은 P형 에미터층(12) 및 N형 베이스층(14) 상에 놓이도록 형성되어 애노드단락형 GTO(Cate Turn-Off)를 구성하고 있다. 칩(10)의 측면은 절연 보호를 위해 예컨대, 실리콘 수지(25)로 피복되어 있다. 칩(10)의 측면은 애노드/캐소드간의 내압 유지를 위해 베벨형상으로 가공된 것도 있다.
캐소드 전극(20)에는 압력이 가해지는 캐소드 외부 전극(26)이 전극판(28)및 Cu로 이루어진 연금속판(30)을 통하여 압접되어 있다. 애노드 전극(24)에는 압력이 가해지는 애노드 외부 전극(32)이 전극판(34)을 통하여 압접되어 있다. 게이트 전극(22)에는 게이트 리드(36)가 게이트 압접용 스프링(38)에 의해 압접되어있다. 이 게이트 리드(36)의 일단은 통(筒) 형상의 외위기(40)의 측벽에 납땜된 금속 슬리브(42)를 삽통하고 있어서 외위기(40)의 외부로 도출되어 있다. 금속 슬리브(42)에는 실(seal)(44)이 설치되고 있고, 칩(10)은 위기(40)내에 밀봉된다. 전극판(28, 34)은 어느 것도 예컨대, Mo로 이루어진다. 이들 전극판(28, 34)은 위치 결정 가이드(46)에 의해 안내되며, 캐소드 외부 전극/캐소드 전극 사이 및 애노드 외부 전극/애노드 전극 사이에 각각 삽입된다.
새로운 MOS 게이트 구동형 스위칭 디바이스로서 IGBT(Insulated Gate Bipolar Transistor)가 등장하였지만, 이것은 바이폴라 트랜지스터가 갖는 고내압, 대용량화가 용이한 장점과, 파워 MOSFET이 갖는 고속 스위칭이 가능하고 구동도 용이한 장점을 아울러 갖는 디바이스이다.
상기 IGBT를 이용한 스위칭 디바이스에 프리 횔 다이오드(FRD)를 내장한 역도통형 스위칭 디바이스가 있다. 이 디바이스는 IGBT에 FRD를 역병렬로 접속한 것이고, 제30도에 도시된 바와 같이 모듈 구조로 사용하고 있다. 이 디바이스는 히트 싱크에 이용되는 베이스(100)에 AlN 등의 절연 기판(101)을 부착하고, 절연 기판(101)에는 소정의 패턴을 갖는 콜렉터 전극(C) 및 에미터 전극(E), 에미터 제어 전극(S). 게이트 전극(G)이 형성되어 있다. 이 콜렉터 전극(C) 상에 각각 복수의 ICBT 칩(102) 및 FRD 칩(103)이 땜납 접합되어 있다. 그리고, 각 전극과 칩과는 본딩 와이어(104)로 적절하게 접속되어 있다.
이 모듈 구조의 스위칭 디바이스에 탑재되는 IGBT 칩은 제31도 및 제32도에 도시된 바와 같이, 게이트, 에미터의 본딩 패드 이외에는 표면을 폴리이미드 등의 패시베이션막으로 피복되어 있다. 도면은 어느 것도 종래의 IBGT 칩의 단면도이다. 제31도의 좌측은 칩의 좌단부를 도시하고 있으며, 그 종단부가 형성되어 있다. 우측은 칩단부까지는 도시하고 있지 않다.
제32도는 좌우 양측 모두 칩단부까지는 도시하고 있지 않으며, 칩 내부의 소정의 단면을 도시하고 있다. 그리고, 이 뿔 형상의 칩(실리콘 반도체 기판)(1)은 P형 콜렉터 영역(7), N-베이스 영역(6), P+베이스 영역(8), P형 베이스 영역(9), N형 에미터 영역(5)을 구비하고 있다. P형 콜렉터 영역(7)은 칩(1)의 이면에 형성되고, 이 이면에는 전면에 V-Ni-Au계 다층막의 콜렉터 전극(14)이 형성되어 있다. P+베이스 영역(8) 및 P형 베이스 영역(9)은 N-베이스 영역(6)내에 칩(1)의 주면에 면하여 형성되어 있다. N형 에미터 영역(5)은 P형 베이스 영역(9)내에 칩(l) 주면에 면하여 형성되어 있다. N형 에미터 영역(5)상에는 P형 베이스 영역(9)에 단락하여 Al로 이루어진 에미터 전극(13)이 형성되어 있다. P형베이스 영역(9)과 이 P형 베이스 영역(9)에 삽입된 N-베이스 영역(6) 상에는 폴리실리콘 게이트(3)가 게이트 산화막(11)을 통하여 형성되어 있다. 폴리실리콘 게이트(3)는 실리콘 산화막 등의 층간 절연막(2)으로 피복되어 있고, 에미터 전극(13)은 이 위에 배치되어 있다.
폴리실리콘 게이트(3)에 접속되는 게이트 전극(22)은 A1등으로 이루어지고, 층간 절연막(2)의 개구부를 통하여 이 폴리실리콘 게이트(3)에 접속되어 있다(제32도). 이 칩(1)의 표면은 게이트 전극(22) 및 에미터 전극(13)의 본딩 패드이외에는 폴리이미드 등의 패시베이션막(15)으로 피복되어 있다. 이들 전극은 동일 공정에서 동시에 형성된다. 그리고, 제32도에 도시된 바와 같이, 에미터 전극(13)의 본딩 패드에는 본딩 와이어(104)가 접속되어 있고, 동일하게 게이트 전극(22)의 본딩 패드도 칩(1) 상의 소정의 부분에 배치되어 있다(도시 생략). 콜렉터전극(14)은 납땜을 용이하게 하기 위해 V-Ni-Au계 다층막을 이용하고 있다.
종래의 예컨대, GTO 사이리스터로 구성된 압접형 반도체 장치는 1개의 칩을 압접하는 구조밖에 없으므로, ① 소자의 대용량화가 곤란한 문제가 있다. 즉, 소자의 전류 정격을 증대시키기 위해서는 칩 사이즈를 크게 할 필요가 있었다. 그러나, IGBT 등의 MOS 게이트형 스위칭 디바이스와 같은 고속 파워 소자의 칩 사이즈를 크게 하면, 미세 가공이 곤란하게 된다. 수복(修復) 불능인 결함을 포함할가능성이 높아져서 불량률이 증가하는 등의 문제가 생긴다. 또한, 이 반도체 장치는 ② 고기능화, 고부가 가치화가 곤란한 문제가 있다. 예컨대, 역도통형 IGBT를 제조하는 경우, 1개의 웨이퍼내에 IGBT와 FRD의 2개의 다른 디바이스 구조를 제조하지 않으면 안되므로, 제조 공정이 복잡하여 제조가 곤란해진다.
또한, 종래의 모듈형 반도체 장치를 차량에 탑재하여 사용하는 경우에, 다음과 같은 문제가 있었다. 우선, ① 본딩의 파워 사이클에 대한 신뢰성. 차량용 반도체 장치의 경우, 온도 변화 25℃에 있어서 600만 사이클이 필요하지만, 현재의 기술로서는 300만 사이클 밖에 가질 수 없다. ② 땜납층의 열 피로에 대한 신뢰성. 상기 본딩의 파워 사이클과 같이 온도 변화 70t에 있어서 75000 사이클이 필요하지만, 현재의 기술로서는 25000 사이클 정도 밖에 가질 수 없다. ③ 소자냉각에 대한 신뢰성. 모듈형 반도체 장치에서는 콜렉터측으로부터의 한면 냉각이고, 에미터 전극측으로부터의 냉각은 거의 불가능하다. 따라서, 소자 외형이 커진다. 예컨대, 1200A - 2500V 클래스의 역도통형 IGBT 모듈에서는 130×260×40mm의 크기로 된다. ④ 내열성에 대한 신뢰성. 차량용 반도체 장치는 사용중의 동작 온도를 -40∼150℃의 범위로 보증하지 않으면 안되지만, 케이스 재료의 수지가 이 온도에서 끊어지지 않는다. ⑤ 내압성에 대한 신뢰성. 케이스 재료가 수지이며 트래킹이 발생하기 쉬우므로 고내압으로 향하지 않는다. ⑥ 배선에 대한 신뢰성. 모듈내의 배선은 가늘고 복잡한 것이 되므로, 배선 인덕턴스에 의한 게이트 회로의 노이즈 발생, 다이오드 회복시의 스파이크 전압 발생이 문제가 된다.
본 발명은 이러한 사정을 감안하여 이루어긴 것으로, 멀티칩 압접 구조로 함으로써, 차량용, 산업용으로 적합한 고신뢰성의 평면형 MOS 게이트 구동형 스위칭디바이스를 제공하는 것을 목적으로 하고 있다.
MOS 게이트 구동형 칩을 포함하는 복수의 반도체 칩의 각 종단부에 합성수지의 칩 프레임을 장착하고, 각 칩을 서로 그 칩 프레임이 접하도록 동일 평면에 배열하여 이들을 제1전극판 및 제2전극판으로 압접하여 고정하는 것을 특징으로한다. 또한, 배열된 복수의 반도체 칩의 주위를 제1전극판 및 제2전극판에 삽입된 외부 프레임으로 둘러싸서 각 칩의 위치를 규제하는 것을 특징으로 한다. 즉, 본 발명의 압접형 반도체 장치는 주위를 절연성 수지의 칩 프레임에 의해서 둘러싸인 복수의 반도체 기판과, 제1전극판과, 제2전극판을 구비하며, 상기 반도체 기판을 서로 상기 칩 프레임이 접하도록 동일 평면에 배치하여 이들 통일 평면에 배치된 상기 반도체 기판을 상기 제1전극판 및 상기 제2전극판으로 상하로 압접하여 이루어지는 것을 특징으로 한다. 상기 제1전극판과 상기 제2전극판과의 사이에는 절연성 수지의 외부 프레임이 부착되며, 이 외부 브레임은 상기 제1및 제2전극판의 측면을 둘러싸는 환상체와, 이 환상체 내부에 돌출하여 상기 동일 평면에 배치된 복수의 반도체 기판을 둘러싸도록 이 제1및 제2전극판에 삽입되어 있는 돌출부를 구비하도록 해도 좋다.
상기 제1전극판 또는 제2전극판 혹은 제1 및 제2전극판과, 상기 반도체기판과의 사이에는 열완충판을 개재시켜도 좋다. 상기 제1전극판 또는 제2전극판 혹은 제1 및 제2전극판의 압접면에 접하도록 연금속 시트로 이루어진 두께 보정판을 개재시켜도 좋다. 상기 제1전극판 또는 제2전극판 혹은 제1 및 제2전극판의 압접면에는 상기 복수의 반도체 기판의 소정의 반도체 기판과 대향하는 부분의 주위에 홈을 형성해도 좋다. 상기 반도체 기판의 주면에는 게이트 전극의 접속부가 형성되며, 상기 칩 프레임은 상기 반도체 기판의 내부에 연장되는 연재부를 구비하고 있고, 이 연재부는 상기 게이트 전극의 접속부를 덮도록 해도 좋다.
각 칩의 종단부에 장착된 합성 수지의 칩 프레임은 종단부의 절연 보호를 행하는 동시에 위치 결졍 가이드의 역할을 하고, 칩의 고정과 압접판의 고정을 최소한의 치수로 가능하게 한다. 배열된 칩의 외주를 둘러싸는 외부 프레임은 게이트 전극의 위치 관계를 정확히 하는 것과 칩을 고밀도로 배열하는 것을 가능하게 한다. 또한, 칩과 전극판의 사이에 삽입되는 Ag 등의 연성이 있는 연금속 시트의 두께 보정판은 다른 두께의 칩을 균일하게 압접할 수 있다. 열 완충판은 반도체 장치의 열스트레스를 완화시킨다. 전극판의 압접면에 형성한 홈은 칩 단부로의 응력의 집중을 완화시킨다. 게이트 전극의 접속부를 덮는 칩 프레임의 연재부는 이 접속부를 보호하는 동시에 게이트 리드의 접속부로의 접속을 용이하게 할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
우선, 제1도∼제9도를 참조하여 제1실시예를 설명한다. 제1도는 압접형의 역도통형 IGBT 디바이스의 개략 평면도이고, 제2도는 그 A-A' 선에 따르는 부분의 단면도이며, 제3도 및 제4도는 IGBT 칩의 부분 단면도이고, 제5도는 IGBT 칩의 평면도와 단면도이며, 제6도는 제5도의 영역 B의 확대 단면도이고, 제7도∼제9도는 이 실시예의 각 부의 변형예이다. 제1도에 도시된 바와 같이, 이 디바이스는 9칩의 IGBT 소자(17)와 12칩의 다이오드(FRD)로 구성되어 있다. 각 칩은 뿔형상이지만, 이것을 집합한 집합체는 원형으로 압접한다. 이 칩 집합체는 그 외주를 둘러싸도록 집합체의 각 칩을 위치 결정하며, 그 주위를 보호하는 외부 프레임(21)으로 둘러싸여 있다. 이 실시예의 디바이스의 평면 형상은 원형이므로, 칩 집합체를 둘러싸는 외부 프레임(21)도 원형으로 한다. 따라서, 이 외부 브레임은 링프레임이라 한다. 제2도에 도시된 바와 같이, 이 칩 집합체는 제1전극판인 콜렉터 전극판(23)과 제2전극판인 에미터 전극판(27)에 압접되어 있지만, 전극판과 칩과의 사이에는 종래의 압접형 반도체 장치와 같이, 예컨대, Mo로 이루어진 열 완충판(29, 31)이 삽입된다.
따라서, IGBT 칩(17) 및 FRD 칩(l9)과 콜렉터 전극판(23)과의 사이에 콜렉터측 열 완충판(29)(이하, 콜렉터 완충판이라 한다)이 삽입되고, 이들 칩(17, 19)과 에미터 전극판(27)의 사이에는 에미터측 열 완충판(31)(이하, 에미터 완충판이라 한다)이 삽입되어 있다. 칩(17, 19)은 콜렉터 완충판(29) 상에 배치 고정된다. 이들 칩은 한 장의 콜렉터 완충판 Mo판 상에 극간없이 배열되고, 그들을 외측에서 둘러싸도록 가이드하는 링 프레임(21)에 의해 고정된다. 각 칩(17, 19)의 외주에는 실리콘 수지나 폴리에테르이미드 등의 재료로 이루어진 칩 프레임(33)이 장착되어 있다. 또한, 에미터 완충판(31)과 칩(17, 19)과의 사이에는 접촉 상태를 개선하는 예컨대, Cu의 연금속박(35)이 삽입되어 있다. 그리고, 링 프레임(21)은 그 내부에 돌출하는 돌출부(37)를 구비하고 있으며, 배열된 칩 집합체의 주위를 둘러싸도록 칩을 위치 결졍한다. 링 프레임(21)의 돌출부(37)는 선단을 칩 주위의 칩 프레임(33)에 접하고, 콜렉터 완충판(29) 상에 배치되어 있다. 칩 프레임(33)은 칩의 종단부의 절연을 강화하는 동시에 칩 집합체를 형성할 때의 위치 결정등 배치를 용이하게 하는 기능을 가지고 있다.
이 실시예에서는, IGBT 소자를 9칩, FRD 소자를 12칩 갖는 역도통형압접형 IGBT이지만, 같은 칩을 이용하여 수량, 배분비를 변경시킴으로써, 모든 정격의 소자를 제공할 수 있다. 이 실시예와 같이, IGBT 소자에 대하여 FRD 소자의 면적비를 2:1, FRD 소자를 긴 변이 IGBT 소자와 동일하게 하고 짧은 변을 절반으로 하여 설계하면 수량 배분비의 자유도, 고밀도 배치가 용이하게 된다. 더욱이, 칩 프레임(33)의 내벽을 가이드로 하여 연금속박(35), 에미터 완충판(31)을 칩(17. 19) 상에 놓는 것이 용이하게 된다.
다음에, 제3도 및 제4도를 참조하여 IGBT 칩을 설명한다.
IGBT 칩의 주면은 제어 전극인 게이트 전극의 전원 공급 영역 및 에미터 전극의 에미터 완충판과 접하는 영역 이외에는 예컨대, 폴리이미드의 패시베이션막(15)에 의해 피복되어 있다. 이 패시베이션막(15)은 칩 종단부에 형성되므로, 칩주위에 장착되는 칩 프레임(33)의 아래에 형성된다. 도면은 어느 것도 IGBT 칩의 단면도이다. 제3도의 좌측은 칩의 좌단부를 도시하고, 그 종단부가 형성되어 있다. 우측은 칩 단부까지는 도시하고 있지 않다. 제4도는 좌우 양측 모두 칩 단부까지는 도시하고 있지 않으며, 칩 내부의 소정의 단면을 도시하고 있다.
그리고, 이 뿔 형상의 칩(실리콘 반도체 기판)(1)은 P형 콜렉터 영역(7), N-베이스 영역(6), P+베이스 영역(8), P형 베이스 영역(9), N형 에미터 영역(5)을 구비하고 있다. P형 콜렉터 영역(7)은 칩(1)의 이면에 형성되고, 이 이면에는 전면에 예컨대, Aℓ의 콜렉터 전극(14)이 형성되어 있다. P+베이스 영역(8) 및 P형 베이스 영역(9)은 N-베이스 영역(6)내에 칩(1)의 주면에 면하여 형성되어있다. N형 에미터 영역(5)은 P형 베이스 영역(9)내에 칩(1) 주면에 면하여 형성되어 있다. N형 에미터 영역(5)상에는 P형 베이스 영역(9)에 단락하여 Al로 이루어진 에미터 전극(13)이 형성되어 있다. P형 베이스 영역(9)과 이 P형 베이스 영역(9)에 삽입되어 있는 N-베이스 영역(6) 상에는 풀리실리콘 게이트(3)가 게이트산화막(11)을 통하여 형성되어 있다. 폴리실리콘 게이트(3)는 실리콘 산화막 등의 층간 절연막(2)으로 피복되어 있고, 에미터 전극(13)은 이 위에 배치되어 있다. 폴리실리콘 게이트(3)에 접속하는 게이트 전극(22)은 Al 등으로 이루어지고, 층간절연막(2)의 개구부를 통하여 이 폴리실리콘 게이트(3)에 접속되어 있다(제4도).
이 칩(1)의 주면은 게이트 전극(22)의 접속부(4) 및 에미터 전극(13)의 접속부 이외에는 폴리이미드 등의 패시베이션막(15)으로 피복되어 있다. 따라서, 게이트 전극(22)의 접속부를 제외하는 영역은 패시베이션막(15)으로 피복되어 있다. 게이트전극(22)은 실리콘 산화막(41)으로 피복 보호되며, 그 위에 패시베이션막(15)이 형성되어 있다.
다음에, 제5도∼제8도를 참조하여 IGBT 칩(17)으로의 칩 프레임의 장착 방법을 설명한다. 이 칩(1)은 평면 내압 구조이고. 예컨대, 정방형이다. 그 종단부는 폴리이미드 수지의 패시베이션막(15)으로 피복되어 있다. 그 종단부의 폴리이미드의 패시베이션막(15) 상에 미리 별도의 공졍으로 형성해 둔 실리콘, 엔지니어링 플라스틱 등의 칩 프레임(33)을 실리콘, 폴리이미드 등의 접착제(39)로 접착한다(제3도 참조). 이 칩 프레임(33) 및 접착제(39)는 칩 종단부 상 및 측면을 덮고, 콜렉터측으로는 튀어 나오지 않도록 되어 있다. 또한, 칩 프레임(33)의 치수는 칩(1)의 정격 전압에 따른 공간 연면 거리를 충족시키도록 되어 있다. 목표로는 1KV당 1mm 이상의 거리이다. 칩 프레임(33)과 칩(1)의 접착 시의 위치내기를 위해 제6도와 같이 측면으로 가이드하는 형상이 좋다. 또한, 접착제 부족을 방지하기 위해서 제8(a)도와 같이 칩 프례임(33)의 접착제(39)와의 접촉면에 훔(45)을 설치할 수도 있다. 이 홈(45)에 접착제가 들어가서 접착 강도가 향상된다. 또한, 제8(b)도와 같이 칩 프레임(33)과 동일 형상으로 실리콘 수지 등의 몰드 성형으로 형성하는 것도 좋다.
칩(1) 주면의 게이트 전극의 접속부(4)의 위치는 칩의 4개의 코너의 어느하나에 형성되어 있다. 이 접속부의 위치는 코너로 한정할 필요는 없고, 제7도에 도시된 바와 같이, 칩 중앙 부분이라도 좋고, 또한, 1개에 한졍 되지 않고 2개 이상이어도 좋다. 칩(1)의 주면의 게이트 전극의 접속부(4) 및 주변부의 칩 프레임(33)으로 피복되어 있는 부분 이외에는 에미터 전극의 접속부, 즉, 압접부가 된다.
제9도는 이 실시예의 링 프레임의 변형예이다. 외부 프레임(21)(이 실시예에서는 링 프래임)은 제1도에 도시하는 실시예에서는 외주를 구성하는 링부와 링부로부터 내부로 돌출되어 있는 돌출부(37)로 구성되어 있지만, 본 발명에서는 내부로 돌출부(37)에 접속되는 격자(43)를 형성해도 좋다. 칩의 수가 많아져서 각각의 치수 공차의 합이 허용되는 위치내기 정밀도로부터 벗어나는 경우에는, 이와 같이 적당히 격자를 도입하면 가장 적합하게 된다.
다음에. 제10도 및 제11도를 참조하여 제2실시예를 설명한다.
제10도는 압접형의 역도통형 IGBT 디바이스의 평면도이고, 제11도는 제10도의 A-A' 선에 따르는 부분의 단면도이다. 이 실시예에서는 베벨 구조의 칩을 혼성시키고 있다. 제10도에 도시된 바와 같이, 중앙부에 원형의 베벨 구조의 FRD소자(19)가 1칩, 그 주변에 뿔 형상의 IGBT 소자(17)가 8칩 배치되어 있다. 이 칩 집합체는 그 외주를 둘러싸도록 집합체의 각 칩을 위치 결정하고, 그 주위를 보호하는 원형의 링 프레임(21)으로 둘러싸여 있다. 칩 집합체는 제1전극판인 콜렉터 전극판(23)과 제2전극판인 에미터 전극판(27)에 압접되어 있지만, 전극판과 칩과의 사이에는 종래의 압접형 반도체 장치와 같이, 예컨대, Mo로 이루어진 완충판(29, 31)이 삽입된다. 따라서, IGBT 소자(17)및 FRD 소자(19)와 콜렉터 전극판(23)과의 사이에 콜렉터 완충판 (29)이 삽입되며, 이들 소자(17, 19)와 에미터 전극판(27)의 사이에 에미터 완충판(31)이 삽입되어 있다. 소자(17, 19)는 콜렉터 완충판(29) 상에 배치 고졍된다. 상기의 제1실시예에서는 이들 칩은 한 장의 콜렉터 완충판 상에 극간없이 배열되어 있었지만, 이 실시예에서는 콜렉터 완충판(29)은 FRD 소자(19)의 칩을 지지하는 원형의 부분과 8칩을 1개로 지지하는 도우넛형의 부분으로 이루어지며, 에미터 완충판(31)은 FRD 소자(19)의 칩을 피복하는 원형의 판과 IGBT 소자(17)의 각 칩을 피복하는 정방형의 8개의 판으로 이루어진다.
칩 집합체를 링 프레임(21)과 그 돌기부(37)가 외측으로부터 둘러싸도록 하여 고정한다. 각 칩(17, 19)의 외주에는 실리콘 수지 등의 칩 프레임(33)이 장착되어 있다. 또한, 에미터 완충판(31)과 칩(17. 19)과의 사이에는 접촉 상태를 개선하는 Cu 등의 연금속박(35)이 삽입되어 있다. 링 프레임(21)의 돌출부(37)는 선단을 칩 주위의 칩 프레임(33)에 접하고, 콜렉터 완충판(29) 상에 배치되어 있다. 칩 프레임(33)은 칩의 종단부의 절연을 강화하는 동시에 칩 집합체를 형성할때의 위치 결정 등 배치를 쉽게 하는 기능을 가지고 있다.
이 실시예에서는 또한 예컨대, Ag 시트로 이루어진 두께 보정판을 이용하여 균일하게 칩이 압접되도록 제어하고 있다. 즉, 에미터측에서는 에미터 전극판(27)과 에미터 완충판(31)과의 사이에 Ag 시트(47)를 삽입하고, 콜렉터측에서는 콜렉터 전극판(23)과 콜렉터 완충판(29)과의 사이에 Ag 시트(48)를 삽입하고 있다. 이와 같이, 완충판의 외측에는 두께 보정판으로서 연금속 시트가 삽입되어 있고, 칩, 연금속박, 완충판의 미묘한 두께의 차를 보정하여 균일한 압접을 행하고 있다.
다음에, 제12도를 참조하여 제3실시예를 설명한다.
도면은 역도통형 IGBT 디바이스의 압접형 장치의 단면도이다. 복수의 뿔형상의 IGBT 소자(17) 및 FRD 소자(19)는 각각 칩 프레임(33)에 의해 보호되고있다. 칩 집합체는 제1전극판인 콜렉터 전극판(23)과 제2전극판인 에미터 전극판(27)에 압접되어 있지만 전극판과 칩과의 사이에는 종래의 압접형 반도체 장치와 같이 예컨대, Mo로 이루어진 완충판(29, 31)이 삽입된다. 따라서, IGBT 소자(17) 및 FRD 소자(19)와 콜렉터 전극판(23)과의 사이에 콜렉터 완충판(29)이 삽입되고, 이들 소자(17, 19)와 에미터 전극판(27)의 사이에 에미터 완충판(31)이 삽입되어 있다. 소자(17, 19)는 콜렉터 완충판(29) 상에 배치 고정된다. 이들 칩은 한 장의 콜렉터 완충판(29) 상에 극간없이 배열되고, 에미터 완충판(31)은 각칩을 각각 피복하는 뿔 형상의 판으로 이루어진다. 칩 집합체는 링 프레임(21)과 그 돌출부(37)가 외측으로부터 둘러싸도록 하여 고정된다. 또한, 에미터 완충판(31)과 칩(17, 19)과의 사이에는 접촉 상태를 개선하는 Cu 등의 연금속박(35)이 삽입되어 있다. 링 프레임(21)의 돌출부(37)는 선단을 칩 주위의 칩 프레임(33)에 접하고, 콜렉터 완충판(29) 상에 배치되어 있다. 칩 프레임(33)은 칩의 종단부의 절연을 강화하는 동시에 칩 집합체를 형성할 때의 위치 결정 등 배치를 용이하게 하는 기능을 가지고 있다.
이 실시예에서는 또한 예컨대, Ag 시트로 이루어진 두께 보정판을 이용하여 균일하게 칩이 압접되도록 제어하고 있다. 즉, 에미터측에서는 에미터 전극판(27)과 에미터 완충판(31)과의 사이에 Ag 시트(47)를 삽입하고, 콜렉터측에서는 콜렉터 전극판(23)과 콜렉터 완충판(29)의 사이에 Ag 시트(48)를 삽입하고 있다. 이와 같이, 완충판의 외측에는 두께 보정판으로서 연금속 시트가 삽입되어 있고, 칩, 연금속박, 완충판이 미묘한 두께의 차를 보정하여 균일한 압접을 행하고 있다. 이 완충판도 칩 사이의 두께의 차를 보정하는 작용을 다소 구비하고 있다. 또한, 에미터 전극판(27) 및 콜렉터 전극판(23)의 칩에 면하는 내표면에 각각 홈(50, 49)을 형성한다. 홈은 칩의 크기에 맞추어 형성되며, 칩 사이에 형성된다. IGBT 소자(17)나 FRD 소자(19)의 칩 주변으로의 하중 집중을 방지하기 때문에, 그 단부로의 응력의 집중이 완화된다. 이 홈으로 둘러싸여 칩에 면하는 전극판의 부분은 이부분과 칩과의 사이에 개재되어 있는 완충판의 면적보다 작은 것이 특징이다.
게이트 전극(도시 생략)에는 게이트 리드(36)가 압접용 스프링에 의해 압접되어 있다. 이 게이트 리드(36)의 일단은 통 형상의 외위기(40)의 측벽에 납땜된 금속 슬리브(42)를 삽통하고 있어서 외위기(40)의 외부로 도출되어 있다. 금속 슬리브(42)에는 실(seal)이 설치되고 있고 칩(17, 19)은 외위기(40)내에 밀봉된다.
이 제3실시예에 있어서, 홈(49, 50)을 갖는 전극판(23, 27)을 칩이나 완충판(29, 31), Ag 시트(47) 등에 재차 압접하여 압접형 반도체 장치를 완성하는 공정 중에 미리 칩, 완충판, Ag 시트, 전극판을 재차 정격 이상의 프레스를 해 둔다. 이렇게 하면, Ag 시트를 칩 단차에 융합하게 할 수 있으며, 균일한 압접이 가능하게 된다. 또한, 게이트 산화막의 내압 능력의 시험도 된다.
다음에, 제13도∼제17도, 제27도를 참조하여 제4실시예를 설명한다.
제13도는 정격 600V-800A의 스터드(stud)형 역도통형 IGBT 반도체장치의 단면도이고, 제14도는 이 반도체 장치에 이용하는 베이스의 평면도이며, 제15도는 칩의 배치를 도시하는 반도체 장치의 평면도이고, 제16도 및 제17도는 반도체 장치에 이용하는 세라믹 캡의 내부를 도시하는 평면도이다. 이 반도체 장치는 베이스(100)에 AlN 등의 절연 기판(101)이 부착되어 있다. 절연 기판(101)에는 제1전극판인 Cu의 약 0.5mm 두께의 콜렉터 전극판(23)이 부착되고, 그 위에 IGBT 소자(17)와 FRD 소자(19)의 칩이 배치되어 있다. 각 칩의 주변은 실리콘수지 등의 칩 프레임(33)에 의해 보호되어 있다. 칩 상에 Mo의 완충판(31)이 배치되고, 그 위에 공통의 약 0.5mm 두께의 에미터 전극판(27)이 모든 칩의 완충판(31)을 가압하게 되어 있다. 베이스(100)에 설치된 통 형상의 외위기(40)는 이들 칩을 둘러싸고, 세라믹 캡(53)에 의해 밀봉된다. 이 반도체 장치의 에미터 외부 전극(E), 콜렉터 외부 전극(C), 게이트 외부 전극(G), 에미터 제어 외부 전극(S)은 세라믹 캡(53)에 의해 지지된다. 에미터 외부 전극(E)은 IGBT 소자(17) 또는 FRD 소자(19) 중의 1개의 칩 상에 부착된 에미터 전극 포스트(54)와 스트랜드 와이어(55)를 통하여 에미터 전극판(27)에 접속되어 있다.
칩 상의 인슐레이터 튜브(56) 중에 배치된 양측 프로브 또는 스프링이 게이트 외부 전극(G)과 IGBT 소자(17)의 표면에 형성한 게이트 전극을 접속한다. 그리고, IGBT 소자(17)의 게이트 전극간의 접속은 세라믹 캡(53)의 내표면에 형성된 금속화 패턴을 게이트 배선으로서 이용한다. 동일하게 각 칩의 에미터간은 에미터 전극판(27)에서 1개 접속된다. 콜렉터 외부 전극(C)은 공통의 콜렉터 전극판(23)에 전기적으로 접속된다. 제13도의 중앙의 칩은 FRD 소자(19)이므로, 프로브 등은 삽입되어 있지 않고, 공동으로 되어 있다. 또한, 에미터 전극판(27)에 의한 칩으로의 압접은 각 칩상에 워셔(washer)(58)를 통하여 부착한 접시 스프링(57)에 의해서 부세(付勢)된다. 에미터 제어 외부 전극(S)은 프로브 등의 에미터 제어 리드(63)를 통하여 직접 칩상의 에미터 제어 전극(64)에 접속되어 기생 저항을 감소시킬 수 있도록 되어 있다(제27도 참조). 제27도는 칩의 평면도이다. 그 주면에는 게이트 전극의 접속부(4)와 함께 이 에미터 제어 전극(64)이 칩의 주변부분에 형성되어 있다. 에미터 제어 전극(64)은 주 에미터 전극(65)과는 게이트는 공통이지만 각각 절연되어 있다. 에미터 제어 전극(64)은 과전류 검출용으로 설치되고 있으며, 주에미터 전극(65)에 대하여 미세 전류(10mA ∼ 1A의 오더)가 되는 면적비로 되어 있다. 이 도면에서는 콜렉터 외부 전극(C) 및 에미터 외부 전극(E)은 각각 외부 인출 단자를 코킹(calking)이나 납땜 등으로 접속하고 있다. 그리고, 이들 외부 인출 단자는 수직으로 부착되어 있지만, 이것을 가로로 부착해도좋다.
제14도는 베이스(100)의 평면도이다. 베이스(100)는 부착 구멍을 가지며, 각 칩을 탑재하는 Cu의 지지부(51)와 이 지지부(51)를 지지하는 Fe의 격자부(52)로 구성되어 있다. Cu는 변형하기 쉬우며, 내부 압접력에 의해 외측으로 팽창하고, 압접력이 부족하거나 균일성이 손상되기도 한다. 그래서, 이 실시예와 같이 Fe의 격자를 돌려 베이스의 강도를 증가시키도록 한다. Cu의 지지부는 칩 아래에만 배치된다. 베이스(1O0)의 주변에는 외위기(40)가 형성되어 있다.
제15도는 외위기(40) 내부를 도시하는 반도체 장치의 평면도이다. 이 A-A′ 선에 따르는 부분의 단면도가 제13도이다. 이 중에 배치되는 칩은 4개의 IGBT 소자(17)와 중앙 부분의 2개의 FRD 소자(19)로 이루어진다. 칩을 압접하는 접시 스프링(57)은 각각의 칩 상에 형성되어 있다. 에미터 외부 전극(E)은 FRD 소자(19)의 1개 상에 형성되고, 콜렉터 외부 전극(C)은 소정의 공간에 형성되어 있다.
제16도는 세라믹 패키지(53)의 외위기(40)내의 내표면을 도시하는 평면도이다. 이 내표면에는 게이트 전극의 금속화 패턴(59)이 형성되어 있다. 이 금속화패턴(59)의 몇 개의 부분에서 저항, 콘덴서, 제너 다이오드 등을 납땜이나 은 납땜으로 접속하기 위해 공백부를 형성하고 있다. 이들의 부품을 부착할 필요가 없으면, 이 부분을 패턴화해도 좋다. 이 금속화 패턴(59)이 IGBT 소자(17)의 게이트간을 접속한다. 공백부(F)에는 예컨대, 콘덴서나 제너 다이오드를 배선한다. 공백부(H)에는 예컨대, 저항을 배선한다. 제17도는 접시 스프링의 구성을 확대하여 도시한 도면이다.
칩마다 접시 스프링이 붙어 있으므로, 그 스트로크로 두께의 단차를 용이하게 보정할 수 있다.
다음에, 제18도∼제20도를 참조하여 제5실시예를 설명한다.
도면은 어느 것도 본 발명의 반도체 장치에 이용하는 칩의 평면도 및 단면도이다. 이들의 도면에 있어서, IGBT 소자(17)는 실리콘 등의 칩(1)과 그 주변의 종단부를 피복 보호하는 칩 프레임(33)으로 구성되어 있다. 칩(1)의 표면은 게이트 전극의 접속부(4)와 칩 프레임으로부터 노출되어 있는 에미터 전극의 압접부를 구비하고 있다. 이 실시예에서는, 칩 프레임(33)이 연재부(60)를 구비하고 있고, 이 연재부(60)가 칩 표면의 게이트 전극의 접속부(4)를 덮고 있는 것에 특징이 있다. 이 연재부(60)의 존재에 의해 칩 프레임(33)은 게이트 리드(36)를 지지하는 역할을 구비한다. 제18도의 게이트 리드(36)의 선단의 접속부는 소켓과 프로브로 이루어지며, 프로브가 연재부(60)의 둥근 관통공에 관통되어 선단이 칩(1) 표면의 게이트 전극의 접속부(4)에 접합된다. 제19도의 게이트 리드(36)의 선단의 접속부는 스프링 핀으로 이루어지며, 게이트 리드(36)가 연재부(60)의 마지막 홈에 감합되어 스프링 핀 선단이 게이트 전극의 접속부(4)에 접합된다. 제20도의 게이트 리드(36)의 선단의 접속부는 소켓과 매설한 스프링 핀으로 이루어지며, 이 스프링 핀이 연재부(60)의 단면 장방형의 관통공에 관통되어 선단이 칩(1) 표면의 게이트 전극의 접속부(4)에 접합된다.
다음에, 제21도 및 제22도를 참조하여 본 발명의 반도체 장치내의 전극판의 구조를 설명한다. 이들의 도면은 압접형 반도체 장치의 에미터 전극판의 압접측의 평면을 도시하는 평면도이다. 제22도는 제3실시예에서 도시하는 제12도의 에미터 전극판(27)이다. 이 내표면(압접면)에는 홈(50)이 칩끼리 접하는 부분에 종횡으로 형성되어 있다. 이 홈(50)에는 게이트 리드를 배치한다. 필요에 따라서, 에미터 제어 리드 등의 다른 리드나 검지용 서미스터 등을 매설시킬 수도 있다. 이와 같이, 제22도의 예에서는 미리 홈을 충분히 형성해 두고, 리드의 배선에는 필요한 홈만 사용한다. 이 홈(50)에는 게이트 전극의 접속부와 대향하는 게이트 전극부(66)가 형성되어 있다. 제21도에서는 반대로 리드의 배선 등에 필요한 홈(61)을 형성한다. 다른 리드나 서미스터를 배치하는 것이 필요할 때에는 그것을 위한 홈(61)을 형성한다. 칩 종단부는 칩 프레임이 형성되어 있고, 방열에 기여하지 않으므로, 이와 같은 홈(50, 61)이 유효하게 된다.
제23도는 반도체 장치의 외부에 도출되는 게이트 단자와 각 IGBT 소자의 게이트 전극을 접속하는 게이트 리드(36)의 구조를 도시한다. 게이트 단자는 복수의 칩으로부터 접속된 복수의 게이트 리드(36)를 결합하여 형성된다. 도면에 도시된 바와 같이, 발진 방지용 저항을 게이트 리드(36)에 배선해도 좋다. 저항은 L성분이 감소하도록 가능한 한 칩에 가까운 쪽이 바람직하다. 또한, 저항은 절연 피복 튜브로 피복되어 있다. 칩의 게이트 전극과의 접속 방법은 제18도∼제20도의 방법도 포함되어 있다. 또한, 소켓은 게이트 전극의 프로브나 스프링 핀 등에 감합된다. 필요에 따라서, 게이트 과전압 방지의 30 V 정도의 제너 다이오드를 게이트·에미터 사이에 삽입할 수도 있다. 게이트·에미터 사이에는 콘덴서를 삽입할 수도 있다.
제24도에 도시된 바와 같이, 에미터 완충판(3l)이나 콜렉터 완충판에 이용되는 Mo판은 두께가 1∼2mm 정도이며, 그 4개의 코너는 0.2∼1mm 정도의 곡률 반경 R로 가공되어 있다. 이것은 천공후에 계속되는 배럴형 연마에 의해 처리되지만, 이 코너부에 하중이 집중되는 것을 완화시킨다. 이 완충판(31)은 중앙에 게이트 리드 관통공(62)이 형성되어 있다. 이 관통공(62)은 완충판(31)의 증앙에 형성되어 있으므로, 예컨대, 게이트 전극의 접속부가 중앙에 형성되어 있는 IGBT칩에 이용된다. 상기 R은 관통공(62)에도 실시된다. 이 처리는 Cu 등의 연금속박에도 동일하게 효과가 있다.
다음에, 제25도를 참조하여 칩 프레임의 칩으로의 부착을 설명한다. 칩 프레임(33)은 칩(1)의 측면과 주면에 접착되지만, 주면과 접착하는 부분의 선단 부분의 코너를 0.2mm정도 면따기한다. 그 후, 칩 프레임(33)의 접촉면에 접착제(39)를 도포하여 양쪽을 접착한다. 이와 같이 처리함으로써, 칩 표면의 패턴으로의 접착제(39)가 스며드는 것을 방지할 수 있다.
이상의 실시예에서 이용한 칩의 집합체를 일체로 보호하는 외부 프레임은 원판형으로서 링 프레임으로 칭하고 있지만, 본 발명은 이러한 형상에 한정되지 않는다. 제26도에 도시된 바와 같이, 4각헝의 반도체 장치도 있으며, 이 경우는 외부 프레임도 4각형이 된다. 칩 집합체가 뿔 형상에 가깝기 때문에 원형보다 소형으로된다.
제28도는 제21도 및 제22도에서 설명한 바와 같이, 게이트 리드의 배선을 행하는 전극판의 홈에 서미스터를 부착하는 방법을 설명한다. 서미스터는 소자 온도 검출 회로로서 이용된다. 제21도의 전극판을 이용하는 경우에는 전용의 홈(61)을 만들고, 제22도의 전극판을 이용하는 경우에는 필요한 홈을 선택한다. 제28도는 제21도의 전극판(27)이고, 소자 온도 검출 회로(서미스터)를 위해 홈(61)을 형성하고, 거기에 서미스터를 매설하여 실리콘 고무 등으로 고정시킨다.
이상과 같이, 본 발명의 복수의 다른 종류의 칩을 고밀도로 배열한 멀티칩 압접형 고속 파워 디바이스는 다음과 같은 특성을 가진다.
① 소자의 대용량화가 용이하다. 동일 칩에서 대용량화가 가능하다.
② 소자의 고기능, 고부가 가치화가 용이하다. 여러 가지의 칩의 조합이 가능하다.
또한, 압접형으로 함으로써, 다음과 같이 종래의 모듈형 고속 파워 디바이스에서는 불가능하던 고신뢰성이 가능하다.
① 비본딩, 비땜납에 의한 파워 사이클, 열 피로에 대한 신뢰성이 향상된다. 예컨대, 차량용 디바이스에서는 파워 사이클이 600만 사이클, 열 피로에 대한 신뢰성이 7만 5천 사이클 가능하게 된다.
② 양면 냉각이 가능하다. 냉각 능력이 종래의 한면 냉각의 배가 되고, 소자 외형을 거의 반으로 축소시킬 수 있다. 1200A-2500V 클래스의 역도통형 IGBT에서는 소자 외형 φ120mm 이하가 되고, 모듈형의 약 절반이 된다.
③ 내열, 내압 신뢰성이 향상된다. 차량용 압접형 반도체에서 실적이 있는 세라믹 패키지를 사용할 수 있다.
④ 배선 인덕턴스가 감소된다. 압접에 의해 칩간의 인덕턴스가 최저한으로 억제된다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.
종래의 압접 구조에서는 압접 불가능하던 평면 내압 구조의 고속 파워 디바이스를 그 칩의 종단부에 합성 수지의 칩 프레임을 장착함으로써, 압접을 가능하게하였다. 또한, 칩의 집합체를 외부 프레임으로 고정함으로써, IGBT 소자, FRD소자 등의 다른 종류의 칩을 일괄해서 압접할 수 있게 되었다. 또한, 연금속 시트의 두께 보정판을 삽입함으로써, 칩이나 부재 두께의 차이에 의한 일괄 압접시의 불균형을 억제하여 균일한 압접이 가능하게 되었다. 또한, 압접하는 에미터 또는 콜렉터 전극판의 내면에 칩의 외부 치수에 맞추어 홈을 형성하여 칩에 굽힘력이 걸리는 것을 방지할 수 있게 되었다. 또한, 칩의 게이트 전극의 접속부를 덮는 칩 프레임의 연재부는 이 접속부를 보호하는 동시에 이 접속부로의 게이트 리드의 접속을 용이하게 한다.

Claims (21)

  1. 복수의 반도체 기판과; 상기 각각의 반도체 기판에 고정되어 상기 각각의 반도체 기판과 일체로 이동할 수 있고 상기 반도체 기판의 각각의 전압 정격을 상승시키기 위해 상기반도체 기판의 주위를 둘러싸는 절연성 수지의 칩 프레임과; 제1전극판과; 제2전극판을 구비하며; 상기 각각의 반도체 기판은 상기 칩 프레임에 대하여 접하도록 동일 평면에 배치되고, 상기 제1전극판 및 상기 제2전극판에 의해 상하로 압접되는 것을 특징으로 하는 압접형 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1및 제2전극판 중의 적어도 하나의 전극판의 압접면에서 상기 칩 프레임에 고정되는 것을 특징으로 하는 압접형 반도체 장치.
  3. 제2항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판의 상기 압접면에 대하여 접하도록 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로하는 압접형 반도체 장치.
  4. 제1항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판과 상기 반도체 기판 사이에 열 완충판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  5. 제4항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판과 상기 열 완충판 사이에 연금속 시트로 이루어진 두께 보정판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  6. 제4항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1및 제2전극판 중의 적어도 하나의 전극판의 압접면에서 상기 칩 프레임에 고정되는 것을 특징으로 하는 압접형 반도체 장치.
  7. 제6항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판과 상기 열 완충판 사이에 연금속 시트로 이루어진 두께 보정판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  8. 제1항에 있어서, 상기 제1및 제2전극판의 측면을 둘러싸는 주위 영역을 갖는 상기 제2전극판과 상기 제1전극판 사이에 장착되는 절연성 수지의 외부 프레임과, 상기 주위 영역의 내부벽으로부터 돌출하고 상기 동일 평면에 배치되는 상기칩 프레임에 고정되는 상기 복수의 반도체 기판을 둘러싸도록 상기 제1 및 제2전극판 사이에 삽입되는 돌출부를 더 구비하는 것을 특징으로 하는 압접형 반도체 장치.
  9. 제8항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1및 제2전극판 중의 적어도 하나의 전극판의 압접면에서 상기 칩 프레임에 고정되는 것을 특징으로 하는 압접형 반도체 장치.
  10. 제9항에 있어서, 상기 제1 및 제2전극판 중의 적어도 하나의 전극판의 상기 압접면에 대하여 접하도록 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로하는 압접형 반도체 장치.
  11. 제8항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판과 상기 반도체 기판의 사이에 열 완충판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  12. 제11항에 있어서, 상기 제1 및 제2전극판 증의 적어도 하나의 전극판과 상기 열 완충판의 사이에 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로 하는압접형 반도체 창치.
  13. 제11항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1및 제2전극판 중의 적어도 하나의 전극판의 압접면에서 상기 칩 프레임에 고정되는 것을 특깅으로 하는 압접형 반도체 장치.
  14. 제13항에 있어서, 상기 제1 및 제2전극판 중의 적어도 하나의 전극판과 상기 열 완충판의 사이에 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로 하는압접형 반도체 장치.
  15. 제8항에 있어서, 상기 각각의 반도체 기판의 표면에 상기 전극의 접촉 영역이 형성되고, 상기 칩 프레임은 상기 반도체 기판의 표면을 따라 칩의 내부로 연장하는 연장부를 가지며, 상기 연장부는 상기 전극의 상기 접촉 영역을 덮는 것을 특징으로 하는 압접형 반도체 장치.
  16. 제15항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1 및 제2전극판 중의 적어도 하나의 전극판의 상기 압접면에서 상기 칩 프레임에 고정되는 것을 특징으로 하는 압접형반도체 장치.
  17. 제16항에 있어서, 상기 제1 및 제2전극판 중의 적어도 하나의 전극판의 상기 압접면에 대하여 부착하도록 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  18. 제15항에 있어서, 상기 제1및 제2전극판 중의 적어도 하나의 전극판과 상기 반도체 기판의 사이에 열 완충판이 삽입되는 것을 특징으로 하는 압접형 반도체 장치.
  19. 제18항에 있어서, 상기 제1 및 제2전극판 중의 적어도 하나의 전극판과 상기 열 완충판의 사이에 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로 하는압접형 반도체 장치.
  20. 제18항에 있어서, 상기 복수의 반도체 기판의 각각의 주위 영역에 대향하여 홈이 형성되고, 상기 각각의 주위 영역은 상기 제1 및 제2전극판 중의 적어도 하나의 전극판의 압접면에서 상기 칩 프레임에 고정되는 것을 특징으로 하는 압접형 반도체 장치.
  21. 제20항에 있어서, 상기 제1 및 제2전극판 중의 적어도 하나의 전극판과 상기 열 완충판의 사이에 연금속 시트를 구비하는 두께 보정판이 삽입되는 것을 특징으로 하는압접형 반도체 장치.
KR1019950029953A 1994-09-15 1995-09-14 압접형 반도체 장치 KR100219345B1 (ko)

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