CN103390642B - 一种igbt器件及整晶圆igbt芯片的封装方法 - Google Patents

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Abstract

本发明公开了一种IGBT器件及整晶圆IGBT芯片的封装方法,所述IGBT器件包括:整晶圆IGBT芯片,其上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区,其中,位于所述芯片失效元胞区表面的发射极连接区经过减薄处理;固定在所述芯片下表面的集电极垫片以及固定在所述芯片上表面的发射极垫片;与所述集电极垫片电接触的集电极电极以及与所述发射极垫片电接触的发射极电极;与所述中心栅极连接区连接的栅极引出线,所述栅极引出线与所述发射极垫片以及发射极电极绝缘。所述IGBT器件避免了整晶圆芯片中失效元胞区对IGBT器件性能的不良影响。

Description

一种IGBT器件及整晶圆IGBT芯片的封装方法
技术领域
本发明涉及半导体器件制作工艺技术领域,更具体地说,涉及一种IGBT器件及整晶圆IGBT芯片的封装方法。
背景技术
绝缘栅双极型晶体管(InsulatedGateBipolarTransistor,简称IGBT)兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管,GiantTransistor,简称GTR)的高速开关特性的优点,被广泛应用到交流电机、变频器、开关电源、照明电路、牵引传动等领域。
在制备IGBT器件时,一般是先在晶圆上形成多个独立的IGBT元胞区域(每个IGBT元胞区包括多个IGBT元胞),切割后得到多个单粒的IGBT芯片,每个芯片包括独立的元胞发射极、元胞集电极以及元胞栅极。然后,将检验合格的IGBT芯片进行互联封装,形状一个IGBT器件。但是,上述方法制备的IGBT由于采用多个IGBT芯片互联封装而成,封装面积利用率较低,导致器件内部的通电流面积利用率不高,通电流能力较弱;且各IGBT芯片可能来自不同的晶圆,这样会导致个IGBT芯片的厚度以及电参数不同,进而导致封装时各IGBT芯片承受压力不同以及封装后的IGBT器件的电参数不易控制。
为了解决上述问题,采用整晶圆IGBT芯片封装的IGBT器件应运而生。所述整晶圆IGBT芯片是在晶圆上形成多个相互互联的IGBT元胞区,无需进行切割,可直接对所述整晶圆IGBT芯片进行封装,形成的IGBT器件,IGBT元胞区的集成度高,通电流能力强,且整个晶圆进行封装,封装压力均匀,器件电参数易控制。
整晶圆IGBT芯片的元胞区中存在失效元胞区,所述失效元胞区会对IGBT器件性能造成不良影响。如何避免失效元胞区对IGBT器件性能的不良影响是制造IGBT器件过程中一个亟待解决的问题。
发明内容
为解决上述技术问题,本发明提供一种IGBT器件以及整晶圆IGBT芯片的封装方法,避免了整晶圆芯片中失效元胞区对IGBT器件性能的不良影响。
为实现上述目的,本发明提供如下技术方案:
一种IGBT器件,该IGBT器件包括:
整晶圆IGBT芯片,其上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区,其中,位于所述芯片失效元胞区表面的发射极连接区经过减薄处理;
固定在所述芯片下表面的集电极垫片以及固定在所述芯片上表面的发射极垫片,其中,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片终端区;
与所述集电极垫片电接触的集电极电极以及与所述发射极垫片电接触的发射极电极;
与所述中心栅极连接区连接的栅极引出线,所述栅极引出线与所述发射极垫片以及发射极电极绝缘。
优选的,上述IGBT器件中,还包括:
限位套环,所述限位套环用于对所述集电极垫片以及发射极垫片进行固定限位,将所述集电极垫片固定在所述芯片的下表面,并将所述发射极垫片固定在所述芯片上表面。
优选的,上述IGBT器件中,所述定位套环包括:
外圆环,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述外圆环的上开口包括:第一圆形凹槽和第二圆形凹槽,所述第一圆形凹槽的直径等于所述芯片的直径,所述第二圆形凹槽的直径大于所述芯片的直径;
内圆环,所述内圆环的外径等于所述第二凹槽的直径,其内径等于所述发射极垫片的直径。
优选的,上述IGBT器件中,所述集电极电极包括:搭载所述集电极垫片的装载平台,所述装载平台为圆柱形,所述圆柱形的直径与所述集电极垫片的直径相同,所述装载平台与所述集电极垫片同时固定在所述外圆环的下开口内。
优选的,上述IGBT器件中,所述定位套环包括:
外圆环,所述外圆环的上开口包括:与所芯片直径相同的圆形凹槽,所述外圆环的下开口的直径与所述集电极垫片的直径相同;
内圆环,所述内圆环的外径与所述芯片的直径相同,且其内径与所述发射极垫片直径相同。
优选的,上述IGBT器件中,所述定位套环为包围所述芯片侧面的一体结构的套环,所述套环的上开口与所述发射极垫片相匹配,所述套环的下开口与所述集电极垫片相匹配。
优选的,上述IGBT器件中,所述发射极垫片的中心位置设置有通孔,所述发射极电极下表面设置有凹槽,所述栅极引出线通过所述通孔与所述中心栅极连接区连接,并通过所述凹槽引出。
优选的,上述IGBT器件中,所述栅极引出线与所述中心栅极连接区焊接;
或所述栅极引出线通过设置在所述通孔内的弹簧固定,通过所述弹簧的压力与所述中心栅极连接区连接。
本发明还提供了一种整晶圆IGBT芯片的封装方法,所述芯片的上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,下表面包括:集电区,该方法包括:
对所述芯片失效元胞区的发射极连接区进行减薄处理;
固定集电极垫片以及发射极垫片,其中,所述集电极垫片固定在所述芯片下表面,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区,所述发射极垫片固定在所述芯片上表面,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片终端区;
连接集电极电极以及发射极电极,其中,所述集电极电极与所述集电极垫片电接触,所述发射极电极与所述发射极垫片电接触;
连接栅极引出线,其中,所述栅极引出线与所述中心栅极连接,且与所述发射极垫片以及发射极电极绝缘。
优选的,在上述方法中,采用定位套环对所述集电极垫片以及发射极垫片进行固定限位,将所述集电极垫片固定在所述芯片下表面,将所述发射极垫片固定在所述芯片上表面。
优选的,在上述方法中,所述采用封装套环对所述集电极垫片以及发射极垫片进行固定限位包括:
采用外圆环将所述集电极垫片固定在所述芯片下表面,其中,所述外圆环的上开口包括:第一圆形凹槽和第二圆形凹槽,所述第一圆形凹槽的直径等于所述芯片的直径,所述芯片固定在所述第一圆形凹槽内,所述第二圆形凹槽的直径大于所述芯片的直径,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述集电极垫片固定在所述下开口内,且与所述芯片下表面接触;
采用内圆环将所述发射极垫片固定在所述芯片上表面,其中,所述内圆环的外径等于所述第二凹槽的直径,所述内圆环固定在所述第二凹槽内,所述内圆环的内径等于所述发射极垫片的直径,所述发射极垫片固定在所述内圆环内,且与所述芯片上表面接触。
优选的,在上述方法中,在所述集电极电极上设置装载平台,所述装载平台为圆柱形,所述圆柱形的直径与所述集电极垫片的直径相同,用于搭载所述集电极垫片,所述装载平台与所述集电极垫片同时固定在所述外圆环的下开口内。
优选的,在上述方法中,所述采用定位套环对所述集电极垫片以及发射极垫片进行固定限位包括:
采用外圆环将所述集电极垫片固定在所述芯片下表面,其中,所述外圆环的上开口包括:直径与所述芯片直径相同的固定凹槽,所述芯片固定在所述固定凹槽内,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述集电极垫片固定在所述下开口内,且与所述芯片下表面接触;
采用内圆环将所述发射极垫片固定在所述芯片上表面,其中,所述内圆环的外径等于所述凹槽的直径,所述内圆环设置在固定有所述芯片的固定凹槽内,所述内圆环的内径等于所述发射极垫片的直径,所述发射极垫片固定在所述内圆环内,且与所述芯片上表面接触。
优选的,在上述方法中,所述采用定位套环对所述集电极垫片以及发射极垫片进行固定限位包括:
在所述芯片侧面形成一个包围所述芯片侧面的一体结构的套环,所述套环的上开口与所述发射极垫片相匹配,所述套环的下开口与所述集电极垫片相匹配;
将所述集电极垫片通过所述下开口固定所述芯片下表面;
将所述发射极垫片通过所述上开口固定在所述芯片上表面。
优选的,在上述方法中,采用激光刻蚀工艺或是采用机械打磨工艺对所述芯片失效元胞区的发射极连接区进行减薄处理。
从上述技术方案可以看出,本发明所提供的IGBT器件采用整晶圆IGBT芯片封装而成。所述芯片的失效元胞区表面的发射极连接区经过减薄处理,通过所述减薄处理能够使失效元胞区表面的发射极连接区低于其它发射极连接区所在公共平面、或能够去除失效元胞区表面的发射极连接区。由于所述芯片失效元胞区没有设置发射极连接区(被减薄至去除)或所述芯片的失效元胞区的发射极连接区低于其它发射极连接区所在公共平面,这样所述失效元胞区就会与发射极垫片断路,从而避免失效元胞区对IGBT器件性能的不良影响,保证了IGBT器件的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种整晶圆IGBT芯片的结构示意图;
图2为本发明实施例提供的另一种整晶圆IGBT芯片的结构示意图;
图3a为本发明实施例提供的一种IGBT器件的***图;
图3b为本发明实施例提供的一种IGBT器件的剖面图;
图4为本发明实施例提供的一种定位套环的固定限位原理示意图;
图5为本发明实施例提供的另一种定位套环的固定限位原理示意图;
图6为本发明实施例提供的又一种定位套环的固定限位原理示意图;
图7为本发明实施例提供的一种整晶圆IGBT芯片的封装方法的流程示意图。
具体实施方式
正如背景技术部分所述,现有的整晶圆IGBT芯片的元胞区中存在失效元胞区,所述失效元胞区会对IGBT器件性能造成不良影响。如何避免失效元胞区对IGBT器件性能的不良影响是制造IGBT器件过程中一个亟待解决的问题。
造成失效元胞区的原因有两种,第一种是由于失效元胞区的栅极漏电流过大引起的,第二种是由于失效元胞区的集电极与其发射极之间的漏电流过大引起的。
在制备整晶圆IGBT芯片的过程,通过激光烧蚀或其他工艺手段使得第一种原因导致的失效元胞区的栅极与整晶圆IGBT芯片的中心栅极连接区断路,即可避免该类型失效元胞区对IGBT器件性能的不良影响。
但是,对于第二种原因导致的失效元胞区,虽然通过设置设定结构的发射极垫片,使得该类失效元胞区与所述发射极垫片的设定区域对齐,以使得该类失效元胞区与发射极电极断路,从而避免该类型失效元胞区对IGBT器件的性能的不良影响。但是,该种处理方式,需要对该类失效元胞区进行标记,并使其严格与所述发射极垫片的设定区域对应,操作精度要求高、失效元胞区与发射极垫片的对位工艺复杂。
发明人研究发现,可以通过对第二种失效元胞区的发射极连接区进行减薄处理,使其与发射极垫片断路,实现该类失效元胞区与发射极电极的断路。
基于上述研究,本发明提供了一种IGBT器件,该IGBT器件包括:
整晶圆IGBT芯片,其上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区,其中,位于所述芯片失效元胞区表面的发射极连接区经过减薄处理;
固定在所述芯片下表面的集电极垫片以及固定在所述芯片上表面的发射极垫片,其中,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片终端区;
与所述集电极垫片电接触的集电极电极以及与所述发射极垫片电接触的发射极电极;
与所述中心栅极连接区连接的栅极引出线,所述栅极引出线与所述发射极垫片以及发射极电极绝缘。
在上述技术方案中,所述芯片的失效元胞区表面的发射极连接区经过减薄处理,通过所述减薄处理能够使失效元胞区表面的发射极连接区低于其它发射极连接区所在公共平面、或能够去除失效元胞区表面的发射极连接区。由于所述失效元胞区没有设置发射极连接区(被减薄至去除)或所述失效元胞区的发射极连接区低于其它发射极连接区所在公共平面,这样所述失效元胞区就会与发射极垫片断路,从而避免失效元胞区对IGBT器件性能的不良影响,保证了IGBT器件的可靠性。
以上是本申请的核心思想,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示装置件结构的示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及高度的三维空间尺寸。
实施例一
基于上述思想,本申请实施例提供了一种IGBT器件,所述IGBT器件采用整晶圆IGBT芯片封装。所述整晶圆IGBT芯片的上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区,其中,位于所述芯片的失效元胞区表面发射极连接区经过减薄处理。
参考图1,所示整晶圆IGBT芯片包括:整晶圆衬底11,设置在所述整晶圆衬底11上表面的栅极互连层,设置在所述栅极互连层上表面的中心栅极连接区13以及包围所述中心栅极连接区13的发射极互连层。
所述晶圆衬底11包括:有源区以及包围所述有源区的终端区12;所述有源区内设置有多个IGBT元胞区。
所述栅极互连层位于所述整晶圆衬底11上表面(即有源区上表面),所述栅极互连层包括:将所述多个IGBT元胞区的栅极互联的导电连接部,所述导电连接部作为所有IGBT元胞区的公共栅极,与所述中心栅极连接区13电连接;被所述导电连接部分割为多个间隔分布区域的绝缘部。
其中,所述导电连接部包括:位于所述晶圆衬底11上表面、与所述晶圆衬底11同圆心的圆形连接区,其上表面设置有所述中心栅极连接区13;包围所述圆形连接区的多个同圆心的圆环栅极连接区141,所述圆环栅极连接区141间隔分布;连接所述圆环栅极连接区141以及圆形连接区的径向栅极连接区142。其中,所述圆环栅极连接区141的圆心与所述晶圆衬底11的圆心相同。所述圆环栅极连接区141以及径向栅极连接区142的个数可根据IGBT的设计参数设定。
所述发射极互连层位于所述栅极互连层上表面,且包围所述中心栅极连接区13。所述发射极互连层包括多个间隔分布的部分圆环形的发射极连接区15,所述发射极连接区15位于所述绝缘部上表面,与所述绝缘部一一对应,且每个发射极连接区15通过贯穿所述栅极互连层的过孔与栅极互连层下方的IGBT元胞区的发射极电连接。
所述整晶圆IGBT芯片还可以如图2所示,图2所示整晶圆IGBT芯片的栅极互连层同样包括:绝缘部以及导电连接部。所述导电连接部包括:位于所述晶圆衬底11上表面、与所述晶圆衬底11同圆心的圆形连接区,其上表面设置有所述中心栅极连接区13;多个径向栅极连接区24。所述绝缘部为扇形结构,位于两个径向栅极连接区24之间。在所述绝缘部的上表面设置有发射极连接区25。
图2与图3中所示黑色区域表示失效元胞区表面的发射极连接区经过减薄处理,以去除所述失效元胞区表面的发射极连接区或是使得所述失效区元胞区的发射极连接区低于其它发射极连接区所在的公共平面。可采用激光刻蚀工艺或是机械打磨等工艺进行所述减薄处理。
参考图3a与图3b,本实施例提供了一种IGBT器件,所述IGBT器件包括:整晶圆IGBT芯片33、集电极垫片32、发射极垫片34、集电极电极31、发射极电极36以及栅极引出线37。
所述整晶圆IGBT芯片33为失效元胞区的发射极连接区经过减薄处理的整晶圆IGBT芯片,其上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区。所述整晶圆IGBT芯片33的结构可参见图1和图2,但不限于图1和图2所示结构。
由于所述芯片失效元胞区没有设置发射极连接区(被减薄至去除)或所述芯片的失效元胞区的发射极连接区低于其它发射极连接区所在公共平面,这样所述失效元胞区就会与发射极垫片断路,从而避免失效元胞区对IGBT器件性能的不良影响,保证了IGBT器件的可靠性。
所述发射极垫片34的形状与所述整晶圆IGBT芯片33有源区形状相匹配,为圆形,其半径小于所述整晶圆IGBT芯片33的半径。所述发射极垫片34固定在所述整晶圆IGBT芯片33的上表面,覆盖所述整晶圆IGBT芯片33的发射极连接区、且不覆盖所述整晶圆IGBT芯片33的终端区。
所述集电极垫片32的形状与所述整晶圆IGBT芯片33集电区形状相匹配,为圆形,其半径小于所述整晶圆IGBT芯片33的半径。所述集电极垫片32固定在所述整晶圆IGBT芯片33的下表面,覆盖所述整晶圆IGBT芯片33的集电区。
优选的,本实施例所述集电极垫片32的半径与所述集电区的半径相同,所述发射极垫片34的半径与所述有源区的半径相同。
所述集电极电极31位于所述集电极垫片32下表面,二者电接触。所述发射极电极位于所述发射极垫片34上表面,二者电接触。
所述栅极引出线37与所述中心栅极连接区连接,且与所述发射极垫片34以及发射极电极绝缘。
可采用一个封装外壳38对上述各部件进行封装保护。所述封装外壳38上开口与所述发射极电极36的形状相匹配,所述封装外壳38下开口的形状与所述集电极电极31的形状相匹配。
可在所述发射极垫片34中心位置设置通孔341,在所述封装外壳38上设置通孔381,在所述发射极电极36下表面设置凹槽361,所述栅极引出线37通过所述通孔341、通孔381及凹槽361引出。优选的,可在所述通孔381内设置一个导线管以便于所述栅极引线37引出。
可采用散热及机械强度较好的陶瓷外壳作为封装外壳38。封装外壳38上开口以及下开口处通过裙边39进行密闭封装。
在本实施例中,所述栅极引出线37与所述中心栅极连接区通过设置在所述发射极电极36与发射极垫片34之间的弹簧362固定,通过所述弹簧362的压力与所述中心栅极连接区实现电连接,也可以通过焊接直接固定连接。
可采用定位套环35对所述集电极垫片32、整晶圆IGBT芯片33以及发射极垫片34进行固定限位。
参考图4,所述定位套环35为通过注胶工艺或其他工艺形成的包围所述整晶圆IGBT芯片33侧面的一体结构的套环。所述定位套环35的上开口与发射极垫片34相匹配,即所述上开口的半径与所述发射极垫片34的半径相同,所述发射极垫片34固定于所述上开口内。所述定位套环35的下开口与所述集电极垫片32相匹配,即所述下开口的半径与所述集电极垫片32的半径相同,所述集电极垫片32固定于所述下开口内。
参考图5,所述定位套环35还可以设置为由内圆环351以及外圆环352组成的分离结构。
外圆环352的上开口包括:与整晶圆IGBT芯片33直径相同的圆形凹槽,使得IGBT芯片33可以固定于所述凹槽内。其下开口的直径与集电极垫片32直径相同,以便固定集电极垫片32。
内圆环351的外径与整晶圆IGBT芯片33的直径相同,从而使得其能够固定在放置有IGBT芯片33的凹槽内。其内径等于所述发射极垫片33的直径,以便于固定所述发射极垫片33。
对图5所示结构的定位套环进行改进,可以使定位套环35能够同时对集电极电极进行限位固定,且通过设置不同的凹槽结构避免内圆环对IGBT芯片的挤压,如图6所示。
图6所示结构的定位套环35包括:外圆环353以及内圆环354。
所述外圆环353的下开口的直径与所述集电极垫片32的直径相同,以便于固定所述集电极垫片32。外圆环353的上开口包括:第一圆形凹槽和第二圆形凹槽。所述第一圆形凹槽的直径等于整晶圆IGBT芯片33的直径,使得整晶圆IGBT芯片33固定于所述第一凹槽内;所述第二圆形凹槽的直径大于所述整晶圆IGBT芯片33的直径。
内圆环354的外径等于所述第二凹槽的直径,使得其能够固定于所述第二凹槽内,其内径等于发射极垫片34的直径,以便固定发射极垫片34。
所述集电极电极31包括装载平台311,所述装载平台311为圆柱形,所述圆柱形的直径与所述集电极垫片32的直径相同,所示装载平台311与所述集电极垫片32同时固定于所述外圆环353的下开口内。装载平台311的高度与集电极垫片32的厚度之和与外圆环353下表面到所述第一凹槽底部的高度相匹配(装载平台311的高度与集电极垫片32的厚度之和等于或是略大于外圆环353下表面到所述第一凹槽底部的高度)。优选的,且所述装载平台的高度、所述集电极垫片的厚度以及所述IGBT芯片的厚度三者之和不大于所述外圆环下表面到所述第二凹槽底面的距离。
当整晶圆IGBT芯片33、发射极垫片34以及集电极电极31通过所述内圆环354与外圆环353固定限位后,所述内圆环354、外圆环353以及发射极垫片34三者的上表面齐平(位于同一平面),或发射极垫片34略高于内圆环354与外圆环353所在平面。
对于图4与图5中所示结构的限位套环同样可对具有装载平台的集电极进行固定。只需设定其下开口的深度,使得下开口能够同时固定集电极垫片32以及所述装载平台即可。
通过上述论述可知,本实施例所述IGBT器件,采用失效元胞区的发射极电极经过减薄处理的整晶圆IGBT芯片封装而成。这样,只需采用简单的圆形发射极垫片即可。在进行发射极垫片与整晶圆IGBT芯片进行固定限位时,只需将二者的中心对齐即可实现失效元胞区与发射极垫片断路,从而避免失效元胞区对IGBT器件性能的不良影响,保证了IGBT器件的可靠性。
同时,所述IGBT器件通过特定结构的定位套环对集电极垫片、整晶圆IGBT芯片以及发射极垫片进行固定限位。而且,通过设定结构的集电极电极,还可以通过所述定位套环对所述集电极电极进行固定限位。所述定位套环结构简单,且在进行固定限位时,操作方便。
实施例二
本实施例提供了一种整晶圆IGBT芯片的封装方法,所述整晶圆IGBT芯片的上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,下表面包括:集电区。
参考图7,所述封装方法包括:
步骤S11:对所述整晶圆IGBT芯片的失效元胞区的发射极连接区进行减薄处理。
传统封装工艺中为了避免失效元胞区对IGBT器件性能的影响,一般是对发射极垫片进行处理,如在发射极垫片的特定位置进行镂空等处理,然后在封装时,使得镂空处与所述失效元胞区相对应设置,以使得所述失效元胞区与发射极电极断路,从而保证IGBT器件的性能。在进行镂空位置与失效元胞区对位时,操作困难,工作效率低。
本实施例中,对整晶圆IGBT芯片进行检测,确定失效元胞区后,直接对所述失效元胞区的发射极连接区进行减薄处理,使得所述发射极连接区低于其它发射极连接区所在的公共面,或减薄至去除所述发射极连接区。可通过激光刻蚀工艺或是机械打磨工艺等工艺手段进行所述减薄处理。这样,在后续设置发射极垫片时,由于失效元胞区的发射极垫片被减薄至去除,或是低于其它发射极连接区所在的公共面,可使得所述失效元胞区与发射极垫片绝缘。只需采用与整晶圆IGBT芯片下形状相匹配的发射极垫片覆盖其有源区即可,进行发射极垫片与整晶圆IGBT芯片对位时,操作简单,工作效率高。
步骤S12:固定集电极垫片以及发射极垫片。
将所述集电极垫片固定在所述芯片下表面,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区。将所述发射极垫片固定在所述芯片上表面,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片终端区的发射极垫片。
正如上述,由于所述整晶圆IGBT芯片的失效元胞区的发射极连接区经过了减薄处理,在进行对位时,只需保证所述整晶圆IGBT芯片的圆心与发射极垫片的圆形对齐即可,对位操作简单、快捷。
为了更加快速准确的完成发射极垫片、整晶圆IGBT芯片以及集电极垫片的固定限位,可通过定位套环对三者进行固定限位。
可采用实施例一中图4所示结构的定位套环进行固定限位操作。首先在经过减薄处理的整晶圆IGBT芯片侧面形成一个包围其侧面的一体结构的套环。可通过注胶工艺形成所述定位套环。然后,将所述发射极垫片通过所述套环的上开口固定于所述整晶圆IGBT芯片的上表面,将所述集电极垫片通过所述套环的下开口固定于所述整晶圆IGBT芯片的下表面。
也可以采用上述实施例中图5所示结构的定位套环进行固定限位操作。首先,将经过减薄处理的整晶圆IGBT芯片放置在外圆环352上开口的凹槽内。然后再经内圆环351放置在所述整晶圆IGBT芯片上表面与其一同固定于所述凹槽内。最后,通过内圆环352将发射极垫片固定在所述整晶圆IGBT芯片的上表面,通过外圆环352的下开口将所述集电极垫片固定于所述整晶圆IGBT芯片的下表面。
还可以采用上述实施例中图6所示结构的定位套环进行固定限位操作。首先,将经过减薄处理的整晶圆IGBT芯片放置在外圆环353的第一凹槽内,进行固定。然后,将内圆环354固定在外圆环353的第二凹槽内。最后,通过所述内圆环354将发射极垫片固定在所述整晶圆IGBT芯片的上表面,通过外圆环353的下开口将所述集电极垫片固定于所述整晶圆IGBT芯片的下表面。
可见,通过定位套环实现固定限位,操作简单,提高了工作效率。
步骤S13:连接集电极电极以及发射极电极。
所述集电极电极位于所述集电极垫片下表面,与所述集电极垫片电接触,所述发射极电极位于所述发射极垫片上表面,与所述发射极垫片电接触。
如上述实施例所述,可为集电极电极设置装载平台,以使得其可与集电极垫片同时固定于外圆环的下开口。
步骤S14:连接栅极引出线。
其中,所述栅极引出线与所述中心栅极连接,且与所述发射极垫片以及发射极电极绝缘。
如上述实施例所述,可在所述发射极垫片中心位置设置通孔,在所述发射极电极下表面设置凹槽,以便引出所述栅极引出线。
当完成上述步骤后,可通过封装外壳对上述各部件进行进一步的封装保护。所述整晶圆IGBT芯片封装后形成的IGBT器件可以参见上述实施例中图3a以及图3b所示结构。
通过上述描述可知,采用整晶圆的IGBT芯片制备IGBT器件,通过对失效元胞区的发射极连接区进行减薄处理,在进行封装时,通过简单的对位方式即可实现失效元胞区与器件发射极电极的断路,保证了封装后器件的可靠性。且整晶圆IGBT芯片、发射极垫片以及集电极垫片之间采用上述结构的定位套环即可实现固定限位,操作简单便捷,提高了工作效率。
需要说明的是,本申请实施例所述失效元胞区均是指由于集电极与发射极之间的漏电流过大引起造成的失效元胞区。
对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (15)

1.一种IGBT器件,其特征在于,包括:
整晶圆IGBT芯片,其上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,其下表面包括:集电区,其中,位于所述芯片的失效元胞区表面的发射极连接区经过减薄处理;
固定在所述芯片下表面的集电极垫片以及固定在所述芯片上表面的发射极垫片,其中,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区,所述发射极垫片为简单的圆形发射极垫片,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片的终端区,所述发射极垫片与所述整晶圆IGBT芯片中心对齐即可实现所述失效元胞区与所述发射极垫片断路;
与所述集电极垫片电接触的集电极电极以及与所述发射极垫片电接触的发射极电极;
与所述中心栅极连接区连接的栅极引出线,所述栅极引出线与所述发射极垫片以及发射极电极绝缘。
2.根据权利要求1所述的IGBT器件,其特征在于,还包括:
定位套环,所述定位套环用于对所述集电极垫片以及发射极垫片进行固定限位,将所述集电极垫片固定在所述芯片的下表面,并将所述发射极垫片固定在所述芯片上表面。
3.根据权利要求2所述的IGBT器件,其特征在于,所述定位套环包括:
外圆环,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述外圆环的上开口包括:第一圆形凹槽和第二圆形凹槽,所述第一圆形凹槽的直径等于所述芯片的直径,所述第二圆形凹槽的直径大于所述芯片的直径;
内圆环,所述内圆环的外径等于所述第二圆形凹槽的直径,其内径等于所述发射极垫片的直径。
4.根据权利要求3所述的IGBT器件,其特征在于,所述集电极电极包括:搭载所述集电极垫片的装载平台,所述装载平台为圆柱形,所述圆柱形的直径与所述集电极垫片的直径相同,所述装载平台与所述集电极垫片同时固定在所述外圆环的下开口内。
5.根据权利要求2所述的IGBT器件,其特征在于,所述定位套环包括:
外圆环,所述外圆环的上开口包括:与所芯片直径相同的圆形凹槽,所述外圆环的下开口的直径与所述集电极垫片的直径相同;
内圆环,所述内圆环的外径与所述芯片的直径相同,且其内径与所述发射极垫片直径相同。
6.根据权利要求2所述的IGBT器件,其特征在于,所述定位套环为包围所述芯片侧面的一体结构的套环,所述套环的上开口与所述发射极垫片相匹配,所述套环的下开口与所述集电极垫片相匹配。
7.根据权利要求1所述的IGBT器件,其特征在于,所述发射极垫片的中心位置设置有通孔,所述发射极电极下表面设置有凹槽,所述栅极引出线通过所述通孔与所述中心栅极连接区连接,并通过所述凹槽引出。
8.根据权利要求7所述的IGBT器件,其特征在于,所述栅极引出线与所述中心栅极连接区焊接;
或所述栅极引出线通过设置在所述通孔内的弹簧固定,通过所述弹簧的压力与所述中心栅极连接区连接。
9.一种整晶圆IGBT芯片的封装方法,其特征在于,所述芯片的上表面包括:中心栅极连接区以及包围所述中心栅极连接区的多个发射极连接区,下表面包括:集电区,所述封装方法包括:
对所述芯片的失效元胞区的发射极连接区进行减薄处理;
固定集电极垫片以及发射极垫片,其中,所述集电极垫片固定在所述芯片下表面,所述集电极垫片的半径小于所述芯片的半径,所述集电极垫片覆盖所述集电区,所述发射极垫片固定在所述芯片上表面,所述发射极垫片为简单的圆形发射极垫片,所述发射极垫片的半径小于所述芯片的半径,所述发射极垫片覆盖所述发射极连接区、且不覆盖所述芯片的终端区,所述发射极垫片与所述整晶圆IGBT芯片中心对齐即可实现所述失效元胞区与所述发射极垫片断路;
连接集电极电极以及发射极电极,其中,所述集电极电极与所述集电极垫片电接触,所述发射极电极与所述发射极垫片电接触;
连接栅极引出线,其中,所述栅极引出线与所述中心栅极连接,且与所述发射极垫片以及发射极电极绝缘。
10.根据权利要求9所述的封装方法,其特征在于,采用定位套环对所述集电极垫片以及发射极垫片进行固定限位,将所述集电极垫片固定在所述芯片下表面,将所述发射极垫片固定在所述芯片上表面。
11.根据权利要求10所述的封装方法,其特征在于,所述采用定位套环对所述集电极垫片以及发射极垫片进行固定限位包括:
采用外圆环将所述集电极垫片固定在所述芯片下表面,其中,所述外圆环的上开口包括:第一圆形凹槽和第二圆形凹槽,所述第一圆形凹槽的直径等于所述芯片的直径,所述芯片固定在所述第一圆形凹槽内,所述第二圆形凹槽的直径大于所述芯片的直径,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述集电极垫片固定在所述下开口内,且与所述芯片下表面接触;
采用内圆环将所述发射极垫片固定在所述芯片上表面,其中,所述内圆环的外径等于所述第二圆形凹槽的直径,所述内圆环固定在所述第二圆形凹槽内,所述内圆环的内径等于所述发射极垫片的直径,所述发射极垫片固定在所述内圆环内,且与所述芯片上表面接触。
12.根据权利要求11所述的封装方法,其特征在于,在所述集电极电极上设置装载平台,所述装载平台为圆柱形,所述圆柱形的直径与所述集电极垫片的直径相同,用于搭载所述集电极垫片,所述装载平台与所述集电极垫片同时固定在所述外圆环的下开口内。
13.根据权利要求10所述的封装方法,其特征在于,所述采用定位套环对所述集电极垫片以及发射极垫片进行固定限位包括:
采用外圆环将所述集电极垫片固定在所述芯片下表面,其中,所述外圆环的上开口包括:直径与所述芯片直径相同的固定凹槽,所述芯片固定在所述固定凹槽内,所述外圆环的下开口的直径与所述集电极垫片的直径相同,所述集电极垫片固定在所述下开口内,且与所述芯片下表面接触;
采用内圆环将所述发射极垫片固定在所述芯片上表面,其中,所述内圆环的外径等于所述凹槽的直径,所述内圆环设置在固定有所述芯片的固定凹槽内,所述内圆环的内径等于所述发射极垫片的直径,所述发射极垫片固定在所述内圆环内,且与所述芯片上表面接触。
14.根据权利要求10所述的封装方法,其特征在于,所述采用定位套环对所述集电极垫片以及发射极垫片进行固定限位包括:
在所述芯片侧面形成一个包围所述芯片侧面的一体结构的套环,所述套环的上开口与所述发射极垫片相匹配,所述套环的下开口与所述集电极垫片相匹配;
将所述集电极垫片通过所述下开口固定所述芯片下表面;
将所述发射极垫片通过所述上开口固定在所述芯片上表面。
15.根据权利要求9所述的封装方法,其特征在于,采用激光刻蚀工艺或是采用机械打磨工艺对所述芯片失效元胞区的发射极连接区进行减薄处理。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049051A1 (en) * 2013-06-21 2016-02-18 Hello Inc. Room monitoring device with packaging
CN103390642B (zh) 2013-08-01 2016-06-22 株洲南车时代电气股份有限公司 一种igbt器件及整晶圆igbt芯片的封装方法
CN107706168A (zh) * 2016-08-09 2018-02-16 株洲中车时代电气股份有限公司 一种子单元结构和制造其的方法
CN108172617B (zh) * 2017-12-23 2020-04-17 湖南大学 一种圆形大尺寸igbt芯片压接封装结构及制造方法
CN111244172A (zh) * 2020-01-18 2020-06-05 常州瑞华新能源科技有限公司 一种用于焊接模块的改良芯片
CN117092478B (zh) * 2023-10-18 2023-12-19 成都高投芯未半导体有限公司 一种igbt饱和压降的测量***及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0702406A2 (en) * 1994-09-15 1996-03-20 Kabushiki Kaisha Toshiba Press-contact type semiconductor devices
CN102270640A (zh) * 2011-06-20 2011-12-07 湖南大学 大电流整晶圆全压接平板式封装的igbt及其制造方法
CN102768999A (zh) * 2012-07-28 2012-11-07 江阴市赛英电子有限公司 大功率整晶圆igbt封装结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3421672A1 (de) 1984-06-09 1985-12-12 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Wechsellastbestaendiges, schaltbares halbleiterbauelement
JPH0737914A (ja) 1993-06-28 1995-02-07 Fuji Electric Co Ltd 加圧接触式平形半導体素子の組立構造
JPH0758235A (ja) 1993-08-09 1995-03-03 Hitachi Ltd 圧接型半導体装置
JPH08186258A (ja) 1995-01-06 1996-07-16 Hitachi Ltd 半導体装置およびその製法
JPH10107051A (ja) 1996-09-27 1998-04-24 Hitachi Ltd 圧接型半導体装置
GB9725960D0 (en) * 1997-12-08 1998-02-04 Westinghouse Brake & Signal Encapsulating semiconductor chips
JP2002203965A (ja) 2000-12-27 2002-07-19 Toshiba Corp 半導体装置
US6649973B2 (en) * 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
DE102004017723B4 (de) * 2003-04-10 2011-12-08 Fuji Electric Co., Ltd In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
US20090189240A1 (en) * 2008-01-25 2009-07-30 Infineon Technologies Austria Ag Semiconductor device with at least one field plate
US7842590B2 (en) * 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
US7817422B2 (en) * 2008-08-18 2010-10-19 General Electric Company Heat sink and cooling and packaging stack for press-packages
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
JP6028402B2 (ja) * 2012-06-07 2016-11-16 富士電機株式会社 半導体装置およびその製造方法
CN103390642B (zh) 2013-08-01 2016-06-22 株洲南车时代电气股份有限公司 一种igbt器件及整晶圆igbt芯片的封装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0702406A2 (en) * 1994-09-15 1996-03-20 Kabushiki Kaisha Toshiba Press-contact type semiconductor devices
CN102270640A (zh) * 2011-06-20 2011-12-07 湖南大学 大电流整晶圆全压接平板式封装的igbt及其制造方法
CN102768999A (zh) * 2012-07-28 2012-11-07 江阴市赛英电子有限公司 大功率整晶圆igbt封装结构

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