JP3973832B2 - 圧接型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、とくに複数の半導体素子を有するＩＧＢＴ（Insulated Gate Bipolar Transisitor）などのＭＯＳゲート駆動型スイッチングデバイスを用いるマルチチップ圧接型外囲器に関する。
【０００２】
【従来の技術】
従来、圧接型半導体装置は、単一の半導体基板に形成された単一の半導体素子（以下、チップという）を圧接する構造しかなかった。圧接型半導体装置、例えば、アノードショート型ＧＴＯサイリスタは、円板型のチップを備え、Ｐ型エミッタ層、Ｎ型ベース層、Ｐ型ベース層、Ｎ型エミッタ層が形成されている。Ｎ型エミッタ層は、Ｐ型ベース層の上にメサ状に形成され、Ｎ型エミッタ層上にはＡｌからなるカソード電極が形成されている。また、Ｐ型ベース層上にはＡｌからなるゲート電極が形成されている。Ｎ型ベース層の表面内にはＰ型エミッタ層が形成されている。Ａｌからなるアノード電極は、Ｐ型エミッタ層及びＮ型ベース層上にまたがるように形成されてアノード短絡型ＧＴＯ（Gate Turn-Off)を構成している。チップの側面は、絶縁保護のため、例えば、シリコーン樹脂で被覆されている。そして、チップの側面はアノード／カソード間の耐圧維持のためベベル形状に加工されることもある。
【０００３】
カソード電極には圧力が加えられるカソード外部電極が電極板及びＣｕからなる軟金属板を介して圧接されている。アノード電極には、圧力が加えられるアノード外部電極がモリブデン（Ｍｏ）電極板を介して圧接されている。ゲート電極には、ゲートリードがゲート圧接用ばねにより圧接されている。このゲートリードの一端は、筒状の外囲器の側壁にろう付けされた金属スリーブを挿通していて外囲器の外部に導出されている。金属スリーブにはシールが設けられておりチップは外囲器内に封止される。
【０００４】
ところで、新しいＭＯＳゲート駆動型スイッチングデバイスとしてＩＧＢＴが登場したが、これは、バイポーラトランジスタの有する高耐圧、大容量化が容易であるという長所と、パワーＭＯＳＦＥＴの有する高速なスイッチングが可能で駆動も容易であるという長所を合せ持つデバイスである。このＩＧＢＴを用いたスイッチングデバイスにフリーホイールダイオード（ＦＲＤ）を組み込んだ逆導通型スイッチングデバイスがある。このデバイスは、ＩＧＢＴにＦＲＤを逆並列に接続したものである。このデバイスは、ヒートシンクに利用されるベースにＡｌＮなどの絶縁基板を取り付け、絶縁基板には所定のパターンを有するコレクタ電極及びエミッタ電極、エミッタ制御電極、ゲート電極を形成している。このコレクタ電極上にそれぞれ複数のＩＧＢＴチップ及びＦＲＤチップが半田接合され、各電極とチップとはボンディングワイヤなどで適宜接続されている。
このモジュール構造のスイッチングデバイスに搭載されるＩＧＢＴチップは、ゲート、エミッタのボンディングパッド以外は、表面をポリイミドなどのパッシベーション膜で被覆されている。
【０００５】
【発明が解決しようとする課題】
従来のＧＴＯサイリスタなどから構成された圧接型半導体装置は、１つのチップを圧接する構造しかないので素子の大容量化が困難であるという問題がある。即ち、素子の電流定格を増大させるためには、チップサイズを大きくする必要があった。しかし、ＩＧＢＴなどのＭＯＳゲート型スイッチングデバイスのような高速パワー素子のチップサイズを大きくすると、微細加工が困難になる、修復不能な欠陥を含む可能性が高くなって不良率が増す、などの問題が生じている。また、この半導体装置は、高機能化、高付加価値化が困難であるという問題がある。例えば、逆導通型ＩＧＢＴを製造する場合、１つのウェーハ内にＩＧＢＴとＦＲＤの２つの異なるデバイス構造を製造しなければならないので、製造プロセスが複雑で製造困難になる。
このような従来の問題を解決する技術としてマルチチップ圧接構造が考え出された（特願平６−２４６９２７号参照）。
【０００６】
マルチチップ圧接型半導体装置は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するように構成されている。すなわち、マルチチップ圧接型半導体装置は、周囲を絶縁性樹脂のチップフレームによって囲まれた複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、前記第１の中間導電板に接する部分を有する銅もしくは銅の合金からなる第１の電極板と、前記第２の中間導電板に接する部分を有する銅もしくは銅の合金からなる第２の電極板と、前記半導体素子を互いに前記チップフレームが接するように同一平面に配置しこれら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から圧接してなることを特徴としている。このマルチチップ圧接型半導体装置は、セラミックアセンブリ本体とこれに取り付けられた第１の電極板及び第２の電極板から外囲器が構成されている。この第１の電極板及び第２の電極板には外周にそれぞれ金属性のリングクッション材が溶接などにより取り付けられており、第２の電極板にはフレームが取り付けられている。フレームは、リングクッション材を介して第２の電極板に接合されている。そして、セラミックアセンブリ本体に半導体素子及びこの半導体素子を上下から挟む第１の中間導電板及び第２の中間導電板を収容し、この本体に第２の電極板及び第１の電極板を上下から封止して外囲器が形成される。
【０００７】
第２の電極板のリングクッションにフレームを取り付けるには、例えば、Ｆｅ−４２％Ｎｉ合金を材料とするフレームを銀臘などを用いて５００℃〜６００℃の高温でアニール処理を行なう臘付けによっている。
従来のマルチチップ圧接型半導体装置の外囲器は、その製造工程において、前記臘付け処理によるアニール工程を行う結果、Ｃｕなどから構成された第２の電極板や第１の電極板の硬度がビッカーズ硬度３０〜４０と低くなり、したがって、柔らかくなり、塑性変形する構造となっていた。そのためこの圧接型半導体装置に対して熱疲労試験を行うと、試験中の温度上昇／下降時に、素子内温度温度分布によって変形の度合いに差が生じ、結果的に圧接型半導体装置が部分的に面圧が強くなったり、圧力抜けを起こす場合があり、チップ電極に異常な摺動やせり出しを生じせしめ、熱疲労耐量を低下させるという問題があった。このような熱処理がなければ銅及びその合金は、通常ビッカーズ硬度８０以上の圧接時に弾性変形を維持する固さがある。銅の場合は、ビッカーズ硬度が５０以上ならば圧接時に弾性変形領域にある。
本発明は、このような事情により成されたものであり、熱疲労試験を行ったときに、熱応力の影響による内部圧力分布の不均一性を改善するように構成されたマルチチップ圧接型半導体装置を提供する。
【０００８】
【課題を解決するための手段】
本発明は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するマルチチップ圧接型半導体装置において、その外囲器を構成する第２の電極板をビッカーズ硬度５０以上、好ましくは８０以上の銅もしくは銅合金を用いることを特徴としている。熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形する第２の電極板を用いることにより、半導体装置内部の面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【０００９】
すなわち、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板もしくは前記第１の電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。
前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板及び前記第２の中間導電板を収容する外囲器を構成しているようにしても良い。
【００１０】
また、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅の合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅の合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板は、前記第２の中間導電板に接する補助電極板を有し、且つ前記補助電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板、前記第２の中間導電板及び前記補助電極板を収容する外囲器を構成しているようにしても良い。
【００１１】
前記複数の半導体素子は、それぞれ周囲を絶縁性樹脂のチップフレームによって囲まれているようにしても良い。前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、全ての半導体素子の第２の面に接する１つの導電板からなるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、前記各半導体素子の第２の面に個別に接する１つの導電板からなるようにしても良い。前記第１の中間導電板及び前記第２の中間導電板の間に互いに前記チップフレームが接するように同一平面に配置された前記半導体素子は、複数種の半導体素子からなり、これら各種はそれぞれ複数個有するようにしても良い。前記半導体素子は、複数のフリーホイールダイオード及び複数のＩＧＢＴからなり、前記フリーホイールダイオードは、中心部に配置され前記ＩＧＢＴは、周辺部に配置されているようにしても良い。前記前記同一平面に配置された半導体素子上には前記第１の中間導電板に前記第１の電極板が当接するのをガイドするガイド口を備えたガイド板が介在しているようにしても良い。
なお、特許請求の範囲に示したように、ビッカース硬度が５０以上の材料は、第１の電極板あるいは第２の電極板のいずれかに用いれば良い。両方に対してこの材料を用いる必要はない。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図６を参照して第１の実施例を説明する。
図１は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図、図２は、図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図、図３は、図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図、図４及び図５は、ＩＧＢＴチップの内部を説明する部分断面図、図６は、本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する第２の電極板の面圧分布図である。図３に示すように、このデバイスには、例えば、１２個のＩＧＢＴチップ（ＩＧＢＴ）１と９個のダイオードチップ（ＦＲＤ）２から構成されたチップ集合体が含まれている。各チップは、角型であり、その周縁がそれぞれチップフレームで囲まれているがこの図では表示しない。これらチップ１、２が集合した集合体は、円形に圧接される。このチップ集合体は、その外周を囲むように集合体の各チップを位置決めする円形のガイド８により周囲が保護されている。そして、集合体は、中央にＦＲＤチップ２、外側にＩＧＢＴチップ１が配置形成されている。
【００１３】
図１及び図２に示すように、チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３上に配置固定される。これらチップ１、２は、一枚の中間導電板であるＭｏ板上に隙間なく並べられている。この第２の中間導電板（コレクタ側）３は、ポリエーテルイミドなどからなる外側から囲むようにガイドする絶縁性のリングフレーム１７によって保護されている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３及びリングフレーム１７上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからは、チップフレーム７に覆われた周辺部を除いて、中央部分が露出している。そして、第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
【００１４】
第１の電極板６は、金属製のリングクッション１５を介してセラミックアセンブリ本体１３の上部に接続されている。第１の電極板６には第１の中間導電板と接触するポスト部が設けられている。セラミックアセンブリ本体１３は、アルミナなどのセラミックを材料とし円筒状である。セラミックアセンブリ本体１３の下部には金属製のリングクッション１６が接合されている。第１の電極板６には、アセンブリ本体１３に取り付けられたゲート端子９に抵抗１０を介して電気的に接続されたゲート線１１が取り付けられている。
第２の電極板５にはその周縁に金属製のリングクッション１６′が接合されており、リングクッション１６′とＦｅ−４２％Ｎｉ合金からなるフレーム１４とは、銀蝋などの蝋付けにより接合されている。
これら第１の電極板６、チップ集合体、第２の電極板５を組み合わせ、例えば、０．４〜０．６Ｋｇ／ｍｍの圧接力で圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、第２の電極板５は、第２の中間導電板３に接触している。セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板５とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
【００１５】
この実施例ではＩＧＢＴチップ及びＦＲＤチップがそれぞれ９個備えた逆導通型圧接型ＩＧＢＴを説明したが、同じチップを用い、数量、配分比を変えることによりあらゆる定格の半導体装置が提供できる。また、例えば、ＩＧＢＴ素子に対してＦＲＤ素子の面積比を２：１、ＦＲＤ素子を長辺がＩＧＢＴ素子と同じで短辺を半分に設計すると数量配分比の自由度、高密度配置が容易となる。
次に、図４及び図５を参照してＩＧＢＴチップを説明する。
ＩＧＢＴチップの主面は、制御電極であるゲート電極の電源供給領域及びエミッタ電極と接する領域以外は、例えば、ポリイミドなどからなるパッシベーション膜１８によって被覆されている。このパッシベーション膜１８は、チップ終端部に形成されるので、チップ周囲に装着されるチップフレーム７の下に形成されることになる。図は、いづれもＩＢＧＴチップの断面図である。図４の左側はチップの左端部を示し、その終端部が形成されている。右側はチップ端部までは示していない。図５は左右両側ともチップ端部までは示しておらず、チップ内部のほぼ中央部分の断面を示している。チップフレーム７は、接着剤１９によってチップ１、２の周辺に固定される。
【００１６】
そして、この角型のチップ（シリコン半導体基板）１はＰ型コレクタ領域２８、Ｎ−ベース領域２７、Ｐ＋ベース領域２５、Ｐ型ベース領域２４、Ｎ型エミッタ領域２４を備えている。Ｐ型コレクタ領域２８は、チップ１の裏面に形成され、この裏面には全面に、例えば、Ａｌのコレクタ電極２０が形成されている。Ｐ＋ベース領域２６及びＰ型ベース領域２５は、Ｎ−ベース領域２７内においてチップ１の主面に面して形成されている。Ｎ型エミッタ領域２４は、Ｐ型ベース領域２４内においてチップ１主面に面して形成されている。Ｎ型エミッタ領域２４上にはＰ型ベース領域２５に短絡してＡｌなどからなるエミッタ電極２９が形成されている。Ｐ型ベース領域２５とこのＰ型ベース領域２５に挟まれたＮ−ベース領域２７の上にはポリシリコンゲート２２がゲート酸化膜２３を介して形成されている。ポリシリコンゲート２２は、シリコン酸化膜などの層間絶縁膜２１で被覆されており、エミッタ電極２９は、この上に配置されている。エミッタ電極２９は、第１の電極板６に接触している。ポリシリコンゲート２２に接続するゲート電極３０は、Ａｌなどからなり、層間絶縁膜２１の開口部を介してこのポリシリコンゲート２２に接続されている（図５）。チップ１の主面は、ゲート電極３０の接続部及びエミッタ電極２９の接続部以外は、ポリイミドなどのパッシベーション膜１８で被覆されている。したがって、ゲート電極３０の接続部を除く領域は、パッシベーション膜１８で被覆されている。ゲート電極３０は、シリコン酸化膜３１で被覆保護され、その上にパッシベーション膜１８が形成されている。ゲート電極３０は、図１及び図２に示す様に、ゲート線１１に接続されてゲート端子９に繋がっている。
【００１７】
このように、外囲器を構成する第２の電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、したがって、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
なお、第１の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、第２の電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いる以上、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いるのは好ましくなく、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるのが好ましい。
【００１８】
次に、図７を参照して第２の実施例を説明する。
図７は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分とチップ集合体部分の構成は、第１の実施例と同じであるが、第２の電極板部分は、相違している。したがって、第１の電極板部分及びチップ集合体部分の説明は省略する。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３に接する補助電極板３２を有し、補助電極板３２には弾性変形特性を有するビッカース硬度が５０以上の材料を用いることを特徴としている。
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
【００１９】
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３２、３５を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３２は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となるので圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【００２０】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
【００２１】
次に、図８及び図９を参照して第３の実施例を説明する。
図８は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図、図９は、第２の電極板の他の例を示す断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分の構成は、第１の実施例と同じであるが、チップ集合体部分及び第２の電極板部分は、相違している。したがって、第１の電極板部分の説明は省略する。
【００２２】
チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３６上に配置固定される。第２の中間導電板３６は、複数のＭｏ板からなり、これらＭｏ板は集合されポリエーテルイミドなどの材料からなるリングフレーム３９により固定されている。これらチップ１、２は、第２の中間導電板（コレクタ側）３６のＭｏ板の１つ１つに対応して並べられている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３６の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３６及びリングフレーム３９上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからはチップフレーム７に覆われた周辺部を除いて、中央部分が露出している。第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３６に接する補助電極板３８を有し、補助電極板３８には圧接時に弾性変形特性を有するビッカース硬度が５０以上の材料を用い、第２の中間導電板３６に接する部分には複数のポスト部３７が複数形成されていることを特徴としている。
【００２３】
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３５、３８を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３８のポスト部３７は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。第２の中間導電板がチップ毎に独立して形成されているので、面圧の均一性は、第２の中間導電板が１枚のときよりさらに向上する。
【００２４】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上の弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
また、図９に示すように、第１の実施例と同じように第１の及び第２の電極板を一体化した場合には、第２の電極板４０の第２の電極に接する面に各チップ１、２に当接されるポスト部４１が各チップに対応して形成配置されている。
【００２５】
また、前述した実施例では、図３に示すようにＩＧＢＴチップとＦＲＤチップは、ＦＲＤチップがチップ集合体の中心部に配置され、ＩＧＢＴチップは、その周辺部に配置されている。この様に配置すると、従来技術では図６（ａ）に示されるように、チップ集合体に対して中心から同心円状に面圧が分布する。また、ＦＲＤチップ及びＩＧＢＴチップを互いに隣接するようにそれぞれ千鳥状に配置した状態のチップ集合体を従来技術に適用すると、チップ集合体に加わる面圧の分布は、図６（ａ）の説明とは異なり、各ＦＲＤチップの位置を中心とする面圧分布がこのチップの位置ごとにチップ集合体に生じている。このように、チップ集合体のチップ配置によって、面圧分布に違いが生じるが、本発明を適用すると、どの様にチップを配置しても、図６（ｂ）に示すようにチップ集合体には均一な面圧が与えられる。図６（ａ）に示す従来技術の面圧分布は、図３に示す素子配置によって生じるが、素子が全部ＩＧＢＴ又は全部ＦＲＤのような配置であっても同じような面圧分布が得られる。
【００２６】
【発明の効果】
本発明は、以上の構成により、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形するポストの効果により、面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。その結果熱疲労試験の寿命が向上する。
【図面の簡単な説明】
【図１】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図。
【図２】図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図３】図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図。
【図４】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図５】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図６】本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する面圧分布図。
【図７】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図８】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図９】本発明に用いられる第２の電極板を示す断面図。
【符号の説明】
１・・・ＩＧＢＴチップ、 ２・・・ＦＲＤチップ、
３、３６・・・第２の中間導電板（コレクタ側）、
４・・・第１の中間導電板（エミッタ側）、
５、４０・・・第２の電極板、 ６・・・第１の電極板、
７・・・チップフレーム、 ８・・・ガイド、 ８ａ・・・ガイド口、
９・・・ゲート端子、 １０・・・抵抗、 １１・・・ゲート線、
１２・・・排気パイプ、 １３・・・セラミックアセンブリ本体、
１４、３４・・・フレーム、
１５、１６、、１６′、３３・・・リングクッション、
１７、３９・・・リングフレーム、 １８・・・パッシベーション膜、
１９・・・接着剤、 ２０・・・コレクタ電極、 ２１・・・層間絶縁膜、
２２・・・ポリシリコンゲート、 ２３・・・シリコン酸化膜、
２４・・・Ｎ型エミッタ領域、 ２５・・・Ｐ型ベース領域、
２６・・・Ｐ＋ベース領域、 ２７・・・Ｎ−ベース領域、
２８・・・Ｐ型コレクタ領域、 ２９・・・エミッタ電極、
３０・・・ゲート電極、 ３１・・・保護酸化膜、
３２、３８・・・補助電極板、 ３５・・・第２の電極板、
３７、４１・・・ポスト部。
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、とくに複数の半導体素子を有するＩＧＢＴ（Insulated Gate Bipolar Transisitor）などのＭＯＳゲート駆動型スイッチングデバイスを用いるマルチチップ圧接型外囲器に関する。
【０００２】
【従来の技術】
従来、圧接型半導体装置は、単一の半導体基板に形成された単一の半導体素子（以下、チップという）を圧接する構造しかなかった。圧接型半導体装置、例えば、アノードショート型ＧＴＯサイリスタは、円板型のチップを備え、Ｐ型エミッタ層、Ｎ型ベース層、Ｐ型ベース層、Ｎ型エミッタ層が形成されている。Ｎ型エミッタ層は、Ｐ型ベース層の上にメサ状に形成され、Ｎ型エミッタ層上にはＡｌからなるカソード電極が形成されている。また、Ｐ型ベース層上にはＡｌからなるゲート電極が形成されている。Ｎ型ベース層の表面内にはＰ型エミッタ層が形成されている。Ａｌからなるアノード電極は、Ｐ型エミッタ層及びＮ型ベース層上にまたがるように形成されてアノード短絡型ＧＴＯ（Gate Turn-Off)を構成している。チップの側面は、絶縁保護のため、例えば、シリコーン樹脂で被覆されている。そして、チップの側面はアノード／カソード間の耐圧維持のためベベル形状に加工されることもある。
【０００３】
カソード電極には圧力が加えられるカソード外部電極が電極板及びＣｕからなる軟金属板を介して圧接されている。アノード電極には、圧力が加えられるアノード外部電極がモリブデン（Ｍｏ）電極板を介して圧接されている。ゲート電極には、ゲートリードがゲート圧接用ばねにより圧接されている。このゲートリードの一端は、筒状の外囲器の側壁にろう付けされた金属スリーブを挿通していて外囲器の外部に導出されている。金属スリーブにはシールが設けられておりチップは外囲器内に封止される。
【０００４】
ところで、新しいＭＯＳゲート駆動型スイッチングデバイスとしてＩＧＢＴが登場したが、これは、バイポーラトランジスタの有する高耐圧、大容量化が容易であるという長所と、パワーＭＯＳＦＥＴの有する高速なスイッチングが可能で駆動も容易であるという長所を合せ持つデバイスである。このＩＧＢＴを用いたスイッチングデバイスにフリーホイールダイオード（ＦＲＤ）を組み込んだ逆導通型スイッチングデバイスがある。このデバイスは、ＩＧＢＴにＦＲＤを逆並列に接続したものである。このデバイスは、ヒートシンクに利用されるベースにＡｌＮなどの絶縁基板を取り付け、絶縁基板には所定のパターンを有するコレクタ電極及びエミッタ電極、エミッタ制御電極、ゲート電極を形成している。このコレクタ電極上にそれぞれ複数のＩＧＢＴチップ及びＦＲＤチップが半田接合され、各電極とチップとはボンディングワイヤなどで適宜接続されている。
このモジュール構造のスイッチングデバイスに搭載されるＩＧＢＴチップは、ゲート、エミッタのボンディングパッド以外は、表面をポリイミドなどのパッシベーション膜で被覆されている。
【０００５】
【発明が解決しようとする課題】
従来のＧＴＯサイリスタなどから構成された圧接型半導体装置は、１つのチップを圧接する構造しかないので素子の大容量化が困難であるという問題がある。即ち、素子の電流定格を増大させるためには、チップサイズを大きくする必要があった。しかし、ＩＧＢＴなどのＭＯＳゲート型スイッチングデバイスのような高速パワー素子のチップサイズを大きくすると、微細加工が困難になる、修復不能な欠陥を含む可能性が高くなって不良率が増す、などの問題が生じている。また、この半導体装置は、高機能化、高付加価値化が困難であるという問題がある。例えば、逆導通型ＩＧＢＴを製造する場合、１つのウェーハ内にＩＧＢＴとＦＲＤの２つの異なるデバイス構造を製造しなければならないので、製造プロセスが複雑で製造困難になる。
このような従来の問題を解決する技術としてマルチチップ圧接構造が考え出された（特願平６−２４６９２７号参照）。
【０００６】
マルチチップ圧接型半導体装置は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するように構成されている。すなわち、マルチチップ圧接型半導体装置は、周囲を絶縁性樹脂のチップフレームによって囲まれた複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、前記第１の中間導電板に接する部分を有する銅もしくは銅の合金からなる第１の電極板と、前記第２の中間導電板に接する部分を有する銅もしくは銅の合金からなる第２の電極板と、前記半導体素子を互いに前記チップフレームが接するように同一平面に配置しこれら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から圧接してなることを特徴としている。このマルチチップ圧接型半導体装置は、セラミックアセンブリ本体とこれに取り付けられた第１の電極板及び第２の電極板から外囲器が構成されている。この第１の電極板及び第２の電極板には外周にそれぞれ金属性のリングクッション材が溶接などにより取り付けられており、第２の電極板にはフレームが取り付けられている。フレームは、リングクッション材を介して第２の電極板に接合されている。そして、セラミックアセンブリ本体に半導体素子及びこの半導体素子を上下から挟む第１の中間導電板及び第２の中間導電板を収容し、この本体に第２の電極板及び第１の電極板を上下から封止して外囲器が形成される。
【０００７】
第２の電極板のリングクッションにフレームを取り付けるには、例えば、Ｆｅ−４２％Ｎｉ合金を材料とするフレームを銀臘などを用いて５００℃〜６００℃の高温でアニール処理を行なう臘付けによっている。
従来のマルチチップ圧接型半導体装置の外囲器は、その製造工程において、前記臘付け処理によるアニール工程を行う結果、Ｃｕなどから構成された第２の電極板や第１の電極板の硬度がビッカーズ硬度３０〜４０と低くなり、したがって、柔らかくなり、塑性変形する構造となっていた。そのためこの圧接型半導体装置に対して熱疲労試験を行うと、試験中の温度上昇／下降時に、素子内温度温度分布によって変形の度合いに差が生じ、結果的に圧接型半導体装置が部分的に面圧が強くなったり、圧力抜けを起こす場合があり、チップ電極に異常な摺動やせり出しを生じせしめ、熱疲労耐量を低下させるという問題があった。このような熱処理がなければ銅及びその合金は、通常ビッカーズ硬度８０以上の圧接時に弾性変形を維持する固さがある。銅の場合は、ビッカーズ硬度が５０以上ならば圧接時に弾性変形領域にある。
本発明は、このような事情により成されたものであり、熱疲労試験を行ったときに、熱応力の影響による内部圧力分布の不均一性を改善するように構成されたマルチチップ圧接型半導体装置を提供する。
【０００８】
【課題を解決するための手段】
本発明は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するマルチチップ圧接型半導体装置において、その外囲器を構成する第２の電極板をビッカーズ硬度５０以上、好ましくは８０以上の銅もしくは銅合金を用いることを特徴としている。熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形する第２の電極板を用いることにより、半導体装置内部の面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【０００９】
すなわち、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板もしくは前記第１の電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。
前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板及び前記第２の中間導電板を収容する外囲器を構成しているようにしても良い。
【００１０】
また、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅の合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅の合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板は、前記第２の中間導電板に接する補助電極板を有し、且つ前記補助電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板、前記第２の中間導電板及び前記補助電極板を収容する外囲器を構成しているようにしても良い。
【００１１】
前記複数の半導体素子は、それぞれ周囲を絶縁性樹脂のチップフレームによって囲まれているようにしても良い。前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、全ての半導体素子の第２の面に接する１つの導電板からなるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、前記各半導体素子の第２の面に個別に接する１つの導電板からなるようにしても良い。前記第１の中間導電板及び前記第２の中間導電板の間に互いに前記チップフレームが接するように同一平面に配置された前記半導体素子は、複数種の半導体素子からなり、これら各種はそれぞれ複数個有するようにしても良い。前記半導体素子は、複数のフリーホイールダイオード及び複数のＩＧＢＴからなり、前記フリーホイールダイオードは、中心部に配置され前記ＩＧＢＴは、周辺部に配置されているようにしても良い。前記前記同一平面に配置された半導体素子上には前記第１の中間導電板に前記第１の電極板が当接するのをガイドするガイド口を備えたガイド板が介在しているようにしても良い。
なお、特許請求の範囲に示したように、ビッカース硬度が５０以上の材料は、第１の電極板あるいは第２の電極板のいずれかに用いれば良い。両方に対してこの材料を用いる必要はない。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図６を参照して第１の実施例を説明する。
図１は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図、図２は、図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図、図３は、図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図、図４及び図５は、ＩＧＢＴチップの内部を説明する部分断面図、図６は、本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する第２の電極板の面圧分布図である。図３に示すように、このデバイスには、例えば、１２個のＩＧＢＴチップ（ＩＧＢＴ）１と９個のダイオードチップ（ＦＲＤ）２から構成されたチップ集合体が含まれている。各チップは、角型であり、その周縁がそれぞれチップフレームで囲まれているがこの図では表示しない。これらチップ１、２が集合した集合体は、円形に圧接される。このチップ集合体は、その外周を囲むように集合体の各チップを位置決めする円形のガイド８により周囲が保護されている。そして、集合体は、中央にＦＲＤチップ２、外側にＩＧＢＴチップ１が配置形成されている。
【００１３】
図１及び図２に示すように、チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３上に配置固定される。これらチップ１、２は、一枚の中間導電板であるＭｏ板上に隙間なく並べられている。この第２の中間導電板（コレクタ側）３は、ポリエーテルイミドなどからなる外側から囲むようにガイドする絶縁性のリングフレーム１７によって保護されている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３及びリングフレーム１７上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからは、チップフレーム７に覆われた周辺部を除いて、中央部分が露出している。そして、第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
【００１４】
第１の電極板６は、金属製のリングクッション１５を介してセラミックアセンブリ本体１３の上部に接続されている。第１の電極板６には第１の中間導電板と接触するポスト部が設けられている。セラミックアセンブリ本体１３は、アルミナなどのセラミックを材料とし円筒状である。セラミックアセンブリ本体１３の下部には金属製のリングクッション１６が接合されている。第１の電極板６には、アセンブリ本体１３に取り付けられたゲート端子９に抵抗１０を介して電気的に接続されたゲート線１１が取り付けられている。
第２の電極板５にはその周縁に金属製のリングクッション１６′が接合されており、リングクッション１６′とＦｅ−４２％Ｎｉ合金からなるフレーム１４とは、銀蝋などの蝋付けにより接合されている。
これら第１の電極板６、チップ集合体、第２の電極板５を組み合わせ、例えば、０．４〜０．６Ｋｇ／ｍｍの圧接力で圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、第２の電極板５は、第２の中間導電板３に接触している。セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板５とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
【００１５】
この実施例ではＩＧＢＴチップ及びＦＲＤチップがそれぞれ９個備えた逆導通型圧接型ＩＧＢＴを説明したが、同じチップを用い、数量、配分比を変えることによりあらゆる定格の半導体装置が提供できる。また、例えば、ＩＧＢＴ素子に対してＦＲＤ素子の面積比を２：１、ＦＲＤ素子を長辺がＩＧＢＴ素子と同じで短辺を半分に設計すると数量配分比の自由度、高密度配置が容易となる。
次に、図４及び図５を参照してＩＧＢＴチップを説明する。
ＩＧＢＴチップの主面は、制御電極であるゲート電極の電源供給領域及びエミッタ電極と接する領域以外は、例えば、ポリイミドなどからなるパッシベーション膜１８によって被覆されている。このパッシベーション膜１８は、チップ終端部に形成されるので、チップ周囲に装着されるチップフレーム７の下に形成されることになる。図は、いづれもＩＢＧＴチップの断面図である。図４の左側はチップの左端部を示し、その終端部が形成されている。右側はチップ端部までは示していない。図５は左右両側ともチップ端部までは示しておらず、チップ内部のほぼ中央部分の断面を示している。チップフレーム７は、接着剤１９によってチップ１、２の周辺に固定される。
【００１６】
そして、この角型のチップ（シリコン半導体基板）１はＰ型コレクタ領域２８、Ｎ−ベース領域２７、Ｐ＋ベース領域２５、Ｐ型ベース領域２４、Ｎ型エミッタ領域２４を備えている。Ｐ型コレクタ領域２８は、チップ１の裏面に形成され、この裏面には全面に、例えば、Ａｌのコレクタ電極２０が形成されている。Ｐ＋ベース領域２６及びＰ型ベース領域２５は、Ｎ−ベース領域２７内においてチップ１の主面に面して形成されている。Ｎ型エミッタ領域２４は、Ｐ型ベース領域２４内においてチップ１主面に面して形成されている。Ｎ型エミッタ領域２４上にはＰ型ベース領域２５に短絡してＡｌなどからなるエミッタ電極２９が形成されている。Ｐ型ベース領域２５とこのＰ型ベース領域２５に挟まれたＮ−ベース領域２７の上にはポリシリコンゲート２２がゲート酸化膜２３を介して形成されている。ポリシリコンゲート２２は、シリコン酸化膜などの層間絶縁膜２１で被覆されており、エミッタ電極２９は、この上に配置されている。エミッタ電極２９は、第１の電極板６に接触している。ポリシリコンゲート２２に接続するゲート電極３０は、Ａｌなどからなり、層間絶縁膜２１の開口部を介してこのポリシリコンゲート２２に接続されている（図５）。チップ１の主面は、ゲート電極３０の接続部及びエミッタ電極２９の接続部以外は、ポリイミドなどのパッシベーション膜１８で被覆されている。したがって、ゲート電極３０の接続部を除く領域は、パッシベーション膜１８で被覆されている。ゲート電極３０は、シリコン酸化膜３１で被覆保護され、その上にパッシベーション膜１８が形成されている。ゲート電極３０は、図１及び図２に示す様に、ゲート線１１に接続されてゲート端子９に繋がっている。
【００１７】
このように、外囲器を構成する第２の電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、したがって、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
なお、第１の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、第２の電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いる以上、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いるのは好ましくなく、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるのが好ましい。
【００１８】
次に、図７を参照して第２の実施例を説明する。
図７は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分とチップ集合体部分の構成は、第１の実施例と同じであるが、第２の電極板部分は、相違している。したがって、第１の電極板部分及びチップ集合体部分の説明は省略する。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３に接する補助電極板３２を有し、補助電極板３２には弾性変形特性を有するビッカース硬度が５０以上の材料を用いることを特徴としている。
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
【００１９】
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３２、３５を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３２は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となるので圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【００２０】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
【００２１】
次に、図８及び図９を参照して第３の実施例を説明する。
図８は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図、図９は、第２の電極板の他の例を示す断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分の構成は、第１の実施例と同じであるが、チップ集合体部分及び第２の電極板部分は、相違している。したがって、第１の電極板部分の説明は省略する。
【００２２】
チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３６上に配置固定される。第２の中間導電板３６は、複数のＭｏ板からなり、これらＭｏ板は集合されポリエーテルイミドなどの材料からなるリングフレーム３９により固定されている。これらチップ１、２は、第２の中間導電板（コレクタ側）３６のＭｏ板の１つ１つに対応して並べられている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３６の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３６及びリングフレーム３９上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからはチップフレーム７に覆われた周辺部を除いて、中央部分が露出している。第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３６に接する補助電極板３８を有し、補助電極板３８には圧接時に弾性変形特性を有するビッカース硬度が５０以上の材料を用い、第２の中間導電板３６に接する部分には複数のポスト部３７が複数形成されていることを特徴としている。
【００２３】
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３５、３８を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３８のポスト部３７は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。第２の中間導電板がチップ毎に独立して形成されているので、面圧の均一性は、第２の中間導電板が１枚のときよりさらに向上する。
【００２４】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上の弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
また、図９に示すように、第１の実施例と同じように第１の及び第２の電極板を一体化した場合には、第２の電極板４０の第２の電極に接する面に各チップ１、２に当接されるポスト部４１が各チップに対応して形成配置されている。
【００２５】
また、前述した実施例では、図３に示すようにＩＧＢＴチップとＦＲＤチップは、ＦＲＤチップがチップ集合体の中心部に配置され、ＩＧＢＴチップは、その周辺部に配置されている。この様に配置すると、従来技術では図６（ａ）に示されるように、チップ集合体に対して中心から同心円状に面圧が分布する。また、ＦＲＤチップ及びＩＧＢＴチップを互いに隣接するようにそれぞれ千鳥状に配置した状態のチップ集合体を従来技術に適用すると、チップ集合体に加わる面圧の分布は、図６（ａ）の説明とは異なり、各ＦＲＤチップの位置を中心とする面圧分布がこのチップの位置ごとにチップ集合体に生じている。このように、チップ集合体のチップ配置によって、面圧分布に違いが生じるが、本発明を適用すると、どの様にチップを配置しても、図６（ｂ）に示すようにチップ集合体には均一な面圧が与えられる。図６（ａ）に示す従来技術の面圧分布は、図３に示す素子配置によって生じるが、素子が全部ＩＧＢＴ又は全部ＦＲＤのような配置であっても同じような面圧分布が得られる。
【００２６】
【発明の効果】
本発明は、以上の構成により、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形するポストの効果により、面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。その結果熱疲労試験の寿命が向上する。
【図面の簡単な説明】
【図１】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図。
【図２】図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図３】図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図。
【図４】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図５】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図６】本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する面圧分布図。
【図７】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図８】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図９】本発明に用いられる第２の電極板を示す断面図。
【符号の説明】
１・・・ＩＧＢＴチップ、 ２・・・ＦＲＤチップ、
３、３６・・・第２の中間導電板（コレクタ側）、
４・・・第１の中間導電板（エミッタ側）、
５、４０・・・第２の電極板、 ６・・・第１の電極板、
７・・・チップフレーム、 ８・・・ガイド、 ８ａ・・・ガイド口、
９・・・ゲート端子、 １０・・・抵抗、 １１・・・ゲート線、
１２・・・排気パイプ、 １３・・・セラミックアセンブリ本体、
１４、３４・・・フレーム、
１５、１６、、１６′、３３・・・リングクッション、
１７、３９・・・リングフレーム、 １８・・・パッシベーション膜、
１９・・・接着剤、 ２０・・・コレクタ電極、 ２１・・・層間絶縁膜、
２２・・・ポリシリコンゲート、 ２３・・・シリコン酸化膜、
２４・・・Ｎ型エミッタ領域、 ２５・・・Ｐ型ベース領域、
２６・・・Ｐ＋ベース領域、 ２７・・・Ｎ−ベース領域、
２８・・・Ｐ型コレクタ領域、 ２９・・・エミッタ電極、
３０・・・ゲート電極、 ３１・・・保護酸化膜、
３２、３８・・・補助電極板、 ３５・・・第２の電極板、
３７、４１・・・ポスト部。
Claims (10)
- 複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板もしくは前記第１の電極板のいずれか一方のみがビッカース硬度が５０以上の材料であり、前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあることを特徴とする圧接型半導体装置。
- 前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板及び前記第２の中間導電板を収容する外囲器を構成していることを特徴とする請求項１に記載の圧接型半導体装置。
- 複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅の合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅の合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板は、前記第２の中間導電板に接する補助電極板を有し、且つ前記補助電極板にはビッカース硬度が５０以上の材料を用い、前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあることを特徴とする圧接型半導体装置。
- 前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板、前記第２の中間導電板及び前記補助電極板を収容する外囲器を構成していることを特徴とする請求項３に記載の圧接型半導体装置。
- 前記複数の半導体素子は、それぞれ周囲を絶縁性樹脂のチップフレームによって囲まれていることを特徴とする請求項１乃至請求項４のいずれかに記載の圧接型半導体装置。
- 前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、全ての半導体素子の第２の面に接する１つの導電板からなることを特徴とする請求項１乃至請求項５のいずれかに記載の圧接型半導体装置。
- 前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、前記各半導体素子の第２の面に個別に接する１つの導電板からなることを特徴とする請求項１乃至請求項５のいずれかに記載の圧接型半導体装置。
- 前記第１の中間導電板及び前記第２の中間導電板の間に互いに前記チップフレームが接するように同一平面に配置された前記半導体素子は、複数種の半導体素子からなり、これら各種はそれぞれ複数個有することを特徴とする請求項１乃至請求項７のいずれかに記載の圧接型半導体装置。
- 前記半導体素子は、複数のフリーホイールダイオード及び複数のＩＧＢＴからなり、前記フリーホイールダイオードは、中心部に配置され、前記ＩＧＢＴは、周辺部に配置されていることを特徴とする請求項８に記載の圧接型半導体装置。
- 前記前記同一平面に配置された半導体素子上には前記第１の中間導電板に前記第１の電極板が当接するのをガイドするガイド口を備えたガイド板が介在していることを特徴とする請求項１乃至請求項９のいずれかに記載の圧接型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000343800A JP3973832B2 (ja) | 2000-11-10 | 2000-11-10 | 圧接型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000343800A JP3973832B2 (ja) | 2000-11-10 | 2000-11-10 | 圧接型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002151646A JP2002151646A (ja) | 2002-05-24 |
| JP3973832B2 true JP3973832B2 (ja) | 2007-09-12 |
Family
ID=18818111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000343800A Expired - Lifetime JP3973832B2 (ja) | 2000-11-10 | 2000-11-10 | 圧接型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3973832B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109509789A (zh) * | 2017-09-14 | 2019-03-22 | 株式会社东芝 | 半导体装置 |
| US11233048B2 (en) | 2018-09-19 | 2022-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5672707B2 (ja) * | 2010-02-01 | 2015-02-18 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2021028921A (ja) * | 2017-12-12 | 2021-02-25 | 三菱電機株式会社 | 圧接型半導体装置及び圧接型半導体装置の製造方法 |
| CN110047805A (zh) * | 2019-04-30 | 2019-07-23 | 无锡天杨电子有限公司 | 一种igbt陶瓷管壳应力自适应调节结构 |
| CN112687676B (zh) * | 2020-12-14 | 2023-06-27 | 株洲中车时代半导体有限公司 | 压接式igbt子模组及压接式igbt模块 |
| JPWO2022259503A1 (ja) * | 2021-06-11 | 2022-12-15 |
-
2000
- 2000-11-10 JP JP2000343800A patent/JP3973832B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109509789A (zh) * | 2017-09-14 | 2019-03-22 | 株式会社东芝 | 半导体装置 |
| US11233048B2 (en) | 2018-09-19 | 2022-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002151646A (ja) | 2002-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061225 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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