JPWO2007111008A1 - 半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置 - Google Patents

半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置 Download PDF

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Abstract

単結晶Ｓｉウェハ（５）に形成されたトランジスタ（７０）を、イオン注入による剥離方法により、一旦、第１の仮の支持基板（３０）に転写し、この第１の仮の支持基板（３０）を高温で熱処理して、上記転写時に単結晶Ｓｉウェハ（５）のトランジスタチャネルに生じた結晶欠陥を回復させてから、このトランジスタ（７０）をチップ化してＴＦＴ基板（８０）上に転写する。チップ化したトランジスタ（７０）の転写には、イオン注入による剥離方法以外の方法を用いる。

Description

本発明は、半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置に関するものであり、より詳しくは、半導体基板上に形成した半導体素子を、チップ化して、ガラス基板等の耐熱性の低い基板上に転写する半導体素子の転写方法及び該半導体素子の転写方法を用いた半導体装置の製造方法並びに半導体装置に関するものである。
近年、絶縁基板上に半導体素子を形成する技術として、半導体基板上に、単結晶シリコン薄膜（以下、「単結晶Ｓｉ薄膜」と記す）からなる半導体トランジスタ等のトランジスタを予め形成し、この半導体基板上に形成されたトランジスタを、該トランジスタが最終的に搭載される、ガラス基板等のいわゆる本番基板と称される基板（絶縁基板）上に接着し、その後、上記半導体基板を壁開剥離することにより、分離、薄膜化する技術が研究されている（例えば、特許文献１、２及び非特許文献１参照）。
特に、単結晶シリコン薄膜からなるトランジスタ（以下、「単結晶Ｓｉトランジスタ」と記す）は、単結晶Ｓｉ基板（単結晶Ｓｉウェハ）上でゲート電極の形成やソース・ドレインの不純物イオン注入を行う方が、本番基板上に単結晶Ｓｉ薄膜を形成後にトランジスタを形成するよりも、単結晶Ｓｉへの微細加工を容易に行うことができる。
単結晶Ｓｉトランジスタは、最初に単結晶Ｓｉ基板上に形成され、単結晶Ｓｉ基板を表側にして本番基板に貼り付けた後、単結晶Ｓｉトランジスタから単結晶Ｓｉ基板を剥離することにより、単結晶Ｓｉ基板から、上記本番基板上に転写される。
本番基板上に貼り付けられた単結晶Ｓｉトランジスタから単結晶Ｓｉ基板を剥離する方法としては、単結晶Ｓｉ基板に所定濃度の水素イオンまたは希ガスイオンを注入することでその注入部に微小気泡を生じせしめ、この微小気泡面を壁開面として単結晶Ｓｉ基板を壁開する、いわゆるスマートカット(Smart-Cut；登録商標)法が一般的に用いられている（例えば、特許文献１、２参照）。
より具体的には、単結晶Ｓｉ基板上に単結晶Ｓｉトランジスタを作製した後、該単結晶Ｓｉ基板に水素イオンを注入して該単結晶Ｓｉ基板の表面から所定の深さの位置に水素イオン注入層を形成する。その後、上記単結晶Ｓｉ基板を本番基板に貼り付け、熱処理を加えることによって、上記単結晶Ｓｉ基板を、上記水素イオン注入層で分断して上記単結晶Ｓｉトランジスタから剥離する。
日本国公開特許公報「特開平１１−１０２８４８号公報（公開日：１９９９年４月１３日）」（対応米国特許第６，１４０，２１０号（登録日：２０００年１０月３１日）） 日本国公開特許公報「特開２００５−２６４７２号公報（公開日：２００５年１月２７日）」 S.Utsunomiya、他２名，"Surface Free Technology by Laser Ablation / Annealing"，ＡＭ−ＬＣＤ’０２，ｐ．３７−４０
しかしながら、単結晶Ｓｉ基板に、劈開のためのイオンを注入してこのイオン注入層にて上記単結晶Ｓｉ基板における不要部分を剥離すると、該不要部分剥離後の単結晶Ｓｉ基板のトランジスタチャネル中において、イオン注入による格子欠陥の存在やＳｉ原子同士の結合の切断による不対電子の存在等により、結晶性が損なわれた領域（損傷を受けた領域）が生じてしまう。そして、このような損傷を受けた領域に存在する電荷をもつ欠陥のために、単結晶Ｓｉトランジスタの特性が劣化し、Ｓ係数（サブスレショルド係数）の増大（サブスレショルドスロープのなまり）を招く。
しかしながら、一般的に、本番基板として用いられているガラス基板の歪点は、凡そ６００℃〜６５０℃程度である。
このため、上記特許文献１に示すように、一方のＳｉウェハにイオン注入層を設けた二枚のＳｉウェハを貼り合わせるか、あるいは、イオン注入層を設けたＳｉウェハを絶縁性ウェハと貼り合わせた後、スマートカット法によりイオン注入層を設けたＳｉウェハを劈開した後もしくは上記劈開の前に、ウェハ同士の結合強度を高めるために熱処理を行い、得られたＳＯＩウェハのイオン注入による欠陥層を気相エッチングにより除去する方法では、上記絶縁性ウェハとしてガラス基板を使用することはできない。
なお、本願出願人らは、上記特許文献２に示すように、上記剥離表面に酸化膜を一旦形成し、この酸化膜を除去することで、上記剥離表面における損傷層を除去する等の措置を講じており、上記酸化膜を形成するために、酸化処理温度が比較的低い高圧水蒸気酸化法等の方法を用いることで、歪点の低いガラス基板上に半導体素子を転写することを可能としている。
上記の方法を採用することで、半導体素子の転写体、すなわち、本番基板として、歪点の低いガラス基板を使用することが可能となった。
しかしながら、本願発明者らは、上記結果に満足することなく、ガラス基板等の耐熱性の低い絶縁基板上に、より高性能な半導体素子が設けられた半導体装置を提供すべく、上記特許文献２とは異なる方法により、半導体素子を形成した半導体基板から上記半導体素子を転写する際に上記半導体素子のトランジスタチャネル中に必然的に生じる結晶欠陥に起因する半導体素子の特性劣化を防止する方法について、さらに鋭意検討を行った。
すなわち、本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、半導体素子を形成した半導体基板から上記半導体素子を転写するために上記半導体素子のトランジスタチャネル中に必然的に生じてしまう結晶欠陥に起因して必然的に生じる半導体素子の特性劣化を防止することができる半導体素子の転写方法、及び、該半導体素子の転写方法を用いた半導体装置の製造方法並びに半導体装置を提供することにある。
上記課題を解決するために、半導体素子の転写方法は、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法であって、（ｉ）上記半導体素子を形成した半導体基板（Ａ）における上記被転写層の界面に、水素イオンまたは希ガスイオンを注入するイオン注入工程と、（ii）上記半導体素子を形成した半導体基板（Ａ）を、上記半導体素子を挟むように、上記分離（つまり、上記した、水素イオンまたは希ガスイオンを用いた、半導体素子を含む被転写層の半導体基板（Ａ）からの分離）によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理して上記半導体基板（Ａ）から上記被転写層を分離することにより、上記半導体素子を上記仮の支持基板（Ｃ）に転写する第１転写工程と、（iii）上記半導体素子を転写した仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させる結晶欠陥回復工程と、（iv）上記半導体素子を、チップ化して、上記第１転写工程とは異なる方法により、上記基板（Ｂ）に転写する最終転写工程と、を含んでいる。
すなわち、上記半導体素子の転写方法は、半導体基板（Ａ）に形成された半導体素子、つまり、半導体基板（Ａ）に作り込まれた半導体素子を、チップ化して、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法であって、半導体基板（Ａ）に形成された半導体素子を、一旦、仮の支持基板（Ｃ）に転写し、この仮の支持基板（Ｃ）を高温で熱処理して、上記転写時に半導体素素子のトランジスタチャネル中に生じた結晶欠陥を回復させてから、上記半導体素子を、チップ化して、上記基板（Ｂ）上に転写する方法である。なお、半導体素子の転写とは、半導体素子の移し替え、つまり、半導体素子を基板から分離し、別の基板に接着（搭載）することを示す。
半導体素子の形成に用いられた半導体基板（Ａ）から一旦分離された半導体素子の再転写（すなわち、半導体素子の再分離・再接着）には、半導体素子の分離方法として、上記したイオン注入による分離（不要部分の剥離）以外の方法を用いることが可能となる。よって、上記半導体基板（Ａ）から一旦仮の支持基板（Ｃ）に転写され、結晶欠陥の回復のための熱処理が施された半導体素子の再転写は、上記第１転写工程、つまり、上記したイオン注入を用いた転写方法とは異なる方法にて行われる。
上記半導体素子を転写した仮の支持基板（Ｃ）を熱処理して上記結晶欠陥を回復させてから、上記半導体素子を、チップ化して、上記したイオン注入を用いた転写方法とは異なる方法により上記基板（Ｂ）に転写する方法としては、特に限定されるものではなく、公知の種々の転写方法を適用することができる。そのなかでも、好適には、例えば、以下の第１〜第３の方法を用いることができる。また、これらの方法は、互いに組み合わせることもできる。
第１の方法は、例えば、上記第１転写工程と最終転写工程との間の後に、上記仮の支持基板（Ｃ）を、上記半導体素子を挟むように、水素化アモルファスシリコンまたは多孔質シリコンからなる層（ａ）を有する仮の支持基板（Ｄ）と貼り合わせ、上記仮の支持基板（Ｃ）をエッチング除去することにより、上記半導体素子を、少なくとも１回、仮の支持基板（Ｄ）に転写する再転写工程を含み、かつ、上記最終転写工程では、上記半導体素子を、上記仮の支持基板（Ｄ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｄ）を、上記半導体素子を挟むように、上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｄ）を、上記層（ａ）を熱処理またはレーザ照射により除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写する方法である。
第２の方法は、例えば、上記第１転写工程と最終転写工程との間の後に、上記仮の支持基板（Ｃ）を、上記半導体素子を挟むように、上記仮の支持基板（Ｃ）とは別の仮の支持基板（Ｄ）と貼り合わせ、上記仮の支持基板（Ｃ）をエッチング除去することにより、上記半導体素子を、少なくとも１回、上記仮の支持基板（Ｄ）に転写する再転写工程を含み、かつ、上記最終転写工程では、上記半導体素子を、上記仮の支持基板（Ｄ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｄ）を、上記半導体素子を挟むように、上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｄ）をエッチング除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写する方法である。
第３の方法は、例えば、上記最終転写工程では、上記半導体素子を、上記仮の支持基板（Ｃ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｃ）を、上記半導体素子を挟むように上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｃ）をエッチング除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写する方法である。
上記結晶欠陥回復工程における熱処理温度は、７００℃以上であることが好ましく、７００℃以上、９００℃以下であることが特に好ましい。
また、本発明は、上記基板（Ｂ）の耐熱温度が、上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度よりも低い場合に好適である。上記基板（Ｂ）としては、例えば、ガラス基板、プラスチック基板を用いることができる。
また、本発明は、上記半導体素子が半導体トランジスタである場合に好適である。
上記半導体素子の転写方法によれば、半導体基板（Ａ）に形成した半導体素子を、直接、上記基板（Ｂ）に転写するのではなく、上記基板（Ｂ）に転写する前に、一旦、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）に転写することで、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥を、上記結晶欠陥の回復温度以上の温度で熱処理して回復させることができる。
また、上記の方法によれば、上記半導体基板（Ａ）の不要部分を剥離した後のトランジスタチャネル中の結晶欠陥（格子欠陥）の損傷層を除去するのではなく、上記トランジスタチャネル中に存在する結晶欠陥（格子欠陥）そのものを回復させることができるので、上記結晶欠陥に起因するトランジスタ特性を根本的に改善することができる。
したがって、上記半導体素子の転写方法を半導体装置の製造に用いることで、従来よりも半導体素子の特性に優れた半導体装置、特に、従来よりもＳ係数が格段に小さい半導体装置を提供することができるという効果を奏する。
すなわち、上記半導体装置の製造方法は、上記半導体素子の転写方法によって、半導体素子を、半導体装置に使用される基板（Ｂ）に転写する工程を含む方法である。
すなわち、上記半導体装置の製造方法は、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法によって、半導体素子を、半導体装置に使用される基板（Ｂ）に転写する工程を含み、上記半導体素子の転写方法が、前記（ｉ）〜（iv）の工程を含む方法である。
また、上記半導体装置は、半導体素子が最終的に搭載される基板（Ｂ）上に、チップ化された半導体素子が、上記半導体素子の転写方法によって転写されてなる半導体装置（つまり、仮転写（一時転写）である第１転写工程時に半導体素素子のトランジスタチャネル中に生じた結晶欠陥が回復されており、最終的に、チップ化された半導体素子が、上記基板（Ｂ）に、前記したイオン注入による分離（不要部分の剥離）以外の方法で転写された半導体装置）であって、上記半導体素子が半導体トランジスタであり、かつ、Ｓ係数が６５ｍＶ／decade以下である構成を有している。
上記半導体素子の転写に際しては、上記第１転写工程の前に、上記半導体素子上に、シリコン酸化膜を成膜する工程を含むことが好ましい。
また、上記被転写層の転写面並びに上記転写によって該被転写層が貼り合わされる各基板の転写面の平坦度Ｒｍｓは０．５ｎｍ以下であり、かつ、うねりは３０μｍ以下であることが好ましい。
上記の各方法によれば、上記被転写層の転写面並びに上記転写によって該被転写層が貼り合わされる各基板の転写面との接着力を向上させることができるという効果を奏する。この結果、例えば両基板を、接着剤を使用せずに接合させることができる。
（ａ）〜（ｎ）は、本発明の一実施形態にかかる半導体装置の製造工程を示す断面図である。 本発明の一実施形態にかかる半導体装置の概略構成を示す断面図である。 本発明の一実施形態にかかる半導体装置に転写される半導体素子の概略構成を示す断面図である。 （ａ）〜（ｆ）は、本発明の一実施形態にかかる半導体装置に転写される半導体素子を半導体基板上に形成する工程を示す断面図である。 ＴＦＴ基板に半導体素子を転写するときの位置合わせの方法を示す断面図である。 ＴＦＴ基板上に単結晶Ｓｉ半導体素子と非単結晶Ｓｉ半導体素子とが共存した半導体装置の概略構成を示す断面図である。
符号の説明
１ チャネル領域
２ ソース領域
２ａ 低濃度不純物領域
３ ドレイン領域
３ａ 低濃度不純物領域
４ 活性層
５ 単結晶Ｓｉウェハ（半導体基板（Ａ））
６ ゲート絶縁膜
７ ゲート電極
８ ＬＯＣＯＳ膜
９ ＮＳＧ膜
１０ 平坦化酸化膜
１２ ＳｉＮ膜
１３ 素子領域
１４ サイドウォール
１５ イオン注入層
２０ デバイス基板
２２ ソース電極
２３ ドレイン電極
２４ コンタクトホール
２５ コンタクトホール
２６ コンタクトホール
３０ 第１の仮の支持基板（仮の支持基板（Ｃ））
３１ 単結晶Ｓｉウェハ
３２ 熱酸化膜
４０ トランジスタ基板
４１ ＴＥＯＳ膜
５０ 第２の仮の支持基板（仮の支持基板（Ｄ））
５１ 単結晶Ｓｉウェハ
５２ ａ−ＳｉＨ層（層（ａ））
６０ トランジスタ基板
６０ａ トランジスタ基板
７０ トランジスタ（半導体素子）
７０ａ 単結晶Ｓｉトランジスタ（半導体素子）
８０ ＴＦＴ基板（基板（Ｂ））
８１ 絶縁基板（基板（Ｂ））
８２ 配線層
９１ 保護絶縁膜
９２ 金属配線層
１００ 半導体装置
本発明の実施の一形態について図１（ａ）〜（ｎ）乃至図６に基づいて説明すれば、以下の通りである。
本発明にかかる半導体装置は、従来、適用が困難とされてきた、ガラス基板等の耐熱性の低い絶縁基板を、最終的に半導体トランジスタ等の半導体素子が転写（移し替え）される基板、すなわち、例えば最終的にディスプレイ用基板として用いられる、いわゆる本番基板と称される基板として用いた半導体装置である。
本実施の形態では、本発明にかかる半導体装置として、主に、画素領域が作り込まれた基板(ＴＦＴ基板)上に、上記半導体素子として、チップ状の半導体トランジスタが転写された構成を有する半導体装置を例に挙げて説明するものとするが、本発明はこれに限定されるものではない。上記半導体装置は、好適には、図６に示すように、ＭＯＳ型の非単結晶シリコン薄膜トランジスタ（非単結晶Ｓｉ半導体素子）とＭＯＳ型の単結晶シリコン薄膜トランジスタ（単結晶Ｓｉ半導体素子）とを、ガラス基板等の絶縁基板８１上の異なる領域に形成した、高性能・高機能化に適した半導体装置である。
ＭＯＳ型の半導体トランジスタは、活性半導体層、ゲート電極（ゲート）、ゲート絶縁膜、ゲート両側に形成された高濃度不純物ドープ部（ソース・ドレイン）からなり、ゲートにより、ゲート下の半導体層のキャリア濃度が変調され、ソース−ドレイン間を流れる電流が制御される一般的なトランジスタである。
このようなＭＯＳ型のトランジスタは、ＣＭＯＳ（Complementary MOS）構造にすると、消費電力が少なく、電源電圧に応じて高出力を得ることができることから、低消費電力型のロジックに適している。
本実施の形態においても、上記ＭＯＳ型のトランジスタは、ＣＭＯＳ（Complementary MOS）構造を有していることが好ましいが、本実施の形態では、一つのＭＯＳ（Metal Oxide Semiconductor）についてのみ図示するものとする。
図２に示すように、本実施の形態にかかる半導体装置１００は、ＴＦＴ基板８０上に、チップ化されたＭＯＳ型のトランジスタ（以下、単に「トランジスタ」と記す）７０、保護絶縁膜９１、金属配線層９２等を備えている。上記ＴＦＴ基板８０は、絶縁基板８１上に、配線層８２が設けられている構成を有している。
上記トランジスタ７０は、図２及び図３に示すように、チャネル領域１、ソース領域２（ソース）及びドレイン領域３（ドレイン）を含む活性層４を有する単結晶Ｓｉ（シリコン）基板としての単結晶Ｓｉウェハ（以下、「単結晶Ｓｉウェハ」と記す）５と、上記単結晶Ｓｉウェハ５上に形成されたゲート絶縁膜６と、上記ゲート絶縁膜６の上に形成されたゲート電極７（ゲート）と、上記ソース領域２及びドレイン領域３にそれぞれ接続されたソース電極２２及びドレイン電極２３と、上記活性層４の周囲の単結晶Ｓｉウェハ５上に形成された、ゲート絶縁膜６よりも膜厚の厚いＬＯＣＯＳ（Local Oxidation of Silicon）膜８（フィールド酸化膜）と、ゲート電極７及びＬＯＣＯＳ膜８上に形成された酸化膜としてのＮＳＧ（Non-doped Silicate Grass）膜９と、平坦化された酸化膜（以下、「平坦化酸化膜」と記す）１０としての、ＴＥＯＳ（正珪酸エチル；Ｓｉ（ＯＣ２Ｈ５）４）からなる二酸化ケイ素（ＳｉＯ２）膜（以下、「ＴＥＯＳ膜」と記す）とを有している。本実施の形態では、上記平坦化酸化膜１０を、二層（平坦化酸化膜１０ａ・１０ｂ）にて形成している。
上記活性層４には、閾値制御のため、浅い逆導電型不純物がドープされた素子領域に、ソース領域２及びドレイン領域３として、Ｎ＋あるいはＰ＋の不純物注入部が形成されている。
すなわち、本実施の形態にかかる上記トランジスタ７０は、単結晶Ｓｉウェハ５に対して、ゲート電極７の下部にチャネル領域１が形成され、チャネル領域１に隣り合う領域には、低濃度不純物領域２ａ・３ａが形成され、低濃度不純物領域２ａ・３ａのさらに外側の領域に、ソース電極２２及びドレイン電極２３にそれぞれ接続されたソース領域２及びドレイン領域３が形成されたＬＤＤ（Lightly doped drain）構造となっている。但し、本発明において、ＬＤＤ構造の有無は問題ではない。
上記ＮＳＧ膜９（酸化膜）は、ＣＶＤ（chemical vapor deposition）法により、上記ゲート絶縁膜６及びゲート電極７の全面を覆うように形成されている。また、上記平坦化酸化膜１０の表面は、例えばＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）処理等により、平坦化されている。
また、ＬＯＣＯＳ膜８は、素子分離領域として形成される膜であり、ＬＯＣＯＳ法によって形成することができる。ＬＯＣＯＳ膜８は、このように活性層４の周りに厚い熱酸化膜（フィールド酸化膜）を形成することにより、素子分離を行う。
図２及び図３に示すように、ソース電極２２及びドレイン電極２３は、上記ゲート絶縁膜６及びＮＳＧ膜９に形成された接続孔としてのコンタクトホール２４・２４を通して上記ソース領域２及びドレイン領域３にそれぞれ接続されている。また、図２に示すように、上記活性層４及びＬＯＣＯＳ膜８上には、保護絶縁膜９１が形成されているとともに、該保護絶縁膜９１上には、該保護絶縁膜９１及びＬＯＣＯＳ膜８並びにＮＳＧ膜９に形成された接続孔としてのコンタクトホール２５・２５を通してソース電極２２及びドレイン電極２３にそれぞれ接続された金属配線層９２・９２が形成されている。上記金属配線層９２・９２は、例えば、ソース配線及びドレイン配線として用いられる。また、上記保護絶縁膜９１上には、保護絶縁膜９１及びＬＯＣＯＳ膜８並びにＮＳＧ膜９に形成された接続孔としての図示しないコンタクトホール（すなわち、図示しないもう一つのコンタクトホール２５）と、ＮＳＧ膜９における、上記ゲート電極７（ゲート）と対向する領域に形成された接続孔としてのコンタクトホール２６とを通して、ゲート電極７（ゲート）に接続された、図示しない金属配線層（すなわち、図示しないさらなる金属配線層９２）が形成されている。
なお、上記トランジスタ７０の活性層４は半導体であり、半導体であれば特に限定されるものではないが、具体的には、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＰ、ＣｄＳ、ＣｄＳｅ等からなる、多結晶、単結晶等の半導体が用いられる。
また、上記平坦化酸化膜１０としては、ＴＥＯＳ膜に限定されるものではなく、ＳｉＯ２膜、リンシリケートガラス（ＰＳＧ）膜、ホウ素リンシリケートガラス（ＢＰＳＧ）膜等であってもよい。
さらに、上記半導体装置１００は、前記したように、上記絶縁基板８１上、つまり、１枚のＴＦＴ基板８０上に、ＭＯＳ型の非単結晶シリコン薄膜トランジスタ（非単結晶Ｓｉ半導体素子）とＭＯＳ型の単結晶シリコン薄膜トランジスタ（単結晶Ｓｉ半導体素子）とを共存させることができる。
なお、非単結晶Ｓｉ半導体素子の形成領域と単結晶Ｓｉ半導体素子の形成領域とは、少なくとも０．３μｍ以上、好ましくは０．５μｍ以上離れていることが好ましい。これにより、単結晶Ｓｉ半導体素子に、Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が拡散するのを防止することができ、単結晶Ｓｉ半導体素子の特性を安定化させることができる。
さらに、本実施の形態の半導体装置１００には、非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子との間の層間絶縁膜として、ＳｉＯ２膜が形成されていることが望ましい。これにより、単結晶Ｓｉ薄膜半導体素子が汚染されることを防止できる。
また、上記半導体装置１００を、液晶表示装置に使用する場合には、さらに、液晶表示用に、ＳｉＮｘ（窒化Ｓｉ）、樹脂平坦化膜、ビアホール、透明電極が形成される。そして、非単結晶Ｓｉ半導体素子の形成領域には、ドライバ及び表示部用のＴＦＴが形成され、より高性能が要求されるデバイスに適応可能な単結晶Ｓｉ半導体素子の領域には、タイミングコントローラが形成される。なお、ドライバ部は、単結晶Ｓｉ半導体素子であってもよく、コストと性能とを考慮して決定されればよい。
上記トランジスタ７０が接合されているＴＦＴ基板８０は、絶縁基板８１上に配線層８２が形成されてなる、トランジスタ搭載用の基板であり、その製造工程において、いわゆる本番基板と称される基板（以下、「基板（Ｂ）」と記す）である。上記ＴＦＴ基板８０としては、例えば、アクティブマトリクス型ディスプレイに用いられる、画素領域等が形成された回路基板等が用いられる。
上記ＴＦＴ基板８０に用いられる絶縁基板８１は、例えば、ガラス基板、プラスチック基板、いわゆる薄膜フィルムやメタルフィルム等、一般的に耐熱温度が低く、従来、デバイス作製が困難とされてきた基板であり、基板そのものが絶縁性を有していてもよく、ベースとなる基板上に、絶縁性を有する層が設けられている構成を有していてもよい。なお、上記絶縁基板８１の厚みは、基板材料や用途等に応じて適宜設定すればよく、特に限定されるものではない。
上記絶縁基板８１としては、特に限定されるものではないが、本発明を適用する上で、具体的には、耐熱温度が７００℃未満の基板が好適に用いられる。また、上記絶縁基板８１の表面には配線等のパターンが形成されている。
なお、本実施の形態において、ガラス基板の耐熱温度とは、歪点を示すものとする。
また、上記プラスチック基板としては、例えば、ポリエーテルスルホン基板等が挙げられるが、特に限定されるものではない。上記プラスチック基板としては、透光性を有するプラスチック基板（より好適には透明プラスチック基板）であることが好ましい。
上記薄膜フィルムとは、可撓性を有し、折ったり曲げたり自由に形状を変更できるものや、落下により破砕しないものであればよく、有機膜等の汎用の薄膜フィルムを用いることができる。
また、上記メタルフィルムとは、非透過で導電性を示すものであればよく、具体的には、ステンレスフィルム等の金属フィルムが挙げられる。なお、上記ＴＦＴ基板８０におけるベース基板にメタルフィルムを使用する場合、上記メタルフィルム表面には、ＳｉＯ２等の絶縁性を有する層が設けられる。
本実施の形態によれば、例えばガラス基板等の、光透過性を有する絶縁基板を、最終的に上記トランジスタ７０を搭載する本番基板である絶縁基板８１として用いることで、得られた半導体装置１００を、例えば液晶表示装置等に好適に使用することができる。
上記したように、ガラス基板等の透光性材料からなる絶縁基板８１（透明基板）は、高い光透過性を有し、例えば液晶表示装置等に好適に使用することができる一方、その歪点が低いために、従来であれば、Ｓ係数（サブスレショルド係数）の小さい半導体装置１００を形成することは困難であった。
しかしながら、本実施の形態によれば、このように耐熱性が低い絶縁基板８１上に、従来よりも高性能なトランジスタ７０が作製された、Ｓ係数の小さい半導体装置１００を提供することができる。
本実施の形態で用いられる上記絶縁基板８１としては、上記した各種材料のなかでも、ガラス基板またはプラスチック基板であることが好ましい。
次に、本実施の形態にかかる上記半導体装置１００の製造方法について、図１（ａ）〜（ｎ）、図２、図３、図４（ａ）〜（ｆ）、及び図５に基づいて以下に説明する。
なお、本実施の形態では、上記トランジスタ７０として、図３に示す単結晶Ｓｉ薄膜トランジスタ７０ａを形成する場合を例に挙げて説明するものとするが、本発明はこれに限定されるものではない。
また、以下の説明では、上記半導体装置１００の製造に使用した具体的な数値を挙げて上記半導体装置１００の製造方法について詳細に説明するが、本発明は、以下に示す具体例にのみ限定されるものではない。
また、本実施の形態にかかる半導体装置１００の製造方法では、具体例として、主に、デバイス基板として、まず、ベース基板となる半導体基板（ウェハ）、具体的には単結晶Ｓｉウェハ５（単結晶Ｓｉ基板）に、トランジスタ７０として単結晶Ｓｉ薄膜トランジスタ７０ａを作り込み、次に、このデバイス基板に作り込んだ単結晶Ｓｉ薄膜トランジスタ７０ａを、デバイス基板から仮の支持基板に少なくとも２回転写した後、チップ化し、最終的に搭載される本番基板としてのＴＦＴ基板８０上に転写する場合を例に挙げて説明するものとするが、本発明はこれに限定されるものではない。
本実施の形態にかかる単結晶Ｓｉ薄膜トランジスタ７０ａは、ＴＦＴ基板８０に接合される前に単結晶Ｓｉウェハ５上で形成され、チップ化された後、ＴＦＴ基板８０上に接合される。このように、単結晶Ｓｉウェハ５上でゲート電極７の形成や、ソース・ドレインの不純物イオン注入を行う方が、ＴＦＴ基板８０における絶縁基板８１上に単結晶Ｓｉ薄膜を形成後に単結晶Ｓｉ薄膜トランジスタ７０ａを形成するよりも、単結晶Ｓｉ薄膜への微細加工を容易に行うことができる。
先ず、上記デバイス基板の製造工程について、図２、図３、及び、図４（ａ）〜（ｆ）を参照して以下に説明する。
本実施の形態において、図３及び図４（ａ）〜（ｆ）で用いられるデバイス基板２０に使用される基板（以下、「半導体基板（Ａ）」と記す）、すなわち、トランジスタを作製するベース基板（ウェハ）としては、トランジスタの形成が可能な基板であれば、特に限定されるものではないが、通常、耐熱温度が７００℃以上、１４００℃以下の基板が用いられる。このようなベース基板としては、具体的には、例えば、単結晶Ｓｉウェハ（単結晶Ｓｉ基板）等のＳｉ基板、ＧａＡｓ基板等が挙げられる。
なお、上記デバイス基板に使用されるウェハ（ベース基板）のウェハサイズは特に限定されるものではないが、大口径の方が、より多くのトランジスタを形成できることから、上記デバイス基板２０の製造にかかるコスト、さらには、上記半導体装置１００の製造にかかるコストを削減することができることから好ましい。
本実施の形態では、上記したように、上記ベース基板として単結晶Ｓｉウェハ５を使用し、該単結晶Ｓｉウェハ５上に、微細トランジスタを公知の方法で作製することにより、デバイス基板２０として、トランジスタ７０、ここでは、単結晶Ｓｉ薄膜トランジスタとなる部分を別途作り込んだ単結晶Ｓｉ基板を形成した。
本実施の形態にかかる上記デバイス基板２０は、例えば、通常のＳｉプロセスで作製することができる。本実施の形態では、上記ウェハサイズを６インチ（約１５ｃｍ）とし、その全面に、微細トランジスタを作製した。
具体的には、まず、図４（ａ）に示すように、単結晶Ｓｉからなる単結晶Ｓｉウェハ５を準備し、その表面を酸化して約３０ｎｍの薄いＳｉＯ２（二酸化ケイ素）膜１１を形成する。続いて、このＳｉＯ２膜１１上の全体に、プラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長法）でＳｉＮ（チッ化シリコン）膜１２を全体に堆積した後、素子領域となる部分のＳｉＮ膜１２を残し、素子領域以外の部分のＳｉＮ膜１２をエッチング除去する。
次に、図４（ｂ）に示すように、ＳｉＮ膜１２をマスクにしてＳｉＯ２からなる酸化膜をフィールド酸化膜として例えばドライ酸化で成長させて、例えば、膜厚４００ｎｍのＬＯＣＯＳ膜８を形成する。
次いで、図４（ｃ）に示すように、上記ＳｉＮ膜１２をエッチング除去し、ＬＯＣＯＳ膜８で囲まれた素子領域１３に、Ｎチャネル領域またはＰチャネル領域の何れか一方のチャネル領域における閾値電圧コントロールのため、それぞれホウ素（Ｂ）イオンまたはリン（Ｐ）イオンを注入し、ＳｉＯ２膜１１をエッチング除去する。
すなわち、素子領域１３にホウ素イオンを注入すれば、Ｐ型領域が形成され、このＰ型領域に後述するように砒素（Ａｓ）イオンを打ち込んでソース領域２及びドレイン領域３を形成することにより、Ｎ型ＭＯＳトランジスタが形成できる。一方、素子領域１３にリンイオンを注入すれば、Ｎ型領域が形成され、このＮ型領域にフッ化ホウ素（ＢＦ２）イオンを打ち込んでソース領域２及びドレイン領域３を形成することにより、Ｐ型のＭＯＳトランジスタが形成できる。
なお、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとは、同時に形成することができ、これにより、完成後は、ＣＭＯＳトランジスタを得ることができる。
また、図２及び図３に示すように、ゲート電極７の下のチャネル領域１、ソース領域２及びドレイン領域３を含む領域が活性層４となる。また、ゲート電極７の下のチャネル領域１には、前記したように、閾値電圧調整用の不純物イオンが注入されている。
その後、図４（ｄ）に示すように、ゲート絶縁膜６として、例えばドライ酸化で１５ｎｍのＳｉＯ２を成長させる。
なお、上記ゲート絶縁膜６、ＬＯＣＯＳ膜８は、例えばパイロ酸化法あるいは、ＨＣｌ（塩化水素）酸化法等の熱酸化法によっても形成することができる。ゲート絶縁膜６の厚さは特に限定されるものではないが、一般的には、３〜２００ｎｍの範囲内に設定される。また、上記ＬＯＣＯＳ膜８の厚さは、例えば、２５０ｎｍ以上、２０００ｎｍ以下の範囲内に設定される。
次いで、図４（ｅ）に示すように、ゲート絶縁膜６の上に、約３００ｎｍの例えば多結晶シリコン（以下、「ｐ−Ｓｉ」と記す）膜を堆積し、図示しないオキシ塩化リン（ＰＯＣｌ３）を堆積し、８００℃で拡散する。これをゲート電極７としてパターニングし、低濃度不純物領域２ａ・３ａを形成するためのホウ素またはリンイオンの注入を行い、その上から２００ｎｍ〜２０００ｎｍ（本実施の形態では約３００ｎｍ）のＳｉＯ２を堆積し、反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）でエッチバックして、サイドウォール１４・１４を形成する。
続いて、ソース領域・ドレイン領域として、砒素イオンまたはフッ化ホウ素イオンを注入し、約９００℃で活性化アニール（Annealing）を行う。
その後、ＣＶＤ法により、ＮＳＧ膜９を１５０ｎｍ成膜し、さらに、その表面に、平坦化酸化膜１０ａ（第一の平坦化酸化膜）となるＳｉＯ２膜を、ＴＥＯＳを用いてＰＣＶＤ（Plasma enhanced Chemical Vapor Deposition；プラズマＣＶＤ）で１μｍ成膜する。
その後、平坦化酸化膜１０ａとなる上記ＳｉＯ２膜（以下、「ＴＥＯＳ膜」と記す）の表面を、ＣＭＰ法で５００ｎｍ以上エッチングして平坦化した。なお、本実施の形態では、上記ＴＥＯＳ膜の表面を、ＣＭＰ法により２００ｎｍ、エッチングした。
以上の工程により、図３に示すように表面が平坦化された、単結晶Ｓｉ薄膜トランジスタ７０ａを作り込んだ単結晶Ｓｉウェハ５を形成した。
このように単結晶Ｓｉ薄膜トランジスタ７０ａを作り込んだ単結晶Ｓｉウェハ５から余分な単結晶Ｓｉウェハ５を取り除いて薄膜化するためには、単結晶Ｓｉウェハ５に、該単結晶Ｓｉウェハの劈開のためのイオンを注入し、熱処理を行うことによって、単結晶Ｓｉウェハ５中のイオン注入部（イオン注入面）を境として劈開剥離する方法が用いられる。
そこで、次に、図４（ｆ）に示すように、上記単結晶Ｓｉウェハ５に対して平坦化酸化膜１０の上方から、該単結晶Ｓｉウェハの劈開のためのイオンを注入することにより、上記単結晶Ｓｉウェハ５に、イオン注入層１５（劈開を起こす領域）を形成する。
上記劈開のためのイオンとしては、例えば、水素イオン、Ｈｅイオン等の希ガスイオン等、従来、スマートカット(Smart-Cut；登録商標)法による劈開に使用されている公知の基板劈開用のイオンを使用することができる。
なお、基板劈開用のイオンの注入条件は、従来公知の注入条件（劈開条件）を適用することができ、イオンの種類等に応じて適宜設定すればよく、特に限定されるものではない。
本実施の形態では、上記劈開に、水素イオンを使用した。上記水素イオンの注入条件は、注入加速電圧１５０ｋｅＶ、注入（ドーズ）量５×１０１６／ｃｍ２とした。
なお、上記の加速条件は、劈開位置を決めるものであり、トランジスタに求められる条件によって変更する。注入量は上記劈開を実現するものであり、注入量が少ないと劈開しない。したがって、上記注入量は、１×１０１５／ｃｍ２〜１×１０１７／ｃｍ２に設定する必要がある。また、本実施の形態では、単結晶Ｓｉからなる上記活性層４内における上記のイオン注入層１５の深さが、ＬＯＣＯＳ膜８の下部のＳｉ結晶内となるように注入エネルギーを調節している。
本実施の形態では、このようにして上記単結晶Ｓｉウェハ５にイオン注入層１５を形成した後、図２及び図３に示すように、コンタクトホール２４・２４及びコンタクトホール２６をそれぞれ開口し、その上に金属電極材料を堆積することにより、コンタクト形成及びメタル成膜を行い、さらにエッチング等を行ってソース電極２２及びドレイン電極２３を形成する等の通常のＳｉトランジスタ形成プロセスを行い、さらに、表面に、再度、ＴＥＯＳ膜を２μｍ成膜してＣＭＰ法により、上記ＴＥＯＳ膜の表面を１μｍ削って、平坦化酸化膜１０ｂ（第二の平坦化酸化膜）としてのＴＥＯＳ膜を形成した。
なお、ＣＭＰ法による上記ＴＥＯＳ膜の研磨では、厚く成膜したＴＥＯＳ膜を多めに研磨処理することが、基板表面の平坦度Ｒｍｓ（つまり、単結晶Ｓｉ薄膜トランジスタ７０ａ表面の平坦度）を高めるとともに、基板表面のうねりを小さくすることができるので、より好ましい。しかしながら、この場合、処理時間が長くなるため、上記ＴＥＯＳ膜の膜厚としては、処理時間があまり長くならないように、適当な厚さを選ぶことが望ましい。具体的には、上記ＴＥＯＳ膜の膜厚は、１．０μｍ以上、３μｍ以下の範囲内とすることが好ましい。
次に、半導体装置１００の製造方法について、図１（ａ）〜（ｍ）、図２、及び図５を参照して以下に説明する。なお、以下の説明では、説明の便宜上、トランジスタ７０、ここでは、単結晶Ｓｉ薄膜トランジスタ７０ａが、直接、単結晶Ｓｉウェハ５に作り込まれたものであるか、転写により保持されているものであるかに拘らず、トランジスタ７０（単結晶Ｓｉ薄膜トランジスタ７０ａ）が設けられている状態の基板（トランジスタ７０が設けられている側の基板）を総称して「トランジスタ基板」と称する。
まず、図１（ａ）に示すように、上記した図４（ａ）〜（ｆ）に示す工程によりデバイス基板２０を形成する一方、図１（ｂ）に示すように、第１の仮の支持基板３０を準備する。
上記第１の仮の支持基板３０は、トランジスタ基板である上記デバイス基板２０に作り込んだトランジスタ７０（この場合は単結晶Ｓｉ薄膜トランジスタ７０ａ）を一時的に転写して熱処理することで、デバイス基板２０のトランジスタチャネル中の結晶欠陥（つまり、上記トランジスタ７０におけるトランジスタチャネル中の結晶欠陥）を回復させ、トランジスタ７０（上記単結晶Ｓｉ薄膜トランジスタ７０ａ）の特性改善を行うための基板（以下、「仮の支持基板（Ｃ）」と記す）である。
なお、本実施の形態において、「結晶欠陥を回復させる」とは、上記トランジスタ７０（半導体素子）におけるトランジスタチャネル中の結晶欠陥を減少させることを示す。トランジスタチャネル中の結晶欠陥の減少は、観察によっても確認することができるが、得られた半導体トランジスタの移動度が高くなったり、リーク電流が少なくなったりすること、あるいは、Ｓ値が小さくなる等の結果により確認することができる。本実施の形態において、最も好適には、本来の単結晶Ｓｉで得られるトランジスタ特性を得ることができる程度に結晶欠陥を回復させることが望ましい。また、本発明において、「結晶欠陥の回復温度」とは、上記トランジスタチャネル中の結晶欠陥を減少させることができる温度を示す。
従って、上記第１の仮の支持基板３０としては、上記結晶欠陥の回復のための熱処理において塑性変形しない基板が使用される。具体的には、例えば、耐熱温度が７００℃以上、例えば、７００℃以上１４００℃以下の基板が使用される。上記第１の仮の支持基板３０は、耐熱温度が高ければ高いほど好ましいが、熱処理温度の上限は、不純物注入プロファイルが動かない温度となるため、実際には制限が加わることになるため、上記結晶欠陥の回復のための熱処理温度において塑性変形するものでなければ、特に限定されるものではない。
上記第１の仮の支持基板３０としては、具体的には、例えば、単結晶Ｓｉ基板等が挙げられるが、上記条件を満足するものであれば、特には限定されない。そのなかでも、上記第１の仮の支持基板３０としては、単結晶Ｓｉ基板等のＳｉ基板が、耐熱性が高く、また、入手が容易であることから、好適に使用される。
なお、上記第１の仮の支持基板３０として単結晶Ｓｉ基板等のＳｉ基板を使用する場合、その表面を洗浄後、表面を熱酸化することにより、表面に、熱酸化膜を形成することが、接合エネルギーの観点から好ましい。
熱酸化膜は、接合エネルギーが高く、熱酸化膜を設けることで接着力を向上させることができることから、上記熱酸化膜の厚みは、特に限定されるものではないが、成膜時間の理由から、３０ｎｍ以上、３００ｎｍ以下の範囲内であることが好ましい。
上記洗浄方法としては、常用の方法を使用することができ、特に限定されるものではないが、例えば、ＳＣ１洗浄等の方法を使用することができる。
また、上記熱酸化膜は、上記Ｓｉ基板表面を、例えば、１０００〜１２００℃で加熱処理することにより、容易に形成することができる。
なお、上記第１の仮の支持基板３０は、上記したように、上記デバイス基板２０に作り込んだ単結晶Ｓｉ薄膜トランジスタ７０ａを一時的に転写するための基板であり、トランジスタの特性改善後に剥離除去される。よって、上記第１の仮の支持基板３０の大きさ（平面サイズ）並びに基板厚は、上記デバイス基板２０に作り込んだ単結晶Ｓｉ薄膜トランジスタ７０ａを支持することができさえすれば、特に限定されるものではない。
よって、上記第１の仮の支持基板３０は、上記デバイス基板２０に作り込んだ単結晶Ｓｉ薄膜トランジスタ７０ａと少なくとも同じ大きさを有していればよく、上記デバイス基板２０と同じサイズであってもよく、上記デバイス基板２０よりも大きいサイズを有していても構わない。
本実施の形態では、上記第１の仮の支持基板３０として、上記デバイス基板２０、（つまり、上記単結晶Ｓｉ薄膜トランジスタ７０ａを作製した単結晶Ｓｉウェハ５）と同サイズの単結晶Ｓｉウェハ３１（単結晶Ｓｉ基板）を、表面洗浄した後、酸化炉を使用して１１００℃で６０分間、熱酸化することにより、単結晶Ｓｉウェハ３１の表面（トランジスタ転写面）に、層厚２００ｎｍの熱酸化膜３２を形成したものを準備した。
次いで、上記第１の仮の支持基板３０及びデバイス基板２０における、両基板の貼り合わせ面を、有機物を除去し、清浄な状態とするために、両基板の貼り合わせ面を、ＳＣ１液で洗浄して活性化させた後、水洗した。
その後、両基板をスピンドライヤー等で乾燥させて基板表面を乾燥させた後、図１（ｃ）に示すように、両基板を、室温で互いに密着させてボンディング（貼り合わせ）した。
なお、洗浄・乾燥後の第１の仮の支持基板３０及びデバイス基板２０は、互いに接触させ、僅かな力で押してやることにより、自発的に接着（接合）する。つまり、両基板の接着（接合）は、ファン・デル・ワールス力（van der Waals’force）による寄与、電気双極子による寄与、水素結合による寄与によって、接着剤無しで実現される。この接着（接合）は、貼り合せる基板表面の上記３つの寄与のバランスが似通っているもの同士で実現し易い。このため、両基板を、接着剤を使用せずに接合させるには、これら基板の表面状態の清浄度や、活性度が極めて重要である。このためには、これら両基板は、上記したように、接合前に、ＳＣ１液で洗浄した後、乾燥されていることが好ましい。
これにより、上記単結晶Ｓｉ薄膜トランジスタ７０ａは、第１の仮の支持基板３０に対して、無機系の絶縁膜を介して互いに接合される。
このようにして互いに貼り合わされた両基板は、上記デバイス基板２０におけるイオン注入層１５の温度が、上記デバイス基板２０から水素が離脱する温度以上の温度（具体的には、４００℃〜６００℃もしくはそれ以上の温度）まで昇温されると、イオン注入層１５（水素イオン注入のプロジェクションレンジ）を境に単結晶Ｓｉウェハ５が劈開し、分離する。
本実施の形態では、上記両基板を貼り合わせた後、ＲＴＡ（Rapid thermal Annealing；高速サーマルアニーリング）により６００℃で１０分間、熱処理することにより、図１（ｄ）に示すように、上記デバイス基板２０における単結晶Ｓｉウェハ５の不要な部分５ａを、上記イオン注入層１５を境に、いわゆるスマートカット(Smart-Cut；登録商標)法により劈開剥離し、上記デバイス基板２０から、上記単結晶Ｓｉ薄膜トランジスタ７０ａを含む被転写層を分離した（第１転写工程）。なお、上記ＲＴＡ処理は、上記デバイス基板２０から確実に水素が離脱する温度以上の温度、具体的には、６００℃〜７００℃にて行われることが好ましい。
なお、このとき、上記熱処理により、ファン・デル・ワールス力で接合されていた上記デバイス基板２０と第１の仮の支持基板３０との界面で、以下の反応；
Ｓｉ−ＯＨ ＋ Ｓｉ−ＯＨ → Ｓｉ−Ｏ−Ｓｉ ＋Ｈ２Ｏ
が生じ、これら基板は、原子同士の結合により、より強固に接着（接合）する。
次いで、図１（ｅ）に示すように、単結晶Ｓｉ薄膜トランジスタ７０ａ表面に残った単結晶Ｓｉウェハ５が所望の厚さとなるように、上記工程により得られたトランジスタ基板４０側の上記単結晶Ｓｉウェハ５の剥離表面（すなわち、上記熱酸化膜５ｂ表面）をエッチングする。
続いて、このトランジスタ基板４０を、高温で熱処理することにより、上記トランジスタチャネル中の結晶欠陥の回復を行い、上記単結晶Ｓｉ薄膜トランジスタ７０ａの特性改善を行う。
上記トランジスタチャネル中の結晶欠陥は、上記トランジスタ基板４０を、例えば、７００℃以上で、かつ、上記第１の仮の支持基板３０の耐熱温度以下の温度、より具体的には、７００℃以上、１４００℃以下の範囲内、好適には、７００℃以上、１２００℃以下の範囲内、特に好適には７００℃以上、９００℃以下の範囲内で熱処理することにより回復させることができる。
上記処理温度は、上記デバイス基板２０のベース基板の種類等にもよるが、基本的に、ソース・ドレイン・チャネルの不純物注入プロファイルが動かないような温度範囲及び処理条件に設定される。これは、ソース・ドレイン・チャネルの不純物注入プロファイルが変化すると、トランジスタ７０（ここでは単結晶Ｓｉ薄膜トランジスタ７０ａ）の特性が変化するおそれがあるためである。
上記熱処理を行えば上記結晶欠陥を減少させることができることから、このときの処理時間としては、特に限定されるものではなく、処理温度に応じて適宜設定すればよいが、上記処理時間もまた、上記不純物プロファイルが変化しない範囲内とすることが好ましい。このため、上記処理温度は、同じ特性が得られるのであれば、短い方が好ましい。なお、処理時間は、処理温度が高くなるほど短時間で同じ効果を得ることができる。よって、上記処理時間は、処理温度にもよるが、例えば、１分間〜２時間程度に設定される。但し、処理温度との組み合わせによって、適宜変更することが可能である。
本実施の形態では、トランジスタ特性改善のために、上記トランジスタ基板４０を、具体的には、８５０℃で１時間、熱処理した（結晶欠陥回復工程）。
その後、再度、上記単結晶Ｓｉ薄膜トランジスタ７０ａを転写するために、図１（ｆ）に示すように、上記トランジスタ基板４０における上記単結晶Ｓｉ薄膜トランジスタ７０ａ上に、ＴＥＯＳ膜４１を２μｍ成膜し、その後、さらにＣＭＰ法で、上記ＴＥＯＳ膜４１の表面を１．２μｍエッチングして平坦化した。
一方、図１（ｇ）に示すように、第２の仮の支持基板５０を準備した。
上記第２の仮の支持基板５０は、上記単結晶Ｓｉ薄膜トランジスタ７０ａを、本番基板であるＴＦＴ基板８０に転写する前に、特性改善した上記トランジスタ基板４０から上記第１の仮の支持基板３０を剥離するために、上記単結晶Ｓｉ薄膜トランジスタ７０ａを、一時的に転写するための基板（以下、「仮の支持基板（Ｄ）」と記す）である。
すなわち、上記第１の仮の支持基板３０もまた、前記デバイス基板２０のベース基板同様、最終的に得られる半導体装置１００には不要であり、除去する必要がある。
しかしながら、上記したように、第１の仮の支持基板３０は、上記結晶欠陥回復工程において高温で熱処理することにより、上記トランジスタ基板４０、つまり、単結晶Ｓｉウェハ５をイオン注入層１５から剥離除去したデバイス基板２０に、強固に接着（接合）している。
したがって、このようにトランジスタ基板４０に強固に接着（接合）している第１の仮の支持基板３０を剥離除去する方法は、自ずと限定される。
しかしながら、この第１の仮の支持基板３０を、本番基板であるＴＦＴ基板８０に転写し、イオン注入による劈開、つまり、いわゆるスマートカット(Smart-Cut；登録商標)法により上記第１の仮の支持基板３０を除去したのでは、このトランジスタチャネル中に生じる結晶欠陥により、トランジスタ特性が劣化することになり、デバイス基板２０を、ＴＦＴ基板８０ではなく、一旦、第１の仮の支持基板３０に転写する意味がない。
また、単結晶Ｓｉ薄膜トランジスタ７０ａを第２の仮の支持基板５０に転写する場合であっても、単結晶Ｓｉ薄膜トランジスタ７０ａから上記第２の仮の支持基板５０を剥離除去するために、いわゆるスマートカット(Smart-Cut；登録商標)法により上記第１の仮の支持基板３０を除去したのでは、同じことの繰り返しである。
スマートカット(Smart-Cut；登録商標)法以外の方法でトランジスタ基板から上記第１の仮の支持基板３０を剥離除去する方法としては、例えば、デバイス基板２０に作り込んだ単結晶Ｓｉ薄膜トランジスタ７０ａを第１の仮の支持基板３０に転写するときに、予め、接着剤を用いて、上記第１の仮の支持基板３０とデバイス基板２０とを貼り合わせる方法；上記第１の仮の支持基板３０をエッチングにより除去する方法；が考えられる。
前者の方法を用いた場合、上記第１の仮の支持基板３０をトランジスタ基板４０から剥離除去するために、上記第１の仮の支持基板３０を、一旦、第２の仮の支持基板５０に転写しなくても、直接、本番基板であるＴＦＴ基板８０と貼り合わせた後、接着剤層から剥離することで、上記第１の仮の支持基板３０に転写した単結晶Ｓｉ薄膜トランジスタ７０ａを、ＴＦＴ基板８０に転写することができる。
しかしながら、前者の方法は、上記した結晶欠陥を回復させるための高温での熱処理を可能にするほど耐熱性が高く、かつ、適度な脆さを有する等、剥離が容易で、仮止めが可能な接着剤が従来知られていないことから、事実上、採用は困難である。
一方、後者の方法は、上記第１の仮の支持基板３０を、直接、本番基板と貼り合わせる場合、上記本番基板として、予め配線層８２（配線パターン）が形成されたＴＦＴ基板８０を使用すると、エッチング方法や配線材料にもよるが、上記ＴＦＴ基板８０に形成された配線層８２がダメージを受ける場合があり、また、配線材料が限定される。例えば、上記ＴＦＴ基板８０にアルミ配線が形成されている場合、アルカリを用いてエッチングすることはできない。
そこで、このような場合には、配線層８２形成前の絶縁基板８１に単結晶Ｓｉ薄膜トランジスタ７０ａを転写した後で配線パターンを形成すればよく、該方法によれば、上記第１の仮の支持基板３０をトランジスタ基板４０から剥離除去するために、上記第１の仮の支持基板３０を、一旦、第２の仮の支持基板５０に転写しなくても、上記第１の仮の支持基板３０に転写した単結晶Ｓｉ薄膜トランジスタ７０ａを、直接、本番基板である絶縁基板８１に転写することができる。
本発明によれば、このようにして、単結晶Ｓｉウェハ５に作り込んだトランジスタ７０（単結晶Ｓｉ薄膜トランジスタ７０ａ）を、一旦、仮の支持基板（第１の仮の支持基板３０）に転写して結晶欠陥を回復させることにより、少なくとも１回、本番基板以外の仮の支持基板に転写した後、チップ化し、その後、最終的に搭載される本番基板としての絶縁基板８１上に転写してから配線パターンが形成された配線層８２を形成することで、上記半導体装置１００を製造してもよい。
但し、例えばＣＶＤ（化学蒸着法；chemical vapor deposition）法により絶縁基板８１上に形成される酸化膜は、通常、多少なりとも欠陥を有している。このため、配線パターン形成前の絶縁基板８１に単結晶Ｓｉ薄膜トランジスタ７０ａを転写した後で配線パターンを形成する場合であったとしても、第１の仮の支持基板３０を本番基板から剥離除去するためにこれら基板が長時間エッチング液に晒されると、欠陥の有無や程度によっては絶縁基板８１の表面に荒れが生じ、この結果、歩留りが低下する。
なお、絶縁基板８１上にデバイス基板２０を直接搭載する場合、絶縁基板８１からデバイス基板２０における不要なベース基板を除去するに際し、このベース基板をエッチング除去する場合にも、同様の問題が生じる。
よって、上記第１の仮の支持基板３０をトランジスタ基板４０から剥離除去するためには、単結晶Ｓｉ薄膜トランジスタ７０ａが転写された上記第１の仮の支持基板３０を、直接、本番基板としての絶縁基板８１と貼り合わせるのではなく、上記したように、再度、別の仮の支持基板、つまり、第２の仮の支持基板５０と貼り合わせて、この第２の仮の支持基板５０に単結晶Ｓｉ薄膜トランジスタ７０ａを転写し、この単結晶Ｓｉ薄膜トランジスタ７０ａを転写した第２の仮の支持基板５０から、上記第１の仮の支持基板３０を剥離除去することが、より好ましい。
このように、上記第２の仮の支持基板５０は、上記第１の仮の支持基板３０を剥離除去するために、上記単結晶Ｓｉ薄膜トランジスタ７０ａを、一時的に転写するための基板である。
よって、上記第２の仮の支持基板５０としては、配線層８２が形成された、もしくは、配線層８２が形成される最終的な本番基板でさえなければ、その基板材料、すなわち、基板の種類は、特に限定されるものではない。
上記第２の仮の支持基板５０としては、例えば、前記第１の仮の支持基板３０と同様の基板を使用することができる。すなわち、上記第２の仮の支持基板５０の一例としては、耐熱温度が７００℃以上、１４００℃以下、好ましくは、耐熱温度が８００℃以上、１４００℃以下の基板を用いることができる。
上記第２の仮の支持基板５０としては、具体的には、例えば、単結晶Ｓｉ基板等が挙げられる。そのなかでも、上記第２の仮の支持基板５０としては、単結晶Ｓｉ基板等のＳｉ基板が、入手が容易であることから好適に使用される。
但し、上記第２の仮の支持基板５０もまた、前記第１の仮の支持基板３０同様、単結晶Ｓｉ薄膜トランジスタ７０ａを一時的に保持するにすぎず、最終的には剥離除去される。
このため、上記第２の仮の支持基板５０は、単結晶Ｓｉ薄膜トランジスタ７０ａを、別の基板、例えば本番基板としてのＴＦＴ基板８０に転写後に、単結晶Ｓｉ薄膜トランジスタ７０ａから剥離除去することが容易であることが望ましい。
すなわち、単結晶Ｓｉ薄膜トランジスタ７０ａから第１の仮の支持基板３０を剥離除去する場合と同様に、単結晶Ｓｉ薄膜トランジスタ７０ａを第２の仮の支持基板５０に転写後に、単結晶Ｓｉ薄膜トランジスタ７０ａから上記第２の仮の支持基板５０を剥離除去するために、いわゆるスマートカット(Smart-Cut；登録商標)法を用いたのでは、同じことの繰り返しであり、意味がない。
このため、上記第２の仮の支持基板５０は、基板材料そのものが、熱あるいはレーザ照射等により組成の変化を誘発し、結合が弱くなって分離するか、あるいは、基板表面（上記第２の仮の支持基板５０表面）に、劈開目的の層として、熱あるいはレーザ照射等により組成の変化を誘発し、結合が弱くなって分離する層が設けられているか、もしくは、接着剤層が設けられていることが好ましい。勿論、接着剤を用いて上記第２の仮の支持基板５０をトランジスタ基板と貼り合わせる場合には、上記第２の仮の支持基板５０表面に予め接着剤層を形成する必要は必ずしもなく、トランジスタ基板４０に接着剤層を積層しても構わない。
上記第２の仮の支持基板５０は、結晶欠陥の回復のための高温での熱処理を必要としないことから、第１の仮の支持基板３０ほど高い耐熱性を必要としない。同様に、上記第２の仮の支持基板５０をトランジスタ基板４０と貼り合わせるための接着剤もまた、第１の仮の支持基板３０を、トランジスタ基板であるデバイス基板２０と貼り合わせるための接着剤ほど高い耐熱性を必要としない。
このため、上記第２の仮の支持基板５０をトランジスタ基板と貼り合わせるための接着剤としては、従来公知の接着剤を使用することができる。
一方、上記第２の仮の支持基板５０表面に形成される劈開目的の層、あるいは、上記第２の仮の支持基板５０に使用される劈開可能な基板材料としては、上記したように、外力により組成の変化を誘発し、結合が弱くなって分離するものであれば、特に限定されるものではないが、水素化アモルファスシリコン（ａ−ＳｉＨ）、特に、水素含有率が１０重量％以上、２５重量％以下のａ−ＳｉＨや、多孔質Ｓｉ（ポーラスシリコン）等が挙げられる。
上記第２の仮の支持基板５０もまた、第１の仮の支持基板３０同様、単結晶Ｓｉ薄膜トランジスタ７０ａを別の基板、本実施の形態ではＴＦＴ基板８０に転写後に剥離除去されるため、その大きさ（平面サイズ）並びに基板厚は、上記単結晶Ｓｉ薄膜トランジスタ７０ａを支持することができさえすれば、特に限定されるものではない。つまり、第１の仮の支持基板３０同様、上記第２の仮の支持基板５０もまた、上記単結晶Ｓｉ薄膜トランジスタ７０ａと同じサイズであってもよく、上記単結晶Ｓｉ薄膜トランジスタ７０ａよりも大きいサイズを有していても構わない。
本実施の形態では、上記第２の仮の支持基板５０として、上記第１の仮の支持基板３０と同サイズの単結晶Ｓｉウェハ５１（単結晶Ｓｉ基板）をベース基板とし、この単結晶Ｓｉウェハ５１の表面に、水素含有率が１５重量％のａ−ＳｉＨ（水素化アモルファスシリコン）層５２、ＳｉＯ２層５３が、この順に積層されたものを使用した。上記ａ−ＳｉＨ層５２の層厚は５００ｎｍであり、ＳｉＯ２層５３の層厚は２μｍとした。上記ａ−ＳｉＨ層５２及びＳｉＯ２層５３は、ＰＣＶＤにより連続成膜した。また、ＳｉＯ２層５３の表面は、ＣＭＰ法で１０００ｎｍエッチングすることにより、平坦化した。
次いで、上記単結晶Ｓｉ薄膜トランジスタ７０ａを転写した第１の仮の支持基板３０における第２の仮の支持基板５０との貼り合わせ面である単結晶Ｓｉ薄膜トランジスタ７０ａ積層面、並びに、上記第２の仮の支持基板５０における、上記第１の仮の支持基板３０との貼り合わせ面を、例えばＳＣ１液で洗浄して活性化させた後、水洗することにより親水性処理した。
その後、両基板の表面を、スピンドライヤー等で乾燥させた後、図１（ｈ）に示すように、単結晶Ｓｉ薄膜トランジスタ７０ａを、上記第２の仮の支持基板５０と第１の仮の支持基板３０とで挟むように、上記第２の仮の支持基板５０上に、単結晶Ｓｉ薄膜トランジスタ７０ａを転写した第１の仮の支持基板３０（すなわち、上記トランジスタ基板４０）を室温で互いに密着させてボンディング（貼り合わせ）した。
上記洗浄・乾燥後のトランジスタ基板４０（つまり、特性改善したトランジスタ基板）及び上記第２の仮の支持基板５０もまた、互いに接触させ、僅かな力で押してやることにより、自発的に接着（接合）する。
次いで、上記第１の仮の支持基板３０を、上記第１の仮の支持基板３０の厚さが１００μｍ以下となるまでバックグラインディングで除去する。その後、ＴＭＡＨ（テトラメチルアンモニウム水溶液）を用いてウェットエッチングすることにより、第１の仮の支持基板３０の残りの部分を、図１（ｉ）に示すように完全に除去する。このとき、上記第１の仮の支持基板３０における熱酸化膜３２は、エッチングストッパとして作用する。
次に、上記単結晶Ｓｉ薄膜トランジスタ７０ａ上に酸化膜を成膜した後、ＣＭＰ法により上記酸化膜の表面を平坦化することにより、トランジスタ基板６０を得た。
次いで、上記トランジスタ基板６０、つまり、上記第２の仮の支持基板５０に転写された単結晶Ｓｉ薄膜トランジスタ７０ａを、図１（ｊ）に示すように、上記第２の仮の支持基板５０ごとダイシング処理することにより、必要なチップサイズに分割（チップ化）した。これにより、転写用のデバイスチップ（トランジスタチップ）として、チップ化されたトランジスタ基板６０ａを得た。
一方、図１（ｋ）に示すように、上記第２の仮の支持基板５０に転写された単結晶Ｓｉ薄膜トランジスタ７０ａを転写するための本番基板として、予め画素領域を含むＴＦＴ基板８０を準備した。
本実施の形態では、上記ＴＦＴ基板８０として、パネルを作製するガラス基板上に、画素領域、及び、上記デバイスチップ（トランジスタ基板６０ａ）を転写する領域以外の領域を作製したものを使用した。なお、図１（ｌ）に示すように、上記デバイスチップを転写する転写デバイス領域には、転写マージンを考慮し、一回り広い面積を確保した。
次いで、上記トランジスタ基板６０ａ（デバイスチップ）及びＴＦＴ基板８０における、両基板の貼り合わせ面を清浄な状態とするために、両基板の貼り合わせ面を各々洗浄した。
具体的には、上記ＴＦＴ基板８０並びにトランジスタ基板６０ａを、例えばＳＣ１液で洗浄した後、水洗することにより、上記ＴＦＴ基板８０並びにトランジスタ基板６０ａを親水性処理し、その後、スピンドライヤー等で、各々の基板表面（転写面）を乾燥させた。
次いで、図１（ｌ）に示すように、上記トランジスタ基板６０ａとＴＦＴ基板８０とを、上記トランジスタ基板６０ａに設けられた位置合わせマーク６１（アライメント用のマーク）にて位置合わせを行い、室温で互いに密着させることにより、上記トランジスタ基板６０ａを、上記ＴＦＴ基板８０の所定の位置にボンディング（貼り合わせ）した。
なお、上記トランジスタ基板６０ａとＴＦＴ基板８０との貼り合わせ時におけるアライメントは、例えば、図５に示すように、ＴＦＴ基板８０を通して、ＴＦＴ基板８０側から可視光で上記トランジスタ基板６０ａに形成された位置合わせマーク６１と、ＴＦＴ基板８０側の位置合わせマーク８３とを検出して行う。図５に示す例では、落射照明で顕微鏡にセットした位置合わせ用ＣＣＤカメラ１０１を用いて、位置合わせステージ１０２上のトランジスタ基板６０ａの位置合わせマーク６１を検知し、最終的にこれを電気信号に変換して処理している。
上記位置合わせマーク６１は、例えば、フィールド酸化膜であるＬＯＣＯＳ膜８上に、ゲート電極７と同じ材質で形成される。
上記の方法によれば、本番基板として、上記したように、短波長の可視光やＵＶ光に対して透明で、かつ表面が光を散乱しない、ガラス基板等の光透過性材料からなる基板を用いることができるため、該本番基板、この場合は、ガラス基板越しに位置合わせマーク８３・６１を検出することができるため、より高精度な位置合わせを行うことが可能になる。
このようにして上記トランジスタ基板６０ａを、上記ＴＦＴ基板８０の所定の位置にボンディング（貼り合わせ）した後、ＲＴＡにより熱処理して上記ＴＦＴ基板８０上に転写したトランジスタ基板６０ａのａ−ＳｉＨ層５２の水素の熱膨張（アブレッション）を引き起こすことにより、図１（ｍ）に示すように、余分な第２の仮の支持基板５０（第２の仮の支持基板５０における不要な部分）を、上記ａ−ＳｉＨ層５２から劈開除去した（最終転写工程）。
本実施の形態において、上記ＲＴＡ処理における処理条件としては、上記した具体的な処理条件にのみ限定されるものではなく、上記アブレッションによる劈開が可能であればよいが、不純物プロファイルの安定性の理由から、上記処理温度は、６００℃〜８００℃の範囲内とすることが好ましい。また、処理時間は、上記処理温度に応じて設定すればよく、特に限定されるものではないが、不純物プロファイルの安定性の理由からは、あまり長時間の処理は却って望ましくない。よって、上記処理時間としては、特に限定されるものではないが、例えば、２〜２０分間程度とすればよい。
また、上記劈開は、上記ＲＴＡ処理に代えてエキシマレーザ（ＸｅＣｌ等）の照射によっても行うことができる。
次いで、ＴＦＴ基板８０上の転写領域のＳｉ（ａ−ＳｉＨ層５２、ＳｉＯ２層５３）を、図１（ｎ）に示すように、必要に応じて、例えばドライエッチング等により薄膜化した後、さらに、層間膜として、図２に示すように保護絶縁膜９１を成膜する。
続いて、図２に示すように、上記保護絶縁膜９１及びＬＯＣＯＳ膜８並びにＮＳＧ膜９に、コンタクトホール２５…を開口し、上記コンタクトホール２５…を通して、ソース電極２２、ドレイン電極２３、及びゲート電極７にそれぞれ接続された金属配線層９２…を成膜して、該金属配線層９２…と、上記ＴＦＴ基板８０上の配線層８２とを接続（配線接続処理）する。これにより、本実施の形態にかかる半導体装置１００を得ることができる。
なお、上記半導体装置１００を、例えばアクティブマトリクス駆動液晶表示装置等の表示装置の駆動装置として使用する場合、さらに有機絶縁膜を成膜してパネル化工程を進めればよい。
以上のように、本実施の形態にかかる半導体装置の製造方法は、単結晶Ｓｉウェハ５等の半導体基板（Ａ）に形成したトランジスタ７０（単結晶Ｓｉ薄膜トランジスタ７０ａ）、より厳密には、上記トランジスタ７０を含む被転写層を、最終的に上記トランジスタ７０が搭載される基板（Ｂ）（本番基板）に転写するために、上記トランジスタ７０（単結晶Ｓｉ薄膜トランジスタ７０ａ）を形成した半導体基板（Ａ）から、該半導体基板（Ａ）の一部、つまり、上記トランジスタ７０以外の不要な部分を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することによりイオン注入層から劈開して剥離する方法に関するものである。
つまり、本実施の形態にかかる上記半導体素子の転写方法は、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法であって、上記半導体素子を形成した半導体基板（Ａ）における上記被転写層の界面に、水素イオンまたは希ガスイオンを注入するイオン注入工程と、上記半導体素子を形成した半導体基板（Ａ）を、上記半導体素子を挟むように、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理して上記半導体基板（Ａ）から上記被転写層を分離することにより、上記半導体素子を上記仮の支持基板（Ｃ）に転写する第１転写工程と、上記半導体素子を転写した仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させる結晶欠陥回復工程と、上記半導体素子を、チップ化して、上記第１転写工程とは異なる方法により、上記基板（Ｂ）に転写する最終転写工程と、を含む方法である。
また、本実施の形態にかかる上記半導体素子の転写方法は、好適には、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）の一部（不要部分）を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより、上記イオンを注入した層から剥離して、上記半導体素子を、最終的に、上記剥離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度よりも耐熱温度が低い基板（Ｂ）に転写する半導体装置の製造方法であって、上記半導体素子を上記基板（Ｂ）に転写する前に、上記半導体素子を形成した半導体基板（Ａ）を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して、上記半導体素子を挟むように、上記剥離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理することにより、上記半導体基板（Ａ）の一部（不要部分）を上記イオンを注入した層から剥離して、上記半導体素子を上記仮の支持基板（Ｃ）に転写し、この仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させてから、上記半導体素子を、チップ化して、上記したイオン注入を用いた転写方法とは異なる方法により、上記基板（Ｂ）に転写する方法である。
より具体的には、本実施の形態にかかる上記半導体素子の転写方法は、好適には、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）の一部（不要部分）を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより、上記イオンを注入した層から剥離して、上記半導体素子を、最終的に、耐熱温度が７００℃未満の基板（Ｂ）に転写する半導体装置の製造方法であって、上記半導体素子を上記基板（Ｂ）に転写する前に、上記半導体素子を形成した半導体基板（Ａ）を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して、上記半導体素子を挟むように、耐熱温度が７００℃以上の仮の支持基板（Ｃ）と貼り合わせて熱処理することにより、上記半導体基板（Ａ）の一部（不要部分）を上記イオンを注入した層から剥離して、上記半導体素子を上記仮の支持基板（Ｃ）に転写し、この仮の支持基板（Ｃ）を、７００℃以上でかつ上記仮の支持基板（Ｃ）の耐熱温度以下の温度で熱処理して、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥を回復させてから、上記半導体素子を、チップ化して、上記したイオン注入を用いた転写方法とは異なる方法により、上記基板（Ｂ）に転写する方法である。
本実施の形態にかかる半導体装置の製造方法によれば、デバイス基板、具体的には、単結晶Ｓｉウェハ５等の半導体基板（Ａ）に作り込んだトランジスタ７０（単結晶Ｓｉ薄膜トランジスタ７０ａ）を、最終的に上記トランジスタ７０が搭載される基板（Ｂ）（本番基板）に転写する前に、少なくとも１回、好適には少なくとも２回、仮の支持基板に転写（つまり、少なくとも、第１の仮の支持基板となる、耐熱性の高い仮の支持基板（Ｃ）に転写）して、上記半導体基板（Ａ）における不要な部分５ａ（つまり、上記トランジスタ７０以外の部分）を劈開剥離した後、上記トランジスタ７０を転写した仮の支持基板（Ｃ）を、結晶欠陥の回復温度以上の温度（つまり、７００℃〜１２００℃）に加熱して上記半導体基板（Ａ）を剥離した後のトランジスタチャネル中の結晶欠陥を回復させてから、上記トランジスタ７０を、チップ化して、上記基板（Ｂ）に、上記半導体基板（Ａ）における不要な部分５ａの剥離に用いた方法とは異なる方法（すなわち、スマートカット(Smart-Cut；登録商標)法以外の方法）により転写する。
上記半導体基板（Ａ）における不要な部分５ａの剥離に用いた方法とは異なる方法を用いた転写方法としては、エッチングを用いる方法、接着剤を用いる方法、ａ−ＳｉＨ層や多孔質Ｓｉ等のように、熱あるいはレーザ照射等の外力により組成が変化して結合力が低下する層（ａ）を用いる方法、それらの組み合わせ等が挙げられる。
より具体的には、例えば、前記したように、
（１）トランジスタ７０が転写された、第１の仮の支持基板である仮の支持基板（Ｃ）を、トランジスタ７０を介して、本番基板である基板（Ｂ）と貼り合わせた後、転写元となる仮の支持基板（Ｃ）をエッチング除去する方法；
（２）トランジスタ７０が転写された、第１の仮の支持基板である仮の支持基板（Ｃ）を、トランジスタ７０を介して、第２の仮の支持基板である仮の支持基板（Ｄ）と貼り合わせた後、仮の支持基板（Ｃ）をエッチング除去することにより上記トランジスタ７０を仮の支持基板（Ｄ）に転写し、その後、上記仮の支持基板（Ｄ）を、トランジスタ７０を介して、本番基板である基板（Ｂ）と貼り合わせた後、仮の支持基板（Ｄ）をエッチング除去する方法；
（３）トランジスタ７０が転写された、第１の仮の支持基板である仮の支持基板（Ｃ）を、トランジスタ７０を介して、接着剤により、第２の仮の支持基板である仮の支持基板（Ｄ）と貼り合わせた後、仮の支持基板（Ｃ）をエッチング除去することにより上記トランジスタ７０を仮の支持基板（Ｄ）に転写し、その後、上記仮の支持基板（Ｄ）を、トランジスタ７０を介して、本番基板である基板（Ｂ）と貼り合わせた後、仮の支持基板（Ｄ）を、上記接着剤からなる層から剥離する方法；
（４）第１の仮の支持基板である仮の支持基板（Ｃ）を、ａ−ＳｉＨ層や多孔質Ｓｉ層等の、熱あるいはレーザ照射等の外力により組成が変化して結合力が低下する層（ａ）を設けた第２の仮の支持基板である仮の支持基板（Ｄ）と貼り合わせた後、仮の支持基板（Ｃ）をエッチング除去することにより上記トランジスタ７０を上記仮の支持基板（Ｄ）に転写し、その後、仮の支持基板（Ｄ）を、本番基板である基板（Ｂ）と貼り合わせた後、上記仮の支持基板（Ｄ）を、上記ａ−ＳｉＨ層や多孔質Ｓｉ層等の層（ａ）から剥離する方法；
等が挙げられる。なお、上記トランジスタ７０は、上記基板（Ｂ）に転写する前にチップ化する。
なお、上記トランジスタ７０を、仮の支持基板に転写する回数は、特に限定されるものではなく、半導体基板（Ａ）に作り込んだトランジスタ７０を、一旦、耐熱性の高い仮の支持基板（Ｃ）に転写して結晶欠陥を回復しさえすれば、上記したように、仮の支持基板（Ｃ）から直接基板（Ｂ）に転写しても、さらに仮の支持基板（Ｄ）に再度転写してから基板（Ｂ）に転写してもよく、仮の支持基板（Ｄ）から、さらに別の仮の支持基板（Ｄ）に転写した後、基板（Ｂ）に転写してもよい。仮の支持基板（Ｄ）からさらに別の仮の支持基板（Ｄ）に転写する場合、この転写回数によって、トランジスタ７０の向き（つまり、活性層４に対するゲート電極７の積層方向）を調整（変更）することができる。
上記方法によれば、上記したように、半導体基板（Ａ）に形成したトランジスタ７０を、本番基板である基板（Ｂ）に転写する前に、耐熱性の高い仮の支持基板（Ｃ）に転写して、上記半導体基板（Ａ）における不要な部分５ａを劈開剥離した後、上記トランジスタ７０を転写した仮の支持基板（Ｃ）を、結晶欠陥の回復温度以上の温度で加熱処理することにより、単に上記半導体基板（Ａ）を剥離した後のトランジスタチャネル中の結晶欠陥（格子欠陥）の損傷層を除去するのではなく、上記トランジスタチャネル中に存在する結晶欠陥（格子欠陥）そのものを回復させることができるので、上記結晶欠陥に起因するトランジスタ特性を根本的に改善することができる。この結果、本発明によれば、従来よりもＳ係数が格段に小さい半導体装置を提供することができる。
よって、上記何れの方法も、従来、適用が困難であった、耐熱性の低い絶縁基板を本番基板として使用することができるとともに、トランジスタ特性の改善が可能であり、しかも、水素イオンまたは希ガスイオンの注入が１回で済み、製造にかかるコストを増加させることなく、Ｓ係数が小さい半導体装置を提供することができる。
また、上記した方法のなかでも、上記（３）または（４）、特に（４）の方法を用いることで、本番基板である基板（Ｂ）上に、トランジスタ７０が搭載された基板を貼り合わせた状態で、該基板から不要な部分を除去するために上記基板をエッチングする必要がない。このため、配線材料の自由度が向上するとともに、歩留まりを向上させることができる。
なお、上記各転写方法は、上記基板（Ｂ）の種類や、該基板（Ｂ）に転写される半導体素子、例えば、上記トランジスタ７０の種類等に応じて適宜選択すればよい。
例えば、上記基板（Ｂ）として高歪点ガラス等のガラス基板を使用する場合に、基板（Ｂ）における、本発明にかかる転写デバイスが転写された部分以外の部分に、ｐ−Ｓｉからなる半導体素子が設けられている場合（つまり、ｐ−Ｓｉが基板（Ｂ）に共存している場合）、上記半導体基板（Ａ）における不要な部分５ａの剥離に用いた方法とは異なる方法を用いた転写方法としては、上記層（ａ）あるいは接着剤を用いた転写方法を用いてもよい。
また、上記基板（Ｂ）として高歪点ガラス等のガラス基板を使用する場合であって、基板（Ｂ）における、本発明にかかる転写デバイスが転写された部分以外の部分に、非晶質シリコン（以下、「ａ−Ｓｉ」と記す）からなる半導体素子が設けられている場合（つまり、ｐ−Ｓｉが基板（Ｂ）に共存している場合）、上記半導体素子（Ａ）を基板（Ｂ）上に転写する転写方法（すなわち、本番基板への最終転写時における転写方法）としては、酸化膜を用いたエッチング方法を用いることも可能ではあるが、上記層（ａ）あるいは接着剤を用いた転写方法を用いることが、より好ましい。
また、上記基板（Ｂ）として、プラスチック基板や薄膜フィルム、メタルフィルム等の基板を使用する場合に上記半導体素子を基板（Ｂ）上に転写する転写方法としては、上記層（ａ）あるいは接着剤を用いた転写方法が用いられる。
本発明にかかる方法によりＴＦＴ基板８０上に搭載（転写）されたトランジスタ７０は、Ｓ係数が、６５ｍＶ／decade以下（すなわち、６５ｍＶ／decade以下、６０ｍＶ／decade（理論限界）以上）であり、従来は９０〜１００ｍＶ／decadeであったのに対して極めて小さく、現在あるいは数年先のａ−Ｓｉ、ｐ−Ｓｉでは作製が非常に困難であると考えられる、極めて良好なトランジスタ特性を示す。
なお、本発明にかかる半導体素子、例えば上記トランジスタ７０が上記の方法により上記ＴＦＴ基板８０上に転写されたものであることは、転写したトランジスタ７０におけるＳｉの結晶性を測定することによって確認することができる。
例えば、上記トランジスタ７０が、上記の方法によりガラス基板上に転写されたものである場合、ガラス基板上に結晶Ｓｉが転写されることで、トランジスタ７０が転写されていない領域のＳｉはｓ−Ｓｉ（歪みシリコン）もしくはpoly−Ｓｉであるのに対し、トランジスタ７０が転写された領域は単結晶となる。よって、例えばラマン分光測定や、ＥＢＳＰ(Electron Back Scatter Diffraction Pattern)法により、トランジスタ７０が転写された領域が、（１００）等の単一の方位を示すことで、上記領域が単結晶であることを確認することができる。このように、結晶方位を確認することで、上記トランジスタ７０が、上記の方法によりガラス基板上に転写されたものであることを確認することができる。
本実施の形態にかかる半導体装置１００は、従来の半導体装置が、０．５μｍ以上のゲート長を有する領域にしか適用できず、それ以上の微細化ができなかったのに対し、ゲート長が、従来の半分の０．２５μｍ以下の領域において用いることができる。したがって、従来の半分の面積のデバイスを実現することができる。
なお、本実施の形態にかかる上記半導体装置１００は、前記したように、同一基板上に、特性の異なる２種類のトランジスタを備えた半導体装置であってもよく、それぞれの長所を生かした用い方をすることによって、表示装置をはじめとする様々な用途に適用できる。
例えば、上記半導体装置１００は、本番基板としての絶縁基板上、つまり、ＴＦＴ基板上に、該ＴＦＴ基板上に転写されてなる転写トランジスタと、該ＴＦＴ基板上で形成される成膜トランジスタとが混在する構成を有していてもよい。
また、本実施の形態では、上記トランジスタ７０、つまり、ＴＦＴ基板８０上に転写により形成されるトランジスタが単結晶Ｓｉ薄膜トランジスタ７０ａである場合を例に挙げて説明したが、上記トランジスタ７０としては、これに限定されるものではなく、他の種類のトランジスタであってもよい。
さらに、本実施の形態では、上記半導体装置１００に搭載（転写）される半導体素子として、トランジスタ、特に、活性層やゲート電極を含む薄膜トランジスタを例に挙げて説明したが、本発明で用いられる半導体素子は、これに限定されるものではなく、例えば、アクティブマトリクス回路を動作させるドライバや、メモリ、薄膜ダイオード等であってもよく、トランジスタにのみ限定されるものではない。
上記半導体装置１００は、例えば、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置における、周辺駆動回路やコントロール回路、もしくはＭＰＵ（Micro Processing Unit；超小型演算処理装置）や画像処理回路を同一基板上に一体集積化した高機能液晶表示装置、またはＯＬＥＤ（Organic Light Emitting Diode:有機ＥＬ）表示装置等の表示装置に使用する半導体装置として、好適に使用することができる。
また、本実施の形態では、平坦化酸化膜１０等、平坦化が必要とされる酸化層を、ＴＥＯＳ膜にて形成する構成としたが、これら酸化層としては、これに限定されるものではなく、前記したように、上記ＴＥＯＳ膜の代わりに、例えば、ＰＣＶＤにより形成したＳｉＯ２膜等、他の成膜方法で成膜した酸化膜を使用してもよい。
なお、上記ＴＥＯＳ膜等の平坦化酸化膜が、イオン注入面、つまり、イオン注入層１５に形成されていることで、イオン注入領域を揃えることができる。
また、上記ＴＥＯＳ膜等の平坦化酸化膜は、互いに貼り合わせられるそれぞれの基板における貼り合わせ面（ボンディング面）にも形成されていることが好ましい。これにより、両基板の接着力を向上させることができる。この結果、例えば両基板を、接着剤を使用せずに接合させることができる。また、上記貼り合わせを、ファン・デル・ワールス力による接合によって行う場合は、上記貼り合わせ面は、平坦で清浄面であり、かつ、基板表面が乾燥していること（水分を含まないこと）が好ましい。なお、数分子層の水分子は問題ない。
両基板における貼り合わせ面の平坦度（Ｒｍｓ）は、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることが好ましい。また、両基板における貼り合わせ面のうねりは、３０μｍ以下であることが好ましい。なお、上記平坦度（Ｒｍｓ）は、ＡＦＭ（原子間力顕微鏡）にて測定することができる。また、上記うねりは、触針式表面粗さ測定法により測定することができる。
上記半導体装置の製造方法は、以上のように、半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法であって、上記半導体素子を形成した半導体基板（Ａ）における上記被転写層の界面に、水素イオンまたは希ガスイオンを注入するイオン注入工程と、上記半導体素子を形成した半導体基板（Ａ）を、上記半導体素子を挟むように、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理して上記半導体基板（Ａ）から上記被転写層を分離することにより、上記半導体素子を上記仮の支持基板（Ｃ）に転写する第１転写工程と、上記半導体素子を転写した仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させる結晶欠陥回復工程と、上記半導体素子を、チップ化して、上記第１転写工程とは異なる方法により、上記基板（Ｂ）に転写する最終転写工程と、を含む方法である。
また、上記半導体装置の製造方法は、以上のように、上記半導体素子の転写方法によって、半導体素子を、半導体装置に使用される基板（Ｂ）に転写する工程を含む方法である。
また、上記半導体装置は、以上のように、半導体素子が最終的に搭載される基板（Ｂ）上に、チップ化された半導体素子が、上記半導体素子の転写方法によって転写されてなる半導体装置であって、上記半導体素子が半導体トランジスタであり、かつ、Ｓ係数が６５ｍＶ／decade以下である構成である。
上記の方法によれば、半導体基板（Ａ）に形成した半導体素子を、直接、上記基板（Ｂ）に転写するのではなく、上記基板（Ｂ）に転写する前に、一旦、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）に転写することで、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥を、上記結晶欠陥の回復温度以上の温度で熱処理して回復させることができる。したがって、上記の方法によれば、上記半導体素子の転写時に、上記半導体素子を形成した半導体基板（Ａ）から上記半導体素子を転写するために上記被転写層を分離（上記半導体基板（Ａ）の不要部分を剥離）することによって上記半導体素子のトランジスタチャネル中に必然的に生じてしまう結晶欠陥に起因して必然的に生じる半導体素子の特性劣化を防止することができるという効果を奏する。
また、上記の方法によれば、上記半導体基板（Ａ）の不要部分を剥離した後のトランジスタチャネル中の結晶欠陥（格子欠陥）の損傷層を除去するのではなく、上記トランジスタチャネル中に存在する結晶欠陥（格子欠陥）そのものを回復させることができるので、上記結晶欠陥に起因するトランジスタ特性を根本的に改善することができる。
したがって、上記半導体素子の転写方法を半導体装置の製造に用いることで、従来よりも半導体素子の特性に優れた半導体装置、特に、従来よりもＳ係数が格段に小さい半導体装置を実現することが可能となる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の製造方法により得られた半導体装置は、従来よりもデバイス特性に優れ、例えば、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置における、周辺駆動回路やコントロール回路、もしくはＭＰＵや画像処理回路を同一基板上に一体集積化した高機能液晶表示装置、またはＯＬＥＤ表示装置等の表示装置に使用する半導体装置として好適に使用することができる。

Claims (12)

  1. 半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法であって、
    上記半導体素子を形成した半導体基板（Ａ）における上記被転写層の界面に、水素イオンまたは希ガスイオンを注入するイオン注入工程と、
    上記半導体素子を形成した半導体基板（Ａ）を、上記半導体素子を挟むように、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理して上記半導体基板（Ａ）から上記被転写層を分離することにより、上記半導体素子を上記仮の支持基板（Ｃ）に転写する第１転写工程と、
    上記半導体素子を転写した仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させる結晶欠陥回復工程と、
    上記半導体素子を、チップ化して、上記第１転写工程とは異なる方法により、上記基板（Ｂ）に転写する最終転写工程と、を含むことを特徴とする半導体素子の転写方法。
  2. 上記第１転写工程と最終転写工程との間の後に、
    上記仮の支持基板（Ｃ）を、上記半導体素子を挟むように、水素化アモルファスシリコンまたは多孔質シリコンからなる層（ａ）を有する仮の支持基板（Ｄ）と貼り合わせ、上記仮の支持基板（Ｃ）をエッチング除去することにより、上記半導体素子を、少なくとも１回、仮の支持基板（Ｄ）に転写する再転写工程を含み、かつ、
    上記最終転写工程では、
    上記半導体素子を、上記仮の支持基板（Ｄ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｄ）を、上記半導体素子を挟むように、上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｄ）を、上記層（ａ）を熱処理またはレーザ照射により除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写することを特徴とする請求項１記載の半導体素子の転写方法。
  3. 上記第１転写工程と最終転写工程との間の後に、
    上記仮の支持基板（Ｃ）を、上記半導体素子を挟むように、接着剤層を有する仮の支持基板（Ｄ）と貼り合わせ、上記仮の支持基板（Ｃ）をエッチング除去することにより、上記半導体素子を、少なくとも１回、上記仮の支持基板（Ｄ）に転写する再転写工程を含み、かつ、
    上記最終転写工程では、
    上記半導体素子を、上記仮の支持基板（Ｄ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｄ）を、上記半導体素子を挟むように、上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｄ）を、上記接着剤層にて除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写することを特徴とする請求項１記載の半導体素子の転写方法。
  4. 上記第１転写工程と最終転写工程との間の後に、
    上記仮の支持基板（Ｃ）を、上記半導体素子を挟むように、上記仮の支持基板（Ｃ）とは別の仮の支持基板（Ｄ）と貼り合わせ、上記仮の支持基板（Ｃ）をエッチング除去することにより、上記半導体素子を、少なくとも１回、上記仮の支持基板（Ｄ）に転写する再転写工程を含み、かつ、
    上記最終転写工程では、
    上記半導体素子を、上記仮の支持基板（Ｄ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｄ）を、上記半導体素子を挟むように、上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｄ）をエッチング除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写することを特徴とする請求項１記載の半導体素子の転写方法。
  5. 上記最終転写工程では、
    上記半導体素子を、上記仮の支持基板（Ｃ）に転写された状態でチップ化した後、このチップ化した仮の支持基板（Ｃ）を、上記半導体素子を挟むように上記基板（Ｂ）と貼り合わせ、その後、上記仮の支持基板（Ｃ）をエッチング除去して、チップ化した上記半導体素子を、上記基板（Ｂ）に転写することを特徴とする請求項１記載の半導体素子の転写方法。
  6. 上記第１転写工程の前に、
    上記半導体素子上に、シリコン酸化膜を成膜する工程を含むことを特徴とする請求項１記載の半導体素子の転写方法。
  7. 上記被転写層の転写面並びに上記転写によって該被転写層が貼り合わされる各基板の転写面の平坦度Ｒｍｓが０．５ｎｍ以下であり、かつ、うねりが３０μｍ以下であることを特徴とする請求項１記載の半導体素子の転写方法。
  8. 上記結晶欠陥回復工程における熱処理温度が７００℃以上、９００℃以下であることを特徴とする請求項１記載の半導体素子の転写方法。
  9. 上記基板（Ｂ）の耐熱温度が、上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度よりよりも低いことを特徴とする請求項１記載の半導体素子の転写方法。
  10. 上記半導体素子が、半導体トランジスタであることを特徴とする請求項１記載の半導体素子の転写方法。
  11. 半導体素子を形成した半導体基板（Ａ）から、該半導体基板（Ａ）における上記半導体素子を含む被転写層を、該半導体基板（Ａ）に水素イオンまたは希ガスイオンを注入して熱処理することにより分離して、上記半導体素子をチップ化した後、該半導体素子を最終的に搭載する基板（Ｂ）に転写する半導体素子の転写方法によって、半導体素子を、半導体装置に使用される基板（Ｂ）に転写する工程を含み、
    上記半導体素子の転写方法が、
    上記半導体素子を形成した半導体基板（Ａ）における上記被転写層の界面に、水素イオンまたは希ガスイオンを注入するイオン注入工程と、
    上記半導体素子を形成した半導体基板（Ａ）を、上記半導体素子を挟むように、上記分離によって上記半導体素子のトランジスタチャネル中に生じる結晶欠陥の回復温度以上の耐熱温度を有する仮の支持基板（Ｃ）と貼り合わせて熱処理して上記半導体基板（Ａ）から上記被転写層を分離することにより、上記半導体素子を上記仮の支持基板（Ｃ）に転写する第１転写工程と、
    上記半導体素子を転写した仮の支持基板（Ｃ）を、上記半導体素子のトランジスタチャネル中に生じた結晶欠陥の回復温度以上の温度で熱処理して、上記結晶欠陥を回復させる結晶欠陥回復工程と、
    上記半導体素子を、チップ化して、上記第１転写工程とは異なる方法により、上記基板（Ｂ）に転写する最終転写工程と、を含むことを特徴とする半導体装置の製造方法。
  12. 半導体素子が最終的に搭載される基板（Ｂ）上に、チップ化された半導体素子が、請求項１記載の半導体素子の転写方法によって転写されてなる半導体装置であって、
    上記半導体素子が半導体トランジスタであり、かつ、Ｓ係数が６５ｍＶ／decade以下であることを特徴とする半導体装置。
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