JP4631113B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関して、特にチップ内において素子単位、
ウェル単位、回路単位で電気的に絶縁分離された構造を持つ半導体装置の製造方法に関する。
【0002】
【従来の技術】
図5は、従来のSOI(Silicon On Insulator)ウェハにおける分離溝に関する説明図である。絶縁膜である酸化シリコン膜J1上に単結晶のシリコン層J2が形成されたSOI構造のウェハJ3を図5(a)に示す。そして、図5(b)に示すように、ウェハJ3内に埋め込まれた酸化シリコン膜J1に到達する分離溝J4を単結晶のシリコン層J2表面から形成して、その分離溝J4内部を酸化シリコン等の絶縁部材J5で埋設すれば、隣り合う領域を分離溝J4とウェハJ3内に埋め込まれた酸化シリコン膜J1とで電気的に絶縁分離することができる。これにより、例えば、CMOSをウェル単位で絶縁分離すればラッチアップによる誤動作を防止できる。また、MOS、バイポーラ、DMOS等からなる異なる回路を1チップに集積してシステム化する場合にも、各回路間を絶縁分離できることから、信頼性の高いシステムLSIを製造することができる。
【0003】
【発明が解決しようとする課題】
この分離溝J4はドライエッチングで形成することが一般的であるが、ウェハJ3内のSOI層J2の厚みのバラツキが大きいために、ウェハJ3全面ですべての溝を酸化シリコン膜J1に到達させるためには、過剰にエッチングをしなければならない。従って、図5(c)に示すように、SOI層J2の薄い領域では、分離溝J4の底部は酸化シリコン膜J1に沿って横方向にエッチングされて分離溝J4の底部の幅が大きくなる現象が発生する。この状態で絶縁部材J5を埋設すると、図5(d)に示すように、分離溝J4の底部の絶縁材料の厚みが薄くなったり、埋設されない空洞J6が残留したりする。また、分離溝J4の形状にくびれが生じてそこに電界が集中することから、分離耐圧が小さくなるといった問題もある。
【0004】
また、SOI基板(ウェハ)の製造方法として、酸素イオンを注入するSIMOX法、2枚のウェハを酸化シリコン膜を介して貼り合わせるウェハ貼り合わせ法等があるが、いずれの方法も製造コストが高く、SOI基板は通常のシリコンウェハ(バルクウェハ)に比べて高価である。従って、SOI基板を用いた素子完成チップの価格も高くなるといった問題がある。
【0005】
本発明は、上記問題点に鑑み、素子、ウェル、および回路単位で縦横方向が絶縁部材で分離された構造の素子が形成された半導体装置において、高い分離耐圧を有し、さらにSOI基板を使わずに低コストで製造できる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、半導体基板(1)の表面(1a)側に形成した素子(3)を、半導体基板(1)の内部まで達する分離溝(2)によって区画し、分離溝(2)の内部を絶縁部材(2a)で埋設したものを用意する工程と、半導体基板(1)の裏面(1b)側から絶縁部材(2a)の底部が突出するまで半導体基板(1)を薄厚化する第1の工程と、絶縁部材(2a)が突出した裏面(1b)において、分離溝(2)で区画された領域を単位として、一部の領域を、裏面(1b)を絶縁層(4)を介して支持体(6)と接合して、突出した絶縁部材(2a)が絶縁層(4)に埋め込まれた状態にし、その他の領域を、半導体基板(1)と支持体(6)との導通を確保して接合する第2の工程とを有することを特徴としている。
【0014】
これにより、突出した分離溝(2)内の絶縁部材(2a)を絶縁層(4)に埋め込むことにより絶縁分離を行っているため、分離溝(2)内の絶縁部材(2a)の厚み変化や空洞、さらに分離溝(2)の形状におけるくびれが無い構成にできる。従って、分離耐圧が高い半導体装置の製造方法を提供することができる。また、高価なSOI基板を用いる必要が無いため、製造コストを下げることができる。さらに、その他の領域の素子(3)は、支持体(6)と導通を持たすことができ、一部の領域はSOI構造になった素子を形成することができる。つまり、導通のある領域と絶縁された領域とを隣り合わせることができる。
【0015】
請求項2に記載の発明の様に、請求項1に記載の発明の第2の工程において、絶縁層(4)を裏面(1b)に形成した後、支持体(6)と接合する、または、絶縁層(4)を支持体(6)に形成した後、支持体(6)を半導体基板(1)と位置合わせして接合することができる。
【0016】
請求項3に記載の発明の様に、請求項1に記載の発明の第2の工程において、化学気相成長法により形成された酸化シリコン膜、若しくは、窒化シリコン膜、または、液状の絶縁材料を塗布した後に固化させて形成する膜、または、非導電性の接着フィルムを用いて、裏面(1b)の全体に対して、絶縁物質からなる膜を形成した後、その他の領域に相当する部分の絶縁物質からなる膜を除去することにより絶縁層(4)を形成することができる。
【0017】
請求項4に記載の発明の様に、請求項1ないし3のいずれか1つに記載の発明において、第2の工程を、その他の領域において形成された絶縁層(4)の開口部(11)に対して、導電性接着剤(5)が充填されるように行うことを特徴としている。これにより、開口部(11)において、半導体基板(1)と支持体(6)との導通を確保することができる。
【0018】
請求項5に記載の発明の様に、請求項1ないし4のいずれか1つに記載の発明の支持体(6)として、実装基板、メタル基板、開口部(11)において、半導体基板(1)との導通が確保できる様に不純物が含まれたシリコンウェハのうちのいずれか1つを用いることができる。
【0019】
請求項6に記載の発明では、請求項1ないし5のいずれか1つに記載の発明において、第1の工程の後、裏面(1b)に金属(9)を形成し、その後、分離溝(2)の絶縁部材(2a)上の金属(9)を除去し、続いて、第2の工程を行うことを特徴としている。これにより、半導体基板(1)の絶縁層(4)の上面における抵抗値の低い層として金属(9)を用いる場合の半導体装置の製造方法を提供することができる。
【0020】
請求項7に記載の発明の様に、請求項1ないし6のいずれか1つに記載の発明における第1の工程を、半導体基板(1)を研削加工し、続いて、分離溝(2)内の絶縁部材(2a)と半導体基板材料との選択ができる条件での研磨加工、または、エッチング加工により行うことができる。
【0021】
請求項8に記載の発明の様に、請求項1ないし6のいずれか1つに記載の発明における第1の工程を、半導体基板(1)の表面(1a)から水素イオンを注入してイオン注入層(10)を所望の深さに形成し、半導体基板(1)を熱処理することによりイオン注入層(10)で剥離させた後、分離溝(2)内の絶縁部材(2a)と半導体基板材料との選択ができる条件での研磨加工、または、エッチング加工により行うことができる。
【0022】
請求項9に記載の発明では、請求項1ないし8のいずれか1つに記載の発明において、第1の工程を、半導体基板(1)の表面(1a)に支持用の基板(8)を接着した状態で行うことを特徴としている。これにより、素子(3)と分離溝(2)が形成された半導体装置の薄膜層を、割れや欠け等の損傷をさせることなくウェハの状態で形成することができる。
【0023】
請求項10に記載の発明の様に、請求項9に記載の発明において、支持用の基板(8)として、シリコンウェハ、ガラス基板、セラミック基板、メタル基板、テープ部材のうちのいずれか1つを用いることができる。
【0024】
請求項11に記載の発明では、請求項1ないし10のいずれか1つに記載の発明において、分離溝(2)を素子(3)の活性領域以上の深さにし、分離溝(2)内の絶縁部材(2a)を、酸化シリコンで充填するか、または、分離溝(2)の側壁と底部とに所望の厚みの酸化シリコン膜を形成した後、分離溝(2)のその他の領域を多結晶シリコンで充填することにより形成することを特徴としている。これにより、確実に所望の領域を絶縁することができる。
【0025】
請求項12に記載の発明の様に、請求項1ないし11のいずれか1つに記載の発明において、半導体基板(1)として、シリコンウェハ、または、炭化シリコンウェハを用いることができる。
【0026】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0027】
【発明の実施の形態】
(第1実施形態)
図1は、本実施形態の半導体装置を製造工程順に示した概略断面図である。本実施形態の半導体装置は、図1(d)に示すように、SOI構造を有し、半導体基板(バルクウェハ)1に形成された分離溝2によって、半導体基板1における隣り合う領域が電気的に絶縁分離された構造となっている。以下に、その構成について述べる。
【0028】
半導体基板1には素子3と分離溝2とが形成されており、素子3は半導体基板1の表面1a側に形成されている。ここで、半導体基板1としては、シリコンウェハ、または、炭化シリコンウェハからなるものを用いることができる。また、分離溝2は、素子単位、CMOSのウェル単位、または、回路単位で形成することができ、これらの領域を区画している。また、素子3としては、例えば、CMOS、バイポーラトランジスタ、パワートランジスタ等を形成することができる。
【0029】
また、分離溝2の大きさは、例えば、幅2μm、深さ20μmにすることができるが、その深さは素子構造によって決定し、素子3の活性領域よりも深くするようにしなければならない。分離溝2の内部には絶縁部材2aが埋め込まれており、本実施形態では分離溝2の側壁と底部が酸化シリコン膜で覆われ、その内部が多結晶シリコンで埋設されている。また、分離溝2内の絶縁部材2aが半導体基板1の裏面1bにおいて半導体基板1から突出しており、その突出寸法は、例えば、0.1〜2μmにすることが望ましい。
【0030】
そして、半導体基板1の裏面1bに絶縁層4が形成されている。詳しくは、分離溝2内の絶縁部材2aの突出した部分が絶縁層4に埋め込まれた状態となっている。そして、この絶縁層4が形成された面が接着剤5を介して支持体6に接合されている。
【0031】
ここで、絶縁層4としては、例えば、化学気相成長法により形成された酸化シリコン膜、若しくは、窒化シリコン膜、または、液状の絶縁材料を塗布した後に固化させて形成する膜、または、非導電性の接着フィルム等を用いることができる。また、支持体6としては、プリント配線基板等の実装基板、シリコンウェハ、ガラス基板、セラミック基板、メタル基板等を用いることができる。また、接着剤5としては、歪みが少なく、応力を吸収することができるものを用いると良く、非導電性のものが良い。
【0032】
次に、この様な構成の半導体装置の製造方法を図1に示す例について述べる。
まず、半導体基板(バルクウェハ)1を用意し、図1(a)に示すように、半導体基板1の内部まで達するような分離溝2をドライエッチングで形成する。そして、熱酸化によって分離溝2の側壁と底部に酸化シリコン膜を成膜した後、多結晶シリコンで酸化シリコン膜の内部を埋設する。その後、素子3を形成する。
【0033】
次に、図1(b)に示すように、素子(デバイス)3と分離溝2とが形成された半導体基板1の表面1aに対して接着剤7を用いて支持用の基板8を接着する。これは、後述の工程において、半導体基板1の損傷を防ぐためである。ここで、支持用の基板8としては、例えば、シリコンウェハ、ガラス基板、セラミック基板、メタル基板、テープ部材等を用いることができる。
【0034】
次に、図1(c)に示すように、半導体基板1の裏面1b側から分離溝2の底部が突出するまで半導体基板1の厚みを薄くする(以下、薄厚化という)。薄厚化の方法は、まず、研削で分離溝2が露出する寸前まで薄くし、その後、化学機械研磨で分離溝2を突出させる。この化学機械研磨を酸化膜とシリコンとの選択比が高い研磨条件で、分離溝2が露出した後もさらに過剰に研磨することにより、分離溝2を埋設した絶縁部材2aが半導体基板1の裏面1bよりも突出するような形状に仕上げる(第1の工程)。ここで、研磨剤としては、例えば、有機系のアルカリ溶液にコロイダルシリカを混入させたものを用い、また、研磨布としては、ポリエステル不織布を用いることができる。
【0035】
次に、図1(d)に示すように、薄厚化された半導体基板1の裏面1bに絶縁層4を形成した後に支持体6と接着剤5で接合する(第2の工程)。ここで、支持体6がプリント基板であれば、チップにカットした後に接合すると良い。また、支持体6がシリコンウェハ、ガラス基板、メタル基板等であれば、チップにカットした後に支持体6と接合しても良いし、半導体基板1と支持体6とをウェハ状態で接合した後にチップにカットし、その後、プリント基板上等に実装しても良い。
【0036】
支持用の基板8は支持体6と半導体基板1とを接合した後に剥離する。その方法は、例えば、支持用の基板8と半導体基板1との接着に紫外線を照射すると粘着性が低下する接着剤7を用い、紫外線を照射することにより剥離することができる。その際、支持用の基板8としては、紫外線が透過する部材を用いる必要があり、例えばガラス基板を用いることができる。
【0037】
以上の工程により、半導体基板1に形成された素子3が酸化シリコン膜等による絶縁層4により分離され、SOI構造になった半導体装置が完成する。
【0038】
ところで、本実施形態によれば、分離溝2内に埋め込まれた絶縁部材2aが、半導体基板1と支持体6との間に介在する絶縁層4に食い込んだ形状で形成されていることから、分離溝2内の絶縁部材2aの厚み変化や空洞、さらに分離溝2の形状にくびれが生じない。従って、素子単位、CMOSのウェル単位、または、回路単位で、高い分離耐圧で分離された構造を持つ半導体装置およびその製造方法を提供することができる。また、高価なSOI基板ではなく、安価なバルクウェハを使用することによりSOI構造を形成しているため、製造コストが低い半導体装置およびその製造方法を提供することができる。
【0039】
なお、分離溝2はCVD(Chemical Vapor Deposition)によって、酸化シリコンだけで埋設しても良い。また、分離溝2が突出した形状は、研磨でなく、選択比の高いエッチングにより形成しても良い。また、半導体基板1の裏面1bに形成された絶縁層4と支持体6との接合に用いる接着剤5が非導電性であれば、この絶縁層4は必ずしも必要ではない。
【0040】
(第2実施形態)
図2は、本実施形態の半導体装置の概略断面図である。本実施形態の発明を用いて完成した半導体装置を示す図2(b)の様に、その構成は第1実施形態と比較して、半導体基板1の裏面1bと絶縁層4との間に金属9を介在させる点が異なるものである。従って、以下、その製造方法についても、この異なる点について主に述べる。
【0041】
まず、第1実施形態の第1の工程まで、図1(a)〜(c)に示すものと同様に行う。次に、図2(a)に示すように、薄厚化された半導体基板1の裏面1bに、蒸着、スパッタ、CVD等の方法により、Al(アルミニウム)、Cu(銅)、W(タングステン)、Ti(チタン)等の金属9を形成する。次に、分離溝2の絶縁部材2a上の金属9を研磨により除去する。これは、分離溝2の底部の酸化シリコンをストッパにして、その上の金属9を除去する選択研磨により行う。そして、図2(b)に示すように、第1実施形態の第2の工程を行う。以上の工程により、半導体基板1の裏面1bと絶縁層4との間に金属9を介在させたSOI構造の半導体装置が完成する。
【0042】
ところで、本実施形態によれば、第1実施形態と同様の効果を発揮することができる。さらに、素子3の下面(支持体6の上に形成された絶縁層4上)に抵抗値の低い金属9を容易に設けることができ、バイポーラ素子の性能を向上させることができる。
【0043】
以下に、この点について詳しく述べる。バイポーラ素子はSOI層の下面(酸化シリコン層の上面)に抵抗値の低い層(低抵抗層)を形成することにより、その特性が向上する。しかし、金属(AlやW等)によりこの低抵抗層を形成しようとすると、その後の素子を形成する時の高温の熱処理(例えば、約1170℃)により、金属が溶融したり、金属原子がシリコン中に拡散したりする。そのため、SOI基板に金属を埋め込んだ構造のウェハに、デバイス(素子)を製造することは困難である。
【0044】
また、予め素子が形成されたSOI基板にこの様な低抵抗層を形成するためには、熱拡散により高濃度拡散層を形成することになるが、この際、既に形成されている素子のAl等の金属配線が熱により溶融したり切断されたりする等して悪影響を受けてしまう。しかし、本実施形態の様に、半導体基板1に素子3を形成した後に低抵抗層を金属9で形成し絶縁すれば、適切に、SOI構造を有する基板に低抵抗層を形成することができ、バイポーラ素子の性能を向上させることができる。
【0045】
なお、各々の部材の具体例等、記載していない内容は第1実施形態と同様である。
【0046】
(第3実施形態)
図3は、本実施形態の半導体装置を製造工程順に示した概略断面図である。本実施形態の半導体装置は、図3(d)に示すように、その構成は、第1実施形態と同じであるが、第1の工程における薄厚化の方法が異なるものである。以下、その製造方法において、第1実施形態と異なる部分について主に述べる。
【0047】
まず、図3(a)に示すように、素子3と分離溝2が形成された半導体基板(バルクウェハ)1に水素イオンを注入する。水素イオンは図3(a)の矢印Aで示されるように、半導体基板1の表面1a側から注入する。このイオン注入によって、水素と結晶欠陥が高密度に偏析するイオン注入層(以下、泥弱層という)10を形成する。この泥弱層10の表面1aからの深さはイオン注入の加速電圧によって決まる。また、泥弱層10の深さは分離溝2の深さよりも深くなるようにしなければならない。
【0048】
次に、図3(b)に示すように、支持用の基板8と接着した後に、熱処理(約700℃)を行うことで、半導体基板1を泥弱層10で剥離する。この水素イオンの注入による剥離については、特開平5−211128に記述の発明を参照することができる。剥離後は、第1実施形態と同様に、剥離面を研磨、若しくはエッチングして、分離溝2を突出させる(第1の工程)。この後、第1実施形態と同様に第2の工程を行い、第1実施形態と同様の構成を持つ半導体装置が完成する。
【0049】
ところで、本実施形態によれば、第1実施形態と同様の効果を発揮することができる。また、半導体基板1の裏面1bを一括して同じ厚みで薄厚化することができる。なお、各々の部材の具体例等、記載していない内容は第1実施形態と同様である。
【0050】
また、本実施形態に第2実施形態を適用して、第1の工程の後に、半導体基板1の裏面1bに金属を形成して分離溝2の絶縁部材2a上の金属を除去し、その後、第2の工程を行っても良い。
【0051】
(第4実施形態)
図4は、本実施形態の半導体装置の概略断面図である。第1実施形態の半導体装置では絶縁層4を半導体基板1の裏面1b全体に設けたのに対して、本実施形態の半導体装置は、部分的に絶縁層4を設ける点が異なる。以下、主に、第1実施形態と異なる点について述べる。その構成は、図4(b)に示すように、分離溝2で区画された領域を単位として、半導体基板1と支持体6との間において、一部の領域に絶縁層4を設け、その他の領域に絶縁層4を設けないものとなっている。そして、一部の領域において、分離溝2の突出した絶縁部材2aが絶縁層4に埋め込まれている。
【0052】
次に、その製造方法を述べる。まず、第1実施形態の第1の工程まで、図1(a)〜(c)に示すものと同様に行う。その後、裏面1b全体に絶縁層4を形成するための絶縁物質からなる膜を成膜する。
【0053】
次に、図4(a)に示すように、縦方向に電流を流す、つまり、支持体6と導通を持たせる素子3領域の絶縁物質からなる膜を剥離することにより、開口部11と絶縁層4とを形成する。剥離の方法としては、剥離時のマスクとしてレジスト材を塗布し、パターニングして、ドライエッチング、または、ウェットエッチングにより絶縁物質からなる膜を除去することができる。パターニング時のアライメントキーは、分離溝2の形成工程においてスクライブ領域等に形成すれば良い。
【0054】
続いて、図4(b)に示すように、導電性接着剤5を用いて半導体基板1における一部分に絶縁層4が形成された面と支持体6とを接合する(第2の工程)。これにより、絶縁層4の開口部11に導電性接着剤5が充填される。支持体6は、ドーパント不純物が高濃度にドープされたシリコンウェハを用いることができ、その抵抗率は、0.01Ωcm以下が望ましい。また、導電性接着剤5としては、例えば、半田や、金属フィラが含まれた樹脂等を用いることができる。以上の様にして、部分的に支持体6と導通を確保した半導体装置が完成する。
【0055】
ところで、本実施形態によれば、第1実施形態と同様の効果を発揮することができる。さらに、絶縁層4の無い領域、つまり、開口部11が形成された領域の素子3は、支持体6と導通を持たすことができ、絶縁層4のある領域はSOI構造になった素子3を形成できる。つまり、電気的に絶縁分離された領域と支持体6と導通を持つ領域とが混在した構造を持つ半導体装置およびその製造方法を提供することができる。仮に、この様な構造をSOI基板を用いた場合に形成しようとすると、絶縁層4をエッチングを用いて取り除いた後にシリコンの単結晶を充填する等の複雑な工程が必要であるが、本実施形態によれば容易にこの様な構造を形成することができる。
【0056】
なお、本例では、絶縁層4を半導体基板1に形成した後に支持体6を接合する例について示したが、絶縁層4を支持体6に形成しておき、支持体6を半導体基板1と位置合わせして接合しても良い。また、支持体6としては、その他、プリント配線基板等の実装基板やメタル基板等を用いることができる。また、その他の各々の部材の具体例等、記載していない内容は第1実施形態と同様である。
【0057】
また、本実施形態に第2実施形態を適用して、第1の工程の後に、半導体基板1の裏面1bに金属を形成して分離溝2上の金属を除去し、その後、第2の工程を行っても良い。また、本実施形態に第3実施形態を適用して、第1の工程における薄厚化を、水素イオンの注入を利用して行っても良い。
【図面の簡単な説明】
【図1】第1実施形態の半導体装置の概略断面図である。
【図2】第2実施形態の半導体装置の概略断面図である。
【図3】第3実施形態の半導体装置の概略断面図である。
【図4】第4実施形態の半導体装置の概略断面図である。
【図5】従来のSOIウェハによる半導体装置の絶縁分離に関する概略断面図である。
【符号の説明】
1…半導体基板、1a…表面、1b…裏面、2…分離溝、2a…絶縁部材、
3…素子、4…絶縁層、6…支持体、8…支持用の基板、9…金属、
10…イオン注入層、11…開口部。
Claims (12)
- 半導体基板(1)の表面(1a)側に形成された素子(3)が、前記半導体基板(1)の内部まで達する分離溝(2)によって区画され、前記分離溝(2)内が絶縁部材(2a)で埋設されたものを用意する工程と、
前記半導体基板(1)の裏面(1b)側から前記絶縁部材(2a)の底部が突出するまで前記半導体基板(1)を薄厚化する第1の工程と、
前記絶縁部材(2a)が突出した前記裏面(1b)において、前記分離溝(2)で区画された領域を単位として、一部の領域を、前記裏面(1b)を絶縁層(4)を介して支持体(6)と接合して、前記突出した絶縁部材(2a)が前記絶縁層(4)に埋め込まれた状態にし、その他の領域を、前記半導体基板(1)と前記支持体(6)との導通を確保して接合する第2の工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2の工程において、前記絶縁層(4)を前記裏面(1b)に形成した後、前記支持体(6)と接合する、または、前記絶縁層(4)を前記支持体(6)に形成した後、前記支持体(6)を前記半導体基板(1)と位置合わせして接合することを特徴とする請求項1に記載の製造方法。
- 前記第2の工程において、化学気相成長法により形成された酸化シリコン膜、若しくは、窒化シリコン膜、または、液状の絶縁材料を塗布した後に固化させて形成する膜、または、非導電性の接着フィルムを用いて、前記裏面(1b)の全体に対して、絶縁物質からなる膜を形成した後、
前記その他の領域に相当する部分の前記絶縁物質からなる膜を除去することにより前記絶縁層(4)を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2の工程を、前記その他の領域において形成された前記絶縁層(4)の開口部(11)に対して、導電性接着剤(5)が充填されるように行うことを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置の製造方法。
- 前記支持体(6)は、実装基板、メタル基板、前記開口部(11)において前記半導体基板(1)との導通が確保できる様に不純物が含まれたシリコンウェハのうちのいずれか1つであることを特徴とする請求項1ないし4のいずれか1つに記載の製造方法。
- 前記第1の工程の後、前記裏面(1b)に金属(9)を形成し、その後、前記分離溝(2)の前記絶縁部材(2a)上の前記金属(9)を除去し、続いて、前記第2の工程を行うことを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置の製造方法。
- 前記第1の工程を、前記半導体基板(1)を研削加工し、続いて、前記分離溝(2)内の前記絶縁部材(2a)と半導体基板材料との選択ができる条件での研磨加工、または、エッチング加工により行うことを特徴とする請求項1ないし6のいずれか1つに記載の製造方法。
- 前記第1の工程を、前記半導体基板(1)の前記表面(1a)から水素イオンを注入してイオン注入層(10)を所望の深さに形成し、前記半導体基板(1)を熱処理することにより前記イオン注入層(10)で剥離させた後、
前記分離溝(2)内の前記絶縁部材(2a)と半導体基板材料との選択ができる条件での研磨加工、または、エッチング加工により行うことを特徴とする請求項1ないし6のいずれか1つに記載の製造方法。 - 前記第1の工程を、前記半導体基板(1)の表面(1a)に支持用の基板(8)を接着した状態で行うことを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置の製造方法。
- 前記支持用の基板(8)は、シリコンウェハ、ガラス基板、セラミック基板、メタル基板、テープ部材のうちのいずれか1つであることを特徴とする請求項9に記載の製造方法。
- 前記分離溝(2)を前記素子(3)の活性領域以上の深さにし、前記分離溝(2)内の前記絶縁部材(2a)を、酸化シリコンで充填するか、または、前記分離溝(2)の側壁と底部とに所望の厚みの酸化シリコン膜を形成した後、前記分離溝(2)のその他の領域を多結晶シリコンで充填することにより形成することを特徴とする請求項1ないし10のいずれか1つに記載の製造方法。
- 前記半導体基板(1)はシリコンウェハ、または、炭化シリコンウェハであることを特徴とする請求項1ないし11のいずれか1つに記載の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30426299A JP4631113B2 (ja) | 1999-10-26 | 1999-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30426299A JP4631113B2 (ja) | 1999-10-26 | 1999-10-26 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010004351A Division JP4894932B2 (ja) | 2010-01-12 | 2010-01-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001127149A JP2001127149A (ja) | 2001-05-11 |
JP4631113B2 true JP4631113B2 (ja) | 2011-02-16 |
Family
ID=17930944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30426299A Expired - Fee Related JP4631113B2 (ja) | 1999-10-26 | 1999-10-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4631113B2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10300577B4 (de) * | 2003-01-10 | 2012-01-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiterbauelement mit vertikalem Leistungsbauelement aufweisend einen Trenngraben und Verfahren zu dessen Herstellung |
EP1695387A4 (en) * | 2003-12-10 | 2009-07-29 | Univ California Office Of The | SUBSTRATE WITH LITTLE TRANSMISSION FOR INTEGRATED MIX SIGNAL CIRCUITS |
JP2006179632A (ja) * | 2004-12-22 | 2006-07-06 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP5151012B2 (ja) * | 2005-05-30 | 2013-02-27 | 富士電機株式会社 | 半導体装置の製造方法 |
US8222116B2 (en) | 2006-03-03 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
JP5276792B2 (ja) * | 2006-03-03 | 2013-08-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
CN101401195B (zh) | 2006-03-28 | 2010-11-03 | 夏普株式会社 | 半导体元件的转印方法和半导体装置的制造方法以及半导体装置 |
JP2007309914A (ja) * | 2006-04-20 | 2007-11-29 | Denso Corp | 物理量センサの製造方法 |
JP2007317839A (ja) * | 2006-05-25 | 2007-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP4844356B2 (ja) * | 2006-11-09 | 2011-12-28 | 株式会社デンソー | 半導体装置の製造方法 |
JP5217348B2 (ja) * | 2006-12-06 | 2013-06-19 | 株式会社デンソー | 半導体装置 |
US8026572B2 (en) | 2006-12-06 | 2011-09-27 | Denso Corporation | Semiconductor device and method for manufacturing same |
US7776718B2 (en) * | 2007-06-25 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers |
JP4600563B2 (ja) * | 2007-10-24 | 2010-12-15 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2009295659A (ja) * | 2008-06-03 | 2009-12-17 | Oki Semiconductor Co Ltd | 基板厚み測定方法、基板、半導体装置、及び半導体装置の製造方法 |
JP5386862B2 (ja) * | 2008-06-18 | 2014-01-15 | 信越半導体株式会社 | 半導体装置の製造方法 |
US7989282B2 (en) * | 2009-03-26 | 2011-08-02 | International Business Machines Corporation | Structure and method for latchup improvement using through wafer via latchup guard ring |
JP2011044667A (ja) * | 2009-08-24 | 2011-03-03 | Shin Etsu Handotai Co Ltd | 半導体装置の製造方法 |
JP5115567B2 (ja) * | 2010-02-19 | 2013-01-09 | ソニー株式会社 | 固体撮像装置とその製造方法、並びに半導体装置とその製造方法 |
EP2426709A1 (en) * | 2010-09-02 | 2012-03-07 | Nxp B.V. | Semiconductor Substrate |
US9947688B2 (en) | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
US20130154049A1 (en) * | 2011-06-22 | 2013-06-20 | George IMTHURN | Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology |
JP6194824B2 (ja) | 2014-03-18 | 2017-09-13 | 株式会社デンソー | 半導体装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60149146A (ja) * | 1983-12-14 | 1985-08-06 | Nec Corp | 半導体装置の製造方法 |
JPH05166920A (ja) * | 1991-12-19 | 1993-07-02 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH10199840A (ja) * | 1997-01-06 | 1998-07-31 | Sony Corp | Soi基板の製造方法 |
-
1999
- 1999-10-26 JP JP30426299A patent/JP4631113B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60149146A (ja) * | 1983-12-14 | 1985-08-06 | Nec Corp | 半導体装置の製造方法 |
JPH05166920A (ja) * | 1991-12-19 | 1993-07-02 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH10199840A (ja) * | 1997-01-06 | 1998-07-31 | Sony Corp | Soi基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2001127149A (ja) | 2001-05-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060112 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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