JPWO2003060722A1 - メモリシステム及びメモリカード - Google Patents
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Abstract
Description
本発明は、マルチバンクを備えたフラッシュメモリ等の不揮発性メモリを複数チップ用いるメモリシステム若しくはメモリカードに関し、例えばマルチメディアカードなどのメモリカードに適用して有効な技術に関する。
背景技術
フラッシュメモリはメモリセルトランジスタのフローティングゲート等に対する電子の注入又は引き抜きによりその閾値電圧を相違させることで情報記憶を行なうことができる。本明細書においてメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態と称する。書き込みデータに従って情報記憶を行なう場合、消去状態のメモリセルトランジスタに対し、書込みデータの論理値に応じてメモリセルトランジスタに高電圧を印加する。メモリセルトランジスタに所望の閾値電圧を得るには比較的長い処理時間を必要とする。
従来フラッシュメモリチップとメモリコントローラを搭載したフラッシュメモリカードにおいて、書き込み動作を見掛け上高速化するのに、インタリーブ書き込み動作を採用するものがある。例えば、カード基板にフラッシュメモリチップを複数個搭載し、一のフラッシュメモリチップに書き込み動作を指示して書き込み動作を開始させた後、他のフラッシュメモリに書き込み動作を指示して書き込み動作を開始させるような動作である。この動作により、書き込み動作時間が見掛け上見えなくなるには多数のフラッシュメモリチップを搭載しなければならない。即ち、一つのフラッシュメモリチップに対して書き込みアドレスや書き込みデータを与えて書き込み動作を指示する書き込みセットアップの時間と、書き込みセットアップによって指示されたメモリアドレスに書込みデータを書き込む書き込み動作の時間とを比較すると、書き込み動作時間の方がはるかに長い。この書き込み動作時間を埋めるように、他のフラッシュメモリに対する書き込みセットアップを順次行なっていけば、大多数のフラッシュメモリチップに対する書き込み動作を部分的に並列化でき、多くのフラッシュメモリチップの書き込み動作時間が見掛け上見えなくなる。
しかしながら、フラッシュメモリ単位でインタリーブ書き込みを行なう従来方式では、書き込み動作時間が見掛け上見えなくなるには多数のフラッシュメモリチップを搭載しなければならないため、メモリカードの大型化、コスト上昇を招いてしまう。
本発明の目的は、メモリカードの大型化若しくはコスト上昇を招くほどフラッシュメモリチップを多く搭載することなく書き込み速度を高速化することができるメモリシステム、更にはメモリカードを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
発明の開示
〔1〕本発明に係るメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。
上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作が可能である。同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。
前記同時書き込み動作は、例えばメモリバンクを指定した書き込み動作の直列的な複数の指示の後に当該複数のメモリバンクに対して同じタイミングで開始される書き込み動作である。前記インタリーブ書き込み動作は、例えば既に開始された書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始していく書き込み動作である。
本発明の一つの望ましい形態として、前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別するのがよい。レジスタ設定で指示することも可能であるが、これに比べると、特別な制御形態を省くことができる。書き込みアドレス情報及び書き込みデータ情報に付随して書き込みコマンドを与えてやれば済む。
本発明の一つの望ましい形態として、前記夫々の不揮発性メモリチップがチップ選択端子及びその他複数のアクセス端子を有するとき、メモリコントローラが複数の不揮発性メモリチップに対して個別にアクセス制御可能とする接続形態を簡単に得るには、前記メモリコントローラは、夫々の不揮発性メモリチップの前記チップ選択端子に個別接続されるチップ選択信号出力端子と、夫々の不揮発性メモリチップの前記アクセス端子に共通接続される複数のアクセス情報端子とを有するとよい。
〔2〕本発明に係る別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記複数の不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンクに対するインタリーブ書き込みを指示することが可能である。
前記インタリーブ書き込み指示は、例えば、既に開始させた書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始させる書き込み動作指示である。
上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対するインタリーブ書き込み動作が可能である。インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。
〔3〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンク間に対して同時書き込みを指示することが可能である。
前記同時書き込み指示は、例えば、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示である。
上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対する同時書き込み動作が可能である。同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化できる。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。
〔4〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと前記複数のフラッシュメモリチップに対して個別にアクセス制御可能なメモリコントローラと、前記メモリコントローラに接続されるSRAMとを含む。前記SRAMはフラッシュメモリチップに対する書込みデータを一時的に格納可能である。前記メモリコントローラは、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンクに対してインタリーブ書き込みを指示することと、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンク間に対して同時書き込みを指示することを、選択可能である。
インタリーブ書き込み又は同時書き込みによるフラッシュメモリチップに対するデータに書き込み動作速度よりも、ホストシステムから送られてくる書き込みデータの転送速度の方が速い場合には、SRAMは書き込みデータバッファとして利用される。前記書き込み速度が前記データ転送速度よりも速い場合にはSRAMを書き込みデータバッファとして利用することを要しない。
〔5〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと、前記フラッシュメモリチップをアクセスコマンドを用いてアクセス制御するメモリコントローラとを含む。前記メモリコントローラは、第1コマンドコード、第1コマンドコードに後続させたメモリバンクのアドレス情報、及びメモリバンクのアドレス情報に後続する第2コマンドコードを出力して、前記アドレス情報で指定されるメモリバンクに対し、第2コマンドコードの入力毎にメモリ動作を開始させる。また、第1コマンドコード、第1コマンドコードに後続させたメモリバンクのアドレス情報、メモリバンクのアドレス情報に後続させた第3コマンドコード、第3コマンドコードに後続させたメモリバンクのアドレスアドレス情報、及びメモリバンクのアドレス情報に後続させた第2コマンドコードを出力して、前記第1コマンドコードから第2コマンドコードの間で前記第3コマンドで区切られた複数のアドレス情報で指定される複数のメモリバンクに対し、第2コマンドコードの入力に応答して同時にメモリ動作を開始させる。前者が前記インタリーブ書き込み動作であり、後者が前記同時書き込み動作である。
前記第1コマンドコードは書き込み動作の種類を与えるコマンドコードであり、第2コマンドコードは書き込み動作の開始を指示するコマンドコードであり、第3コマンドコードはアドレス情報が後続することを示すコマンドコードである。
〔6〕本発明に係るメモリカードは、カード基板に、外部接続端子と、前記外部接続端子に接続された外部インタフェース回路と、前記外部インタフェース回路に接続されたメモリコントローラと、前記メモリコントローラにより個別にアクセス制御を受ける複数のフラッシュメモリチップとを有する。前記フラッシュメモリチップは、夫々独立にメモリ動作可能な複数のメモリバンクを有する。前記メモリコントローラは前記フラッシュメモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。
書き込みデータバッファとしてSRAMを搭載してもよい。マルチメディアカード等に適用する場合、前記外部接続端子は1ビットのデータ入出力端子、1ビットのコマンド端子、電源電圧端子、回路の接地電圧端子、及びクロック端子を含む。
このメモリカードにおいても、上記同様に、同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化することができるから、書き込み処理の高速なメモリカードを構成するのに不揮発性メモリチップの数を比較的少なくすることができ、メモリカードのコスト上昇を抑えて書き込み動作の高速化を実現することができる。
〔7〕本発明に係る不揮発性半導体記憶装置は、メモリコントローラと1以上の不揮発性メモリとを有する。前記メモリコントローラは前記1以上の不揮発性メモリに対して、情報が書き込まれるべきアドレスを示すアドレス情報を含む書込指示コマンドを発行する。前記不揮発性メモリのうち、第1の不揮発性メモリはアドレスにより分離される複数の記憶領域を有し、それぞれの記憶領域は他の記憶領域と並行してメモリアクセス動作が可能とされる。記メモリコントローラは前記第1の不揮発性メモリの第1の記憶領域に含まれるアドレスへの情報の書込を指示する第1の書込指示コマンドを発行した後、前記第1の記憶領域での書込動作が完了する前に、前記第1の不揮発性メモリの第2の記憶領域に含まれるアドレスへの情報の書込を指示する第2の書込指示コマンドを発行可能である。
前記不揮発性メモリは、例えば、複数のメモリ素子を有し、前記不揮発性メモリの書込動作は、前記書込指示コマンドにより指示されるアドレスに応じて一群のメモリ素子を選択し、選択されたそれぞれのメモリ素子に書き込まれるべき情報に応じたしきい値電圧に変化させるものである。
前記不揮発性メモリの書込動作は、例えば、メモリセルのしきい値電圧を変化させるための第1の動作と、それぞれのメモリセルのしきい値電圧が前記書き込まれるべき情報に対応したしきい値電圧に変化したか否かを確認するための第2の動作とを含み、前記第2の動作の後、少なくとも1のメモリセルのしきい値電圧が書き込まれるべき情報に対応したしきい値電圧に変化していない場合、前記第1の動作を行う。
前記複数のメモリ素子は、例えば、3以上のしきい値電圧分布のうち、書き込まれるべき情報に対応したしきい値電圧分布に含まれるしきい値電圧とされる。
〔8〕本発明に係る不揮発性記憶装置は、データの入出力に用いられる第1端子と、動作指示コマンドの入力に用いられる第2端子と、データの入出力及び動作指示コマンドの入力のタイミングを指示するクロックの入力に用いられる第3端子を有する。更に、前記第2端子から入力された動作指示コマンドに応じた動作を制御する制御部と、前記制御部の制御に基づきデータの格納又は読み出しを行う1以上の不揮発性メモリとを有する。前記不揮発性メモリはアドレスに対応した複数のメモリ素子を有し、前記複数のメモリ素子は複数のグループに分類され、第1グループのデータ格納動作中に他のグループにおいてデータの格納動作を開始することが可能とされる。
前記制御部は、例えば、前記第1端子から入力されたデータを所定バイト毎に分割し、第1データを第1の不揮発性メモリの前記第1グループに格納指示し、第2データを前記第1の不揮発性メモリの第2グループに格納指示する。
上記において、前記制御部は、例えば、前記不揮発性メモリへの格納動作を指示する格納指示コマンドを発行する。前記格納指示コマンドは、該コマンドが格納指示コマンドであることを示す第1コマンドと、データを格納すべきメモリ素子を指示するアドレス情報と、格納すべきデータと、格納動作開始を指示する第2コマンドから構成される。
上記において前記制御部は、例えば、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データと、前記第2コマンドとを発行した後、前記第1コマンドと、前記第1の不揮発性メモリの前記第2グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行する。
また、上記において、前記制御部は、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データとを発行した後、前記第1コマンドと、前記第1の不揮発性メモリの前記第2グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行する。
更に観点を変えて前記制御部は、例えば、前記第1端子から入力されたデータを所定バイト毎に分割し、第1データを第1の不揮発性メモリの前記第1グループに格納指示し、第2データを第2の不揮発性メモリの第1グループに格納指示する。
上記において前記制御部は、例えば、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データと、前記第2コマンドとを発行した後、前記第1コマンドと、前記第2の不揮発性メモリの前記第1グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行する
上記において前記制御部は、例えば、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データとを発行した後、前記第1コマンドと、前記第2の不揮発性メモリの前記第1グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行する。
発明を実施するための最良の形態
《メモリシステム》第1図には本発明に係るメモリシステムの一例であるメモリカードが示される。同図に示されるメモリカード1は、カード基板2に、夫々独立にメモリ動作可能な複数例えば2個のメモリバンクBNK1,BNK2を有する複数の不揮発性メモリチップ例えば2個のフラッシュメモリチップCHP1,CHP2と、前記フラッシュメモリチップCHP1,CHP2に対して個別にアクセス制御可能なメモリコントローラ5と、前記メモリコントローラ5に接続するSRAM6を有する。前記SRAM6はフラッシュメモリチップCHP1,CHP2に対する書き込みデータを一時的に格納するデータバッファとしての利用が可能にされる。前記メモリコントローラ5は前記フラッシュメモリチップCHP1,CHP2のメモリバンクBNK1,BNK2に対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。
前記フラッシュメモリチップCHP1,CHP2の詳細は後で説明することとして、ここでは前記同時書き込み動作又はインタリーブ書き込み動作の指示に応答する為の機能について予め説明する。夫々のフラッシュメモリチップCHP1,CHP2は、チップ選択端子/CE、リセット端子/RES、ライトイネーブル端子/WER、アウトプットイネーブル端子/OE、コマンドデータイネーブル端子/CDE、シリアルクロック端子SC、入出力端子I/O[0:7]、及びレディー/ビジー端子R/Bを有する。入出力端子I/O[0:7]はデータ入出力、アドレス入力、及びコマンド入力に兼用される。入出力端子I/O[0:7]からのコマンド入力はコマンドイネーブル信号/CDEの変化に同期される。データ入出力はシリアルクロックSCに同期される。アドレス情報の入力はライトイネーブル信号/WEの変化に同期される。
フラッシュメモリチップCHP1に対する動作選択はメモリコントローラ5よりのチップ選択信号/CE0で指示され、フラッシュメモリチップCHP2に対する動作選択はメモリコントローラ5よりのチップ選択信号/CE1で指示される。フラッシュメモリチップCHP1,CHP2のその他のインタフェース端子は対応するもの同志で共通にメモリコントローラ5の対応端子に共通接続される。
チップイネーブル信号/CE0,/CE1で動作選択されたフラッシュチップCHP1、CH2に対するメモリ動作内容は、入出力端子I/O[0:7]を介して供給されるコマンド及びアドレス情報、そして必要な場合には書き込みデータによって指示される。アドレス情報にはメモリバンクBNK1又はBNK2の指定情報、指定されたメモリバンクにおけるアクセスアドレス情報等が含まれる。このメモリ動作内容を指示する動作をセットアップ動作と称する。セットアップ動作は外部とのインタフェースを必ず必要とするからメモリバンク毎に直列的に行われなければならない。動作選択されたフラッシュチップCHP1、CH2はセットアップ動作で指示された内容にしたがって、フラッシュメモリセルに対する書き込み、消去、又は読み出しなどのメモリ動作を行なう。メモリ動作は前記セットアップ動作で供給されたアクセス制御情報に従ってバンク毎に独立に行なう事ができる。したがって、メモリ動作はメモリバンク間で並列化可能である。
第2図には一例として書き込みのためのセットアップ動作(書き込みセットアップ動作)とメモリ動作(書き込み動作)のタイミングチャートが例示される。書き込みセットアップ動作で入力される“10H”は書き込みコマンド、“SA(1),SA(2)”はセクタアドレス、“CA(1),CA(2)”はカラムアドレス、“Din1〜DinN”は書込みデータ、“40H”は書き込み開始コマンドである。
第2図において書き込み動作の時間(書き込み動作時間Tprog)は書き込みセットアップの時間(書き込みセットアップ時間Tsetup)に比べて格段に長い。書き込みデータDin1〜DinNのデータ量は一般的に多く、書き込みセットアップ時間TsetupはSC同期で入力される書き込みデータ量に比例する。
第3図には動作選択された一つのフラッシュメモリチップにおいて1個づつメモリバンクを動作させる1バンク動作のタイミングチャートが例示される。書込みデータはDin1〜DinNとされる。メモリバンクBNK1,BNK2毎に直列的に書込み動作が行なわれる。
第4図には2バンク同時書込みのタイミングチャートが例示される。コマンド等の入力にはTsetupの約2倍の時間がかかるが、2個のメモリバンクBNK1,BNK2の動作時間は、並列動作故に時間Tprogで済む。
第5図にはインタリーブ書込み動作のタイミングチャートが例示される。前記2バンク同時書き込み動作は一のメモリバンクを指定した書込み動作の指示に応答するメモリ動作の開始前に続けて他のメモリバンクを指定した書込み動作の指示があるとき双方のメモリバンクを同時並列に書込み動作させるものである。これに対し、インタリーブ書込み動作は、一のメモリバンクを指定した書込み動作の指示に応答するメモリ動作中でも他のメモリバンクを指定した書込み動作の指示に応答してメモリ動作可能とする動作を意味する。時間Txは書き込み動作の開始を指示するコマンドコード“40H”の発行から、次の書込み動作のセクタアドレス発行までの時間であり、其の時間は実質的に0に近付けることができる。
第4図の書込みセットアップ動作における書込みアクセスコマンドのコマンドコードは“10H”“41H”,“40H”であり、第5図の書込みセットアップ動作における書込みアクセスコマンドのコマンドコードは“10H”,“40H”,“40H”である。第5図の時間Txが実質的に0であれば、第4図の2バンク並列同時書き込みの為の書込みセットアップ動作時間と、第5図のインタリーブ書込み動作のための書込みセットアップ動作時間は実質的に等しくなる。要するに、第4図の2バンク並列同時書き込み動作時間と、第5図のインタリーブ書込み動作時間は、最短で2Tsetup+Tprogになる。これに対して第3図の1バンク動作では2個のメモリバンクBNK1,BNK2に対する書込みの最短時間は2Tsetup+2Tprogになる。
上述の如く、フラッシュメモリチップCHP1,CHP2は、セットアップ動作で与えられるコマンドコードによって、複数メモリバンクに対する並列同時書き込み動作と、インタリーブ書込み動作が区別されて指示される。また、複数のメモリバンク3,4で並列に書き込み又はインタリーブ書込み動作が可能であるから、書込み動作によるビジー状態の期間を短縮することが可能である。要するに、メモリコントローラ5からの書き込み動作の指示に対する処理を高速化することが可能である。
フラッシュメモリチップにおける並列に書き込み又はインタリーブ書込み動作により書き込み処理を高速化できることが理解されたところで、1個のフラッシュメモリチップにおけるメモリバンクの数と書込み速度の関係を書込み動作態様毎にまとめる。
第6図には書込み動作態様毎に書込み動作タイミングと書き込み速度が例示される。第6図において、書き込み動作の書込み単位をNバイトとする。メモリバンクが1個のフラッシュメモリチップの書込み速度は、N/(Tsetup+Tprog)[Bytes/sec]となる。
S個のメモリバンクを有するフラッシュメモリチップにおけるS個のメモリバンク同時書込みを行なう場合の書込み速度はS・N/(S・Tsetup+Tprog)[Bytes/sec]になる。
S個のメモリバンクを有するフラッシュメモリチップにおけるS個のメモリバンクに対するインタリーブ書込みを行なう場合の書込み速度は、(S−1)・TsetupとTprogの大小関係によって場合分けされる。即ち、メモリバンクBNK1〜BNKSまでセットアップ動作を一巡したとき、メモリバンクBNK1の書込み動作が既に終了しているか否かの観点より場合分けされる。(S−1)・Tsetup≧Tprogのとき書込み速度はN/Tsetup[Bytes/sec]となる。(S−1)・Tsetup<Tprogのとき書込み速度はS・N/(Tsetup+Tprog)[Bytes/sec]になる。
第7図にはN=2Kバイト、Tsetup=100μsec、Tprog=1000μsecとするときインタリーブ書込みと同時書込みの夫々における1個のフラッシュメモリのメモリバンクの数と第6図で説明した書込み速度の関係が例示される。インタリーブ書込みの場合にはメモリバンク数をある値まで増やすとそれ以上増やしても書き込み動作速度は変わらない。同時書込みの場合にはバンク数を増やすに従って書き込み動作速度の上昇率は漸次減少する。バンク数が比較的少ない所ではインタリーブ書込みと同時書込みの書込み動作速度はほぼ同じになる。
次に、複数個のフラッシュメモリチップにおけるメモリバンク数と書込み速度の関係を書込み動作態様毎にまとめる。
第8図には1バンクフラッシュメモリチップをU個用いたときの書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、U個のメモリバンクを有する1個のフラッシュメモリチップに対するインタリーブ書込み動作態様と等価になり、第6図におけるSバンクインタリーブ書込み動作に対応する。(U−1)・Tsetup≧Tprogのとき書込み速度はN/Tsetup[Bytes/sec]となる。(U−1)・Tsetup<Tprogのとき書込み速度はU・N/(Tsetup+Tprog)[Bytes/sec]になる。
第9図にはSバンクフラッシュメモリチップをU個用いたときの同時書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、第6図におけるSバンク同時書込み動作のU倍の処理に対応する。このときの書込み速度は、S(U−1)・TsetupとTprogの大小関係によって場合分けされる。即ち、全てのチップCHP1〜CHPUのメモリバンクに対してセットアップ動作を完了したとき、一つのチップCHP1における全てのメモリバンクBNK1〜BNKSのインタリーブ書込みが既に終了しているか否かの観点より場合分けされる。S(U−1)・Tsetup≧Tprogのとき書込み速度はN/Tsetup[Bytes/sec]となる。S(U−1)・Tsetup<Tprogのとき書込み速度はS・U・N/(S・Tsetup+Tprog)[Bytes/sec]になる。
第10図にはSバンクフラッシュメモリチップをU個用いたときのインタリーブ書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、S・U個のメモリバンクを有する1個のフラッシュメモリチップに対するインタリーブ書込み動作態様と等価になり、第6図におけるSバンクインタリーブ書込み動作のU倍の処理に対応する。このときの書込み速度は、(S・U−1)・TsetupとTprogの大小関係によって場合分けされる。即ち、全てのチップCHP1〜CHPUのメモリバンクに対してセットアップ動作を一巡したとき、一つのチップCHP1における一つのメモリバンクBNK1のインタリーブ書込みが既に終了しているか否かの観点より場合分けされる。(SU−1)・Tsetup≧Tprogのとき書込み速度はN/Tsetup[Bytes/sec]となる。(SU−1)・Tsetup<Tprogのとき書込み速度はS・U・N/(Tsetup+Tprog)[Bytes/sec]になる。
上記第8図乃至第10図の書込み動作態様において、書込み速度がN/Tsetup[Bytes/sec]になる場合、即ちチップ数を増やしても書込み速度が上がらないという状態は、メモリコントローラ5からフラッシュメモリチップにセットアップデータと書き込みデータを常に送り続けることができる状態を意味する。このチップ数を増やしても書込み速度が上がらないという境界点のチップ数が、夫々の書込み動作態様における書込み速度最大となるシステムの面積最小値、要するにフラッシュメモリチップ数の最小値を与えることになる。第11図にはその観点より、上記第8図乃至第10図の夫々の書込み動作態様において書込み速度が最大となるチップ数とメモリバンク数との関係を例示する。同図ではTsetup=100μsec、Tprog=1000μsecを条件としている。第11図によれば、独立にメモリ動作可能なメモリバンクを複数個持つマルチバンク構成のフラッシュメモリチップを用いてメモリチップ内同時書き込み又はメモリチップ内インタリーブ書込みを行なえば、書込み速度の高速なメモリシステムを構築するときに必要なフラッシュメモリチップの数を少なくすることができる、ということが明らかになる。
上述の如く、選択可能な同時書き込み動作ではマルチチップのマルチバンクに対して書き込みセットアップ時間に対し格段に長い書き込み動作を完全並列化でき、選択可能なインタリーブ書き込み動作ではマルチチップのマルチバンクに対して一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。
前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別しており、これをレジスタ設定で指示することも可能であるが、レジスタ設定に比べると、特別な制御形態を省くことができる。書き込みアドレス情報及び書き込みデータ情報に付随して書き込みコマンドを与えてやれば済む。
《マルチメディアカードへの適用》第12図には本発明を適用したマルチメディアカードが例示される。マルチメディアカード11は、その標準化団体による仕様によれば、24mm×32mm×1.4mmのカード寸法を有する。カード基板12には、接続端子として、カードセレクト信号CSを入力する1個の接続端子13a、コマンドCMDを入力する1個の接続端子13b、クロック信号CLKを入力する1個の接続端子13c、データDATを入出力する1個の接続端子13d、電源電圧Vccが供給される1個の接続端子13e、及びグランド電圧Vssが供給される2個の接続端子13f,13gを有する。
カード基板12には、インタフェースドライバ14、前記メモリコントローラ5、SRAM6、及びフラッシュメモリチップCHP1,CHP2を有する。前記メモリコントローラ5はインタフェース制御部15とメモリ制御部16を有する。前記インタフェース制御部15は、ホストインタフェース制御、ファイルコントロール制御、及びデータ転送制御の為の制御ロジック回路を有する。インタフェース制御部15は、インタフェースドライバ14を介してホストシステムから供給されるコマンドを受け付け、これを解読して、メモリコントロール部16に動作を指示する。メモリコントロール部16はその指示を受けてフラッシュメモリチップCHP1,CHP2に対するファイルデータのアクセス制御を行う。例えば、インタフェース制御部15は外部から供給された書込みデータを一時的にSRAMに蓄え、メモリコントロール部16に前述のマルチチップのマルチバンクに対する同時書き込み、或はマルチチップのマルチバンクに対するインタリーブ書込みを指示する。メモリコントロール部16はその指示に従ってフラッシュメモリチップCHP1、CHP2にコマンドコード及び書込みデータを供給し、マルチチップのマルチバンクに対する同時書き込み、或はマルチチップのマルチバンクに対するインタリーブ書込み等を制御する。
ここで、上記マルチメディアカード11における種々の書込み動作態様での書込み速度について説明する。前記フラッシュメモリチップCHP1,CHP2の特性をTsetup=100μsec、Tprog=2000μsecとし、前述のNに相当する書込み単位である1セクタを2kバイトとする。このとき、ホストシステムからデータ端子DATには50nsecの周期でシリアルにデータが入力されるから、2kバイトの書込みデータがデータ端子DATに入力されるのに、2048×8×50≒0.82msecの時間がかかる。
第13図には1個のフラッシュメモリチップの1個のメモリバンクだけを用いた動作形態(1バンク1チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、0.67Mバイト/secとなる。
第14図には2個のフラッシュメモリチップに対し夫々1個のメモリバンクを用いた動作形態(1バンク2チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、1.34Mバイト/secとなる。
第15図には1個のフラッシュメモリチップに対し2個のメモリバンクを同時書込みする動作形態(2バンク同時書き込み1チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、1.04Mバイト/secとなる。
第16図には2個のフラッシュメモリチップに対し夫々2個のメモリバンクを同時書込みする動作形態(2バンク同時書き込み2チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、2.08Mバイト/secとなる。
第17図には1個のフラッシュメモリチップに対し2個のメモリバンクをインタリーブ書込みする動作形態(2バンクインタリーブ書き込み1チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、1.24Mバイト/secとなる。
第18図には2個のフラッシュメモリチップに対し夫々2個のメモリバンクをインタリーブ書込みする動作形態(2バンクインタリーブ書き込み2チップ利用形態)の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、2.38Mバイト/secとなる。
第13図乃至第18図の動作形態毎の動作速度結果より、第16図に示される2バンク同時書き込み2チップ利用の動作形態、第18図に示される2バンクインタリーブ書き込み2チップ利用の動作形態の二つの動作形態を採用した場合にはホストシステム側からのデータ転送速度を相対的に速くすることができる。第16図に示される2バンク同時書き込み2チップ利用の動作形態は第9図の複数チップに対するSバンク同時書込みの一つの態様であり、第18図に示される2バンクインタリーブ書き込み2チップ利用の動作形態は第10図のSバンクインタリーブ書込みの一つの態様である。したがって、マルチチップのマルチバンクに対して同時書き込み動作又はインタリーブ書き込み動作を採用することにより、書き込み処理の高速なメモリシステムを構成可能であることが更に明らかになる。
同時書込みを採用するかインタリーブ書込みの何れを採用するかはホストシステム側の対応次第で任意である。第18図の場合には処理速度は最速であるが、ホストシステムは間段なく書込みコマンド及び書き込みデータを送り続けなければならない。第16図の場合はメモリカード側で僅かにビジー状態が発生し僅かに処理速度は落ちるが、ビジー状態の期間にホストシステムはその他の処理を行なう自由度を得ることになる。
《フラッシュメモリの全体構成》第19図には前記フラッシュメモリチップCHP1の一例が全体的に示される。
前記フラッシュメモリチップCHP1は、単結晶シリコンのような1個の半導体基板(半導体チップ)22に、夫々独立にメモリ動作可能な複数個例えば2個のメモリバンクBNK1,BNK2と、前記2個のメモリバンクBNK1,BNK2に対するメモリ動作を制御する制御部25と、前記メモリバンクBNK1,BNK2毎に設けられたステータスレジスタ26,27と、外部とのインタフェース制御部28と、メモリバンクBNK1,BNK2毎に割り当てられた救済回路29,30と、アドレスバッファ31と、アドレスカウンタ32と、内部電源回路33とを有する。前記制御部25は、コマンドデコーダ40、CPU(中央処理装置)及びその動作プログラムメモリ(PGM)を有するプロセッサ(プロセッサを単にCPUとも記す)41、データ入出力制御回路42を有する。
フラッシュメモリチップCHP1の入出力端子I/O[7:0]はアドレス入力、データ入出力、コマンド入力に兼用される。入出力端子I/O[7:0]から入力されたXアドレス信号はインタフェース制御部28を介してXアドレスバッファ31に供給され、入力されたYアドレス信号はインタフェース制御部28を介してYアドレスカウンタ32にプリセットされる。入出力端子I/O[7:0]から入力されたコマンドはインタフェース制御部28を介してコマンドデコーダ40に供給される。入出力端子I/O[7:0]からメモリバンクBNK1,BNK2に供給されるべき書込みデータはインタフェース制御部28を介してデータ入出力制御回路42に与えられる。メモリバンクBNK1,BNK2からのリードデータはデータ入出力制御回路42からインタフェース制御部28介して入出力端子I/O[7:0]に与えられる。尚、入出力端子I/O[7:0]から入出力される信号を便宜上信号I/O[7:0]とも称する。
前記インタフェース制御部28はアクセス制御信号として、前述のチップイネーブル信号/CE、出力イネーブル信号/OE、書き込みイネーブル信号/WE、シリアルクロック信号SC、リセット信号/RES及びコマンドイネーブル信号/CDEを入力する。信号名の直前に記付された記号/は当該信号がロー・イネーブルであることを意味する。インタフェース制御部28は、それら信号の状態に応じて外部との信号インタフェース機能などを制御する。
前記夫々のメモリバンクBNK1,BNK2は、記憶情報の書き換え可能な不揮発性メモリセルを多数有する。不揮発性メモリセルの一部は欠陥メモリセルを置き換えるための救済用(冗長用)メモリセルとされる。前記救済回路29、30は、救済用メモリセルによって置き換えるべき欠陥メモリセルのアドレスをプログラム可能なプログラム回路(図示せず)と、プログラムされた救済すべきアドレスがアクセスアドレスとして指定されたかを判定するアドレスコンパレータ(図示せず)を有する。前記メモリバンクBNK1,BNK2から不揮発性メモリセルを選択するためのXアドレス信号はアドレスバッファ31から出力され、前記メモリバンクBNK1,BNK2から不揮発性メモリセルを選択するためのYアドレス信号はアドレスカウンタ32から出力される。Xアドレス信号及びYアドレス信号は、救済回路29,30に供給され、救済すべきアドレスである場合にはアドレスの置き換えが行われ、救済すべきアドレスでない場合にスルーで、メモリバンクBNK1,BNK2に供給される。
前記夫々のメモリバンクBNK1,BNK2は、特に制限されないが、第20図に例示されるように、メモリセルアレイ50、Xアドレスデコーダ51、Yアドレスデコーダ52、Yスイッチ回路53、センスラッチ回路54、及びデータラッチ回路55等を有する。前記メモリセルアレイ50は電気的に消去及び書き込み可能な不揮発性メモリセルを多数有する。例えば、第21図に例示されるように、不揮発性メモリセルMCは、半導体基板若しくはメモリウェルSUBに形成されたソースS及びドレインDと、チャンネル領域に酸化膜を介して形成されたフローティングゲートFG、そしてフローティングゲートFGに層間絶縁膜を介して重ねられたコントロールゲートCGを有して構成される。前記メモリセルアレイ50は第22図に例示されるAND型アレイの場合、主ビット線MBLに、代表的に例示された副ビットSBLが選択MOSトランジスタM1を介して接続され、副ビット線SBLに不揮発性メモリセルMCのドレインが結合される。副ビット線SBLを共有する不揮発性メモリセルMCのソースは第2選択MOSトランジスタM2を介してソース線SLに共通接続される。第1選択MOSトランジスタM1は行方向単位でビット線制御線SDiにてスイッチ制御され、第2選択MOSトランジスタM2は行方向単位でソース線制御線SSiにてスイッチ制御される。
第20図の前記Xアドレスデコーダ51は、Xアドレス信号をデコードし、指定されたメモリ動作に応じて、ワード線WL、ビット線制御線SDi、ソース線制御線SSiの選択を行なう。Yアドレスデコーダ52は、アドレスカウンタ32から出力されるYアドレス信号をデコードして、ビット線選択用のYスイッチ回路53のスイッチング制御信号を生成する。前記データラッチ回路55は外部からバイト単位で入力された書込みデータを一時的に保持するデータバッファとしての機能を有する。前記センスラッチ回路54は不揮発性メモリセルから読み出された記憶情報をセンスして保持し、また、前記データラッチ回路55から与えられた書込み動作のための書込み制御データを保持する。
前記メモリセルに対する消去は、第23図に例示されるように、ワード線単位(1セクタ単位でもある)の一括消去とされ、選択ワード線に−17V、非選択ワード線に0Vが印加され、ソース線は0Vとされる。
前記メモリセルに対する書込は、第23図に例示されるように、書込み選択ワード線に17V、書込み選択のビット線に0V、書込み非選択のビット線に6Vが印加される。前記書き込み高電圧印可時間を多くするにしたがってメモリセルの閾値電圧が上昇される。ビット線に0Vを印加するか、6Vを印加するかは、センスラッチ回路にラッチさせる書込み制御情報の論理値で決定される。
前記メモリセルに対する読み出し動作は、特に制限されないが、読み出し選択ワード線を3.2Vとし、ソース線を回路の接地電圧に導通させ、ビット線にはセンスラッチ回路を介して1.0Vを与え、メモリセルの閾値電圧に応じてビット線からソース線に流れる電流の有無によるビット線電位の変化に応じて記憶情報を読み出す。
前記Yアドレスデコーダ52で選択されたビット線は、データ入出力制御回路42に導通される。データ入出力制御回路42と前記入出力端子I/O[7:0]との接続は前記インタフェース制御部28により制御される。
第19図の前記内部電源回路33は、書込み、消去、ベリファイ、読み出し等のための各種動作電源を生成してメモリバンクBNK1,BNK2に供給する。
前記コマンドデコーダ40及びCPU41は前記インタフェース制御部28から供給されるアクセスコマンド(単にコマンドとも称する)などに従って、前述のマルチチップを利用したマルチバンクに対する同時書き込み、マルチチップを利用したマルチバンクに対するインタリーブ書き込み等のメモリ動作を全体的に制御する。
前記コマンドは、特に制限されないが、単数若しくは複数のコマンドコードとコマンドの実行に必要なアドレス情報及びデータ情報等とを、所定のフォーマットに従って含んでいる。コマンドに含まれる書込みデータのようなデータ情報はデータ入出力制御回路42に供給される。コマンドに含まれるアドレス情報は前述の如くアドレスバッファ31及び必要な場合にはアドレスカウンタ32に供給される。前記メモリバンクBNK1,BNK2は夫々異なるメモリアドレスにマッピングされ、アドレスバッファ31に供給されるXアドレス信号は例えば2048ビット単位のセクタ領域の一つを指定するセクタアドレスとして位置付けられる。特に、前記Xアドレス信号の一部の情報、例えば最上位のアドレスビットAmはメモリ動作の対象メモリバンクを指示するメモリバンク指定情報と見なされ、コマンドデコーダ40に供給される。コマンドデコーダ40はそのメモリバンク指定情報で指定されたメモリバンクをメモリ動作の対象とするようにCPU41に指示する。アドレスカウンタ32に供給されるYアドレス信号はXアドレス信号で指定されるセクタアドレスの2048ビットのデータに対して8ビット単位の位置を指定する。メモリ動作の初期状態においてアドレスカウンタ32は初期値“0”にリセットされる。これにYアドレス信号が供給されると、その値がアドレスカウンタ32のプリセット値とされる。Yアドレスカウンタ32は、初期値又はプリセット値を開始アドレスとし、必要に応じて順次インクリメントしたYアドレス信号をメモリバンクBNK1,BNK2に出力する。
第19図のコマンドデコーダ40はコマンドに含まれるコマンドコードを解読し、メモリバンク指定情報Amにより動作させるべきメモリバンクを判定し、解読結果と判定結果をCPU41に与える。CPU41はそれに基づいて、動作させるべきメモリバンクBNK1,BNK2にアクセス制御信号CNT1、CNT2を供給してメモリバンクBNK1,BNK2の動作を制御する。メモリ動作が消去又は書き込みのとき、高電圧印加は段階的に進められ、各段階でベリファイ動作が行なわれ、ベリファイ結果情報VFY1,VFY2がCPU41に返される。CPU41は、ベリファイ結果情報VFY1,VFY2が所要閾値電圧状態への未到達を意味しているときは、タイムアウトでなければ、アクセス制御信号CNT1,CNT2により次の段階の高電圧印加を指示する。タイムアウトになってもベリファイ結果情報VFY1,VFY2が所要閾値電圧状態への未到達を意味しているときは、CPU41はフェール・パス(Fail・Pass)情報FP1、FP2によりフェール状態をステータスレジスタ26,27に与える。コマンドデコーダ40はそのとき与えられているコマンドで指示されている動作に則した動作モード情報MD1,MD2をステータスレジスタ26,27に出力する。ステータスレジスタ26,27は、フェール・パス情報FP1、FP2によって通知されるフェール・パス要因を動作モード情報MD1,MD2で判定し、対応するレジスタビットにフェール又はパス状態を設定する。前記コマンドデコーダ40は前記ステータスレジスタ26,27が保持するステータス情報ST1,ST2を入力し、それを参照して、新たな入力コマンドの受付可否等を決定する。例えば、メモリバンクBNK1が書込みフェールのとき、当該メモリバンクを指定したアクセスコマンドの受付は書込みリトライなどの所定コマンドに対してのみ可能にする。
前記ステータスレジスタ26,27はメモリバンク毎にメモリ動作の状態を示す情報を保有する。2個のステータスレジスタ26,27の保持内容は、前記アウトプットイネーブル信号/OEをアサートすることによって入出力端子I/O[7:0]から読み出すことができる。
第24図にはフラッシュメモリチップCHP1のアクセスコマンドが例示される。アクセスコマンドはリード動作系コマンドA、消去動作系コマンドB、書込み動作系コマンドC、ステータスレジスタクリア系コマンドDに大別される。同図にはコマンド名、意味、そしてコマンドフォーマットの基本型が例示される。
第1シリアルリードコマンド(Serial Read(1))はセクタのデータ領域に対する読み出しコマンドである。第2シリアルリードコマンド(Serial Read(2))はセクタの管理領域に対する読み出しコマンドである。ID読み出しコマンド(Read Identifier Codes)はフラッシュメモリチップの記憶容量や製造番号などのシリコンシグネチャーを読み出すコマンドである。第1データリカバリリードコマンド(Data Recovery Read(1))は、1個のメモリバンクに対する書き込み動作時に書込みフェイルとなったメモリバンクが保有する書込みデータを外部に出力させる動作を指示する。第2データリカバリリードコマンド(Data Recovery Read(2))は、2個のメモリバンクに対する書き込み動作時に書込みフェイルとなった一方メモリバンクBNK1が保有する書込みデータを外部に出力させる動作を指示する。第3データリカバリリードコマンド(Data Recovery Read(3))は、2個のメモリバンクに対する書き込み動作時に書込みフェイルとなった他方メモリバンクBNK2が保有する書込みデータを外部に出力させる動作を指示する。それらデータリカバリコマンドは、書込みフェイルを生じたときフラッシュメモリ内部に保持されている書込みデータを外部に出力してホスト装置が別のフラッシュメモリに書き込み可能にする為に利用される。
セクタ消去コマンド(Sector Erase)はセクタ単位の消去動作を指示する。
第1書込みコマンド(Program(1))はセクタ消去シーケンス入りの書込み動作を指示する。第2書込みコマンド(Program(2))はセクタのデータ領域に対する書込み動作を指示する。第3書込みコマンド(Program(3))はセクタの管理領域に対する書込みを指示する。第4書込みコマンド(Program(4))は追加書込みを指示する。追加書込みとは、管理領域の一部の記憶領域等に対する書込み動作である。プログラムリトライコマンド(Program Retry)は書込みフェイルになったとき同一メモリバンクの別セクタに書込み動作をリトライする指示を与える。
上記各種アクセスコマンドの先頭には、16進数表記で示される“00H”のようなコマンドコードが配置される。ID読み出しコマンド(Read Identifier Codes)等の一部のコマンドはコマンドコードだけから構成される。アドレス情報を必要とするアクセスコマンドは、コマンドコードの次に、セクタアドレス情報SA1,SA2が配置される。セクタアドレス情報SA1,SA2は全部で16ビットであり、16ビットで一つのセクタアドレス(Xアドレス情報)を構成する。読み出しや書込み動作において1セクタ中の一部を対象とする場合に、セクタの途中から読み出しや書込みを行いたい場合には、セクタアドレス情報の次に、Yアドレス情報を付加すればよい。書込み動作のように書込みデータを必要とする場合には、その次に書込みデータが続く。
セクタ消去コマンドにおいてコマンドコード“B0H”は消去動作の開始を指示する。1個のメモリバンクに対するセクタ消去を指示するコマンドは、消去対象セクタアドレスSA1,SA2の後にコマンドコード“B0H”を付加すればよい。2個のメモリバンクに対して並列にセクタ消去を指示するには、第1のセクタアドレス情報SA1,SA2に続けて第2のセクタアドレス情報SA1※1、SA2※1を配置し、最後にコマンドコード“B0H”を付加すればよい。第2のセクタアドレス情報SA1※1、SA2※1が指定するメモリバンクは第1のセクタアドレス情報SA1,SA2が指定するメモリバンクとは相異することが必要である。第1のセクタアドレス情報SA1,SA2と第2のセクタアドレス情報SA1※1、SA2※1との間に区切りコードを必要としない。セクタ消去ではYアドレス情報やデータ情報を必要としないからである。
第1乃至第4書込みアクセスコマンド及びプログラムリトライコマンドにおいてコマンドコード“40H”は書込み動作の開始を指示するコマンドコードである。2個のメモリバンクに対して並列に書込みを行なう場合には、双方のメモリバンクBNK1,BNK2に対するアドレスや書込みデータなどの指示情報の間に区切りコードとしてコマンドコード“41H”を介在させる。書込み動作ではYアドレス(アドレスカウンタへのプリセットアドレス)の指定は任意であるから、区切りコードが必要になる。この区切りコード“41H”は並列書込み動作を指示するコマンドコードとして位置付けてよい。書込み動作では第2のセクタアドレス情報SA1※2、SA2※2が指定するメモリバンクは第1のセクタアドレス情報SA1,SA2が指定するメモリバンクとは相異することが必要である。この2バンク並列書込みコマンドは、インタリーブ動作の対象にはならない。プログラムリトライコマンドではセクタアドレスSA1※3、SA2※3は書き込みフェイルしたバンクを選択することが必要である。それら制約事項の充足状態はコマンドデコーダ40が判定する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、不揮発性メモリチップはフラッシュメモリセルに限定されず、MNOS、高誘電体メモリセル等であってもよい。またメモリセルの記憶情報は1個のメモリセルに対して2値に限定されず4値などの多値であってもよい。多値記憶が可能なメモリセルの場合、しきい値電圧の違いにより多値記憶を行い、又は記憶ゲートに局所的に電荷を蓄積することで多値記憶を行うものであっても良い。また、フラッシュメモリにおいてメモリセルアレイの構成はAND型に限定されず、NOR型、NAND型など適宜変更可能である。また、消去及び書込みに対する閾値電圧的な定義は本明細書とは逆に定義することも可能である。
また、コマンドの種類、セクタアドレスの指定方法、書込みデータの入力方法などは上記とは異なってもよい。例えば、データ、アドレス。コマンドの入力端子を専用にしなくてもよい。メモリバンクの数は2個に限定されず、それ以上の数を備えてもよい。
メモリカードの形式はマルチメディアカードに限定されず、その他の規格に従ったメモリカードにも適用可能であることは言うまでもない。例えば、データを入出力する端子が複数存在し、データの入出力がパラレルに行えるようなメモリカードである。メモリシステムはメモリカードに限定されず、マイクロプロセッサやメモリなどを回路基板上に搭載して構成されるデータ処理システムの一部として、フラッシュメモリチップ及びコントロールチップを搭載して構成してもよい。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、複数の不揮発性メモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択可能であるから、同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では書き込みセットアップに続く書き込み動作を他のメモリバンクの書き込み動作に部分的に重ねて並列化でき、結果として、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。要するに、メモリカードの大型化若しくはコスト上昇を招くほどフラッシュメモリチップを多く搭載することなく書き込み速度を高速化することができるメモリシステム、更にはメモリカードを提供することができる。
産業上の利用可能性
本発明はマルチメディアカードなどの定形のメモリカード、フラッシュメモリ及びマイクロプロセッサを実装したプロセッサボード等に広く適用することができる。
【図面の簡単な説明】
第1図は本発明に係るメモリシステムの一例であるメモリカードを例示するブロック図である。
第2図は書き込みのためのセットアップ動作(書き込みセットアップ動作)とメモリ動作(書き込み動作)の例示的タイミングチャートである。
第3図は動作選択された一つのフラッシュメモリチップにおいて1個づつメモリバンクを動作させる1バンク動作の例示的タイミングチャートである。
第4図は2バンク同時書込みの例示的タイミングチャートである。
第5図はインタリーブ書込み動作の例示的タイミングチャートである。
第6図は書込み動作態様毎に書込み動作タイミングと書き込み速度を例示する説明図である。
第7図はN=2Kバイト、Tsetup=100μsec、Tprog=1000μsecとするときインタリーブ書込みと同時書込みの夫々におけるメモリバンクの数と書込み速度の関係を例示する説明図である。
第8図は1バンクフラッシュメモリチップをU個用いたときの書込み動作タイミングと書き込み動作速度を例示する説明図である。
第9図はSバンクフラッシュメモリチップをU個用いたときの同時書込み動作タイミングと書き込み動作速度を例示する説明図である。
第10図はSバンクフラッシュメモリチップをU個用いたときのインタリーブ書込み動作タイミングと書き込み動作速度を例示する説明図である。
第11図は上記第8図乃至第10図の夫々の書込み動作態様において書込み速度が最大となるチップ数とメモリバンク数との関係を例示する説明図である。
第12図は本発明を適用したマルチメディアカードのブロック図である。
第13図は1バンク1チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第14図は1バンク2チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第15図は2バンク同時書き込み1チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第16図は2バンク同時書き込み2チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第17図は2バンクインタリーブ書き込み1チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第18図は2バンクインタリーブ書き込み2チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。
第19図はフラッシュメモリチップの一例を全体的に示すブロック図である。
第20図はメモリバンクの一例を示すブロック図である。
第21図は不揮発性メモリセルの断面構造を例示する説明図である。
第22図はAND型メモリセルアレイの一部を例示する回路図である。
第23図はメモリセルに対する消去及び書込みの電圧印加状態を例示する説明図である。
第24図はフラッシュメモリのコマンドを例示する説明図である。
Claims (29)
- 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含むメモリシステムであって、
前記メモリコントローラは前記不揮発性メモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能であることを特徴とするメモリシステム。 - 前記同時書き込み動作は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に当該複数のメモリバンクに対して同じタイミングで開始される書き込み動作であり、
前記インタリーブ書き込み動作は、既に開始された書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始していく書き込み動作である、ことを特徴とする請求項1記載のメモリシステム。 - 前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別することを特徴とする請求項2記載のメモリシステム。
- 前記夫々の不揮発性メモリチップはチップ選択端子及びその他複数のアクセス端子を有し、
前記メモリコントローラは夫々の不揮発性メモリチップの前記チップ選択端子に個別接続されるチップ選択信号出力端子と、夫々の不揮発性メモリチップの前記アクセス端子に共通接続される複数のアクセス情報端子とを有することを特徴とする請求項1記載のメモリシステム。 - 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記複数の不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含むメモリシステムであって、
前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンクに対するインタリーブ書き込みを指示することが可能であることを特徴とするメモリシステム。 - 前記インタリーブ書き込み指示は、既に開始させた書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始させる書き込み動作指示であることを特徴とする請求項5記載のメモリシステム。
- 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含むメモリシステムであって、
前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンク間に対して同時書き込みを指示することが可能であることを特徴とするメモリシステム。 - 前記同時書き込み指示は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示であることを特徴とする請求項7記載のメモリシステム。
- 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと前記複数のフラッシュメモリチップに対して個別にアクセス制御可能なメモリコントローラと、前記メモリコントローラに接続されるSRAMとを含むメモリシステムであって、
前記SRAMはフラッシュメモリチップに対する書込みデータを一時的に格納可能であり、
前記メモリコントローラは、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンクに対してインタリーブ書き込みを指示することと、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンク間に対して同時書き込みを指示することを、選択可能であることを特徴とするメモリシステム。 - 前記インタリーブ書き込み指示は、既に開始させた書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始させる書き込み動作指示であり、
前記同時書き込み指示は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示であることを特徴とする請求項9記載のメモリシステム。 - 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと、前記フラッシュメモリチップをアクセスコマンドを用いてアクセス制御するメモリコントローラとを含むメモリシステムであって、
前記メモリコントローラは、第1コマンドコード、第1コマンドコードに後続させたメモリバンクのアドレス情報、及びメモリバンクのアドレス情報に後続する第2コマンドコードを出力して、前記アドレス情報で指定されるメモリバンクに対し、第2コマンドコードの入力毎にメモリ動作を開始させ、
また、第1コマンドコード、第1コマンドコードに後続させたメモリバンクのアドレス情報、メモリバンクのアドレス情報に後続させた第3コマンドコード、第3コマンドコードに後続させたメモリバンクのアドレスアドレス情報、及びメモリバンクのアドレス情報に後続させた第2コマンドコードを出力して、前記第1コマンドコードから第2コマンドコードの間で前記第3コマンドで区切られた複数のアドレス情報で指定される複数のメモリバンクに対し、第2コマンドコードの入力に応答して同時にメモリ動作を開始させることを特徴とするメモリシステム。 - 前記第1コマンドコードは書き込み動作の種類を与えるコマンドコードであり、第2コマンドコードは書き込み動作の開始を指示するコマンドコードであり、第3コマンドコードはアドレス情報が後続することを示すコマンドコードであることを特徴とする請求項11記載のメモリシステム。
- カード基板に、外部接続端子と、前記外部接続端子に接続された外部インタフェース回路と、前記外部インタフェース回路に接続されたメモリコントローラと、前記メモリコントローラにより個別にアクセス制御を受ける複数のフラッシュメモリチップとを有するメモリカードであって、
前記フラッシュメモリチップは、夫々独立にメモリ動作可能な複数のメモリバンクを有し、
前記メモリコントローラは前記フラッシュメモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能であることを特徴とするメモリカード。 - 前記同時書き込み動作は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで開始される書き込み動作であり、
前記インタリーブ書き込み動作は、既に開始された書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始していく書き込み動作である、ことを特徴とする請求項13記載のメモリカード。 - 前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別することを特徴とする請求項14記載のメモリカード。
- 前記メモリコントローラに接続されるSRAMを更に含み、前記SRAMはフラッシュメモリチップに対する書込みデータを一時的に格納可能であることを特徴とする請求項15記載のメモリカード。
- 前記外部接続端子は1ビットのデータ入出力端子、1ビットのコマンド端子、電源電圧端子、回路の接地電圧端子、及びクロック端子を含むことを特徴とする請求項13記載のメモリカード。
- メモリコントローラと1以上の不揮発性メモリとを有し、
前記メモリコントローラは前記1以上の不揮発性メモリに対して、情報が書き込まれるべきアドレスを示すアドレス情報を含む書込指示コマンドを発行し、
前記不揮発性メモリのうち、第1の不揮発性メモリはアドレスにより分離される複数の記憶領域を有し、それぞれの記憶領域は他の記憶領域と並行してメモリアクセス動作が可能とされ、
前記メモリコントローラは前記第1の不揮発性メモリの第1の記憶領域に含まれるアドレスへの情報の書込を指示する第1の書込指示コマンドを発行した後、前記第1の記憶領域での書込動作が完了する前に、前記第1の不揮発性メモリの第2の記憶領域に含まれるアドレスへの情報の書込を指示する第2の書込指示コマンドを発行可能である不揮発性半導体記憶装置。 - 前記不揮発性メモリは複数のメモリ素子を有し、
前記不揮発性メモリの書込動作は、前記書込指示コマンドにより指示されるアドレスに応じて一群のメモリ素子を選択し、選択されたそれぞれのメモリ素子に書き込まれるべき情報に応じたしきい値電圧に変化させるものであることを特徴とする請求項18の不揮発性半導体記憶装置。 - 前記不揮発性メモリの書込動作は、メモリセルのしきい値電圧を変化させるための第1の動作と、それぞれのメモリセルのしきい値電圧が前記書き込まれるべき情報に対応したしきい値電圧に変化したか否かを確認するための第2の動作とを含み、
前記第2の動作の後、少なくとも1のメモリセルのしきい値電圧が書き込まれるべき情報に対応したしきい値電圧に変化していない場合、前記第1の動作を行うことを特徴とする請求項18の不揮発性半導体記憶装置。 - 前記複数のメモリ素子は、3以上のしきい値電圧分布のうち、書き込まれるべき情報に対応したしきい値電圧分布に含まれるしきい値電圧とされることを特徴とする請求項20の不揮発性半導体記憶装置。
- データの入出力に用いられる第1端子と、動作指示コマンドの入力に用いられる第2端子と、データの入出力及び動作指示コマンドの入力のタイミングを指示するクロックの入力に用いられる第3端子を有し、
第2端子から入力された動作指示コマンドに応じた動作を制御する制御部と、前記制御部の制御に基づきデータの格納又は読み出しを行う1以上の不揮発性メモリとを有し、
前記不揮発性メモリはアドレスに対応した複数のメモリ素子を有し、前記複数のメモリ素子は複数のグループに分類され、第1グループのデータ格納動作中に他のグループにおいてデータの格納動作を開始することが可能とされる不揮発性記憶装置。 - 前記制御部は、前記第1端子から入力されたデータを所定バイト毎に分割し、第1データを第1の不揮発性メモリの前記第1グループに格納指示し、第2データを前記第1の不揮発性メモリの第2グループに格納指示することを特徴とする請求項22の不揮発性記憶装置。
- 前記制御部は、前記不揮発性メモリへの格納動作を指示する格納指示コマンドを発行し、
前記格納指示コマンドは、該コマンドが格納指示コマンドであることを示す第1コマンドと、データを格納すべきメモリ素子を指示するアドレス情報と、格納すべきデータと、格納動作開始を指示する第2コマンドから構成されることを特徴とする請求項23の不揮発性記憶装置。 - 前記制御部は、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データと、前記第2コマンドとを発行した後、
前記第1コマンドと、前記第1の不揮発性メモリの前記第2グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行することを特徴とする請求項24の不揮発性記憶装置。 - 前記制御部は、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データとを発行した後、
前記第1コマンドと、前記第1の不揮発性メモリの前記第2グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行することを特徴とする請求項24の不揮発性記憶装置。 - 前記制御部は、前記第1端子から入力されたデータを所定バイト毎に分割し、第1データを第1の不揮発性メモリの前記第1グループに格納指示し、第2データを第2の不揮発性メモリの第1グループに格納指示することを特徴とする請求項22の不揮発性記憶装置。
- 前記制御部は、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データと、前記第2コマンドとを発行した後、
前記第1コマンドと、前記第2の不揮発性メモリの前記第1グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行することを特徴とする請求項27の不揮発性記憶装置。 - 前記制御部は、前記第1コマンドと、前記第1の不揮発性メモリの前記第1グループのメモリ素子を指示する第1アドレスと、前記第1データとを発行した後、
前記第1コマンドと、前記第2の不揮発性メモリの前記第1グループのメモリ素子を指示する第2アドレスと、前記第2データと、前記第2コマンドとを発行することを特徴とする請求項27の不揮発性記憶装置。
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