KR100863373B1 - 메모리 시스템 및 메모리 카드 - Google Patents

Abstract

메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크(BNK1, BNK2)를 가지는 복수의 불휘발성 메모리 칩(CHP1, CHP2)과, 상기 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러(5)를 포함한다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩의 복수의 메모리 뱅크에 대한 동시 기록동작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하다. 따라서, 동시 기록동작에서는 기록 셋업시간에 대해 현격히 긴 기록동작을 완전 병렬화할 수 있고, 인터리브 기록동작에서는 기록 셋업에 계속되는 기록동작을 다른 메모리 뱅크의 기록동작에 부분적으로 포개어 병렬화할 수 있어, 결과적으로, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수 있다.

Description

메모리 시스템 및 메모리 카드{MEMORY SYSTEM AND MEMORY CARD}

본 발명은, 멀티뱅크를 구비한 플래시 메모리 등의 불휘발성 메모리를 복수 칩 이용하는 메모리 시스템 혹은 메모리 카드에 관한 것으로, 예를 들면 멀티미디어 카드 등의 메모리 카드에 적용하는 유용한 기술에 관한 것이다.

플래시 메모리는 메모리셀 트랜지스터의 플로팅 게이트 등에 대한 전자의 주입 또는 인출에 의해 그 문턱치 전압을 상위시키는 것으로 정보기억을 행할 수 있다. 본 명세서에 있어서 메모리셀 트랜지스터의 문턱치 전압이 낮은 상태를 소거상태, 높은 상태를 기록상태라 한다. 기록 데이터에 따라서 정보기억을 행하는 경우, 소거상태의 메모리셀 트랜지스터에 대해, 기록 데이터의 논리치에 따라 메모리셀 트랜지스터에 고전압을 인가한다. 메모리셀 트랜지스터에 원하는 문턱치 전압을 얻기 위해서는 비교적 긴 처리시간을 필요로 한다.

종래 플래시 메모리 칩과 메모리 컨트롤러를 탑재한 플래시 메모리 카드에 있어서, 기록동작을 외관상 고속화하는데, 인터리브 기록동작을 채용하는 것이 있다. 예를 들면, 카드기판에 플래시 메모리 칩을 복수개 탑재하고, 하나의 플래시 메모리 칩에 기록동작을 지시해서 기록동작을 개시시킨 후, 다른 플래시 메모리에 기록동작을 지시해서 기록동작을 개시시키는 동작이다. 이 동작에 의해, 기록 동작 시간이 외관상 보이지 않기 위해서는 다수의 플래시 메모리 칩을 탑재해야 한다. 즉, 하나의 플래시 메모리 칩에 대하여 기록 어드레스나 기록 데이터를 공급해서 기록동작을 지시하는 기록셋업의 시간과, 기록셋업에 의해 지시된 메모리 어드레스에 기록 데이터를 기록하는 기록동작의 시간을 비교하면, 기록동작 시간쪽이 훨씬 길다. 이 기록동작 시간을 채우듯이, 다른 플래시 메모리에 대한 기록셋업을 순차 행하면, 대다수의 플래시 메모리 칩에 대한 기록동작을 부분적으로 병렬화할 수 있고, 많은 플래시 메모리 칩의 기록동작 시간이 외관상 보이지 않게 된다.

그러나, 플래시 메모리 단위로 인터리브 기록을 행하는 종래 방식에서는, 기록동작 시간이 외관상 보이지 않기 위해서는 다수의 플래시 메모리 칩을 탑재해야 하기 때문, 메모리 카드의 대형화, 코스트 상승을 초래해버린다.

본 발명의 목적은, 메모리 카드의 대형화 혹은 코스트 상승을 초래할 만큼 플래시 메모리 칩을 많이 탑재하지 않고 기록속도를 고속화 할 수 있는 메모리 시스템, 또 메모리 카드를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

(발명의 개시)

[1] 본 발명에 관한 메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩의 복수의 메모리 뱅크에 대한 동시 기록동 작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하다.

상기한 수단에 의하면, 멀티뱅크를 가지는 칩 단위로 복수의 메모리 뱅크에 대한 동시 기록동작 또는 인터리브 기록동작이 가능하다. 동시 기록동작에서는 기록 셋업시간에 대해 현격히 긴 기록동작을 완전 병렬화할 수 있고, 인터리브 기록동작에서는 하나의 메모리 뱅크의 기록셋업에 계속되는 기록동작이 순차 어긋나서 다른 메모리 뱅크의 기록동작에 부분적으로 겹쳐져 병렬화된다. 이것에 의해, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수가 있다.

상기 동시 기록동작은, 예를 들면 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 해당 복수의 메모리 뱅크에 대해서 동일한 타이밍으로 개시되는 기록동작이다. 상기 인터리브 기록동작은, 예를 들면 이미 개시된 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시해 가는 기록동작이다.

본 발명의 하나의 바람직한 형태로서, 상기 메모리 컨트롤러는, 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록동작을 지시하는 커맨드 코드의 종류에 의해, 상기 동시 기록동작의 지시와 인터리브 기록동작의 지시를 구별하는 것이 좋다. 레지스터 설정으로 지시하는 것도 가능하지만, 이것에 비교하면, 특별한 제어 형태를 생략할 수 있다. 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록 커맨드를 공급해 주면 된다.

본 발명의 하나의 바람직한 형태로서, 상기 각각의 불휘발성 메모리 칩이 칩 선택단자 및 기타 복수의 액세스 단자를 갖을 때, 메모리 컨트롤러가 복수의 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능하게 하는 접속형태를 간단히 얻기 위해서는, 상기 메모리 컨트롤러는, 각각의 불휘발성 메모리 칩의 상기 칩 선택단자에 개별 접속되는 칩 선택신호 출력단자와, 각각의 불휘발성 메모리 칩의 상기 액세스 단자에 공통 접속되는 복수의 액세스 정보단자를 가지면 된다.

[2] 본 발명에 관한 다른의 관점에 의한 메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 복수의 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩마다 순차, 불휘발성 메모리 칩내의 메모리 뱅크에 대한 인터리브 기록을 지시하는 것이 가능하다.

상기 인터리브 기록지시는, 예를 들면 이미 개시시킨 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시시키는 기록동작 지시이다.

상기한 수단에 의하면, 멀티뱅크를 가지는 칩 단위로 복수의 메모리 뱅크에 대한 인터리브 기록동작이 가능하다. 인터리브 기록동작에서는 하나의 메모리 뱅크의 기록셋업에 계속되는 기록동작이 순차 어긋나서 다른 메모리 뱅크의 기록동작에 부분적으로 겹쳐져 병렬화된다. 이것에 의해, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수 있다.

[3] 본 발명에 관한 또 다른 관점에 의한 메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩마다 순차, 불휘발성 메모리 칩내의 메모리 뱅크간에 대해 동시 기록을 지시하는 것이 가능하다.

상기 동시 기록지시는, 예를 들면, 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 복수의 메모리 뱅크에 대해서 동일한 타이밍으로 기록동작을 개시시키는 기록동작 지시이다.

상기한 수단에 의하면, 멀티뱅크를 가지는 칩 단위로 복수의 메모리 뱅크에 대한 동시 기록동작이 가능하다. 동시 기록동작에서는 기록 셋업시간에 대해 현격히 긴 기록동작을 완전 병렬화할 수 있다. 이것에 의해, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수 있다.

[4] 본 발명에 관한 또 다른 관점에 의한 메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 플래시 메모리 칩과, 상기 복수의 플래시 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러와, 상기 메모리 컨트롤러에 접속되는 SRAM을 포함한다. 상기 SRAM은 플래시 메모리 칩에 대한 기록 데이터를 일시적으로 저장 가능하다. 상기 메모리 컨트롤러는, 상기 플래시 메모리 칩마다 순차, 플래시 메모리 칩내의 메모리 뱅크에 대해 인터리브 기록을 지시하는 것과, 상기 플래시 메모리 칩마다 순차, 플래시 메모리 칩내의 메모리 뱅크간에 대해 동시 기록을 지시하는 것을, 선택 가능하다.

인터리브 기록 또는 동시 기록에 의한 플래시 메모리 칩에 대한 데이터에 기 록동작 속도보다도, 호스트 시스템에서 전송되어 오는 기록 데이터의 전송속도의 쪽이 빠른 경우에는, SRAM은 기록 데이터 버퍼로서 이용된다. 상기 기록속도가 상기 데이터 전송속도보다도 빠른 경우에는 SRAM을 기록 데이터 버퍼로서 이용하는 것을 필요로 하지 않는다.

[5] 본 발명에 관한 또 다른 관점에 의한 메모리 시스템은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 플래시 메모리 칩과, 상기 플래시 메모리 칩을 액세스 커맨드를 이용하여 액세스 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는, 제1 커맨드 코드, 제1 커맨드 코드에 후속시킨 메모리 뱅크의 어드레스 정보 및 메모리 뱅크의 어드레스 정보에 후속하는 제2 커맨드 코드를 출력하고, 상기 어드레스 정보에서 지정되는 메모리 뱅크에 대해, 제2 커맨드 코드의 입력마다 메모리 동작을 개시시킨다. 또한, 제1 커맨드 코드, 제1 커맨드 코드에 후속시킨 메모리 뱅크의 어드레스 정보, 메모리 뱅크의 어드레스 정보에 후속시킨 제3 커맨드 코드, 제3 커맨드 코드에 후속시킨 메모리 뱅크의 어드레스 어드레스 정보 및 메모리 뱅크의 어드레스 정보에 후속시킨 제2 커맨드 코드를 출력하고, 상기 제1 커맨드 코드부터 제2 커맨드 코드의 사이에서 상기 제3 커맨드로 구분된 복수의 어드레스 정보로 지정되는 복수의 메모리 뱅크에 대해, 제2 커맨드 코드의 입력에 응답해서 동시에 메모리 동작을 개시시킨다. 전자가 상기 인터리브 기록동작이며, 후자가 상기 동시 기록동작이다.

상기 제1 커맨드 코드는 기록동작의 종류를 공급하는 커맨드 코드이며, 제2 커맨드 코드는 기록동작의 개시을 지시하는 커맨드 코드이며, 제3 커맨드 코드는 어드레스 정보가 후속하는 것을 나타내는 커맨드 코드이다.

[6] 본 발명에 관한 메모리 카드는, 카드기판에 외부 접속단자와, 상기 외부 접속단자에 접속된 외부 인터페이스 회로와, 상기 외부 인터페이스 회로에 접속된 메모리 컨트롤러와, 상기 메모리 컨트롤러에 의해 개별적으로 액세스 제어를 받는 복수의 플래시 메모리 칩을 가진다. 상기 플래시 메모리 칩은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가진다. 상기 메모리 컨트롤러는 상기 플래시 메모리 칩의 복수의 메모리 뱅크에 대한 동시 기록동작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하다.

기록 데이터 버퍼로서 SRAM을 탑재해도 된다. 멀티미디어 카드 등에 적용하는 경우, 상기 외부 접속단자는 1비트의 데이터 입출력 단자, 1비트의 커맨드 단자, 전원전압 단자, 회로의 접지전압 단자 및 클록단자를 포함한다.

이 메모리 카드에 있어서도, 상기와 마찬가지로, 동시 기록동작에서는 기록 셋업시간에 대해 현격히 긴 기록동작을 완전 병렬화할 수 있고, 인터리브 기록동작에서는 하나의 메모리 뱅크의 기록셋업에 계속되는 기록동작이 순차 어긋나서 다른 메모리 뱅크의 기록동작에 부분적으로 겹쳐져 병렬화할 수 있기 때문에, 기록처리가 빠른 메모리 카드를 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수 있고, 메모리 카드의 코스트 상승을 억제하여 기록동작의 고속화를 실현할 수 있다.

[7] 본 발명에 관한 불휘발성 반도체 기억장치는, 메모리 컨트롤러와 1이상의 불휘발성 메모리를 가진다. 상기 메모리 컨트롤러는 상기 1이상의 불휘발성 메 모리에 대해, 정보가 기록되어야 할 어드레스를 나타내는 어드레스 정보를 포함하는 기록 지시 커맨드를 발행한다. 상기 불휘발성 메모리 중, 제1의 불휘발성 메모리는 어드레스에 의해 분리되는 복수의 기억영역을 가지며, 각각의 기억영역은 다른 기억영역과 병행하여 메모리 액세스 동작이 가능하게 된다. 기(記) 메모리 컨트롤러는 상기 제1의 불휘발성 메모리의 제1의 기억영역에 포함되는 어드레스로의 정보의 기록을 지시하는 제1의 기록 지시 커맨드를 발행한 후, 상기 제1의 기억영역에서의 기록동작이 완료하기 전에, 상기 제1의 불휘발성 메모리의 제2의 기억영역에 포함되는 어드레스로의 정보의 기록을 지시하는 제2의 기록 지시 커맨드를 발행 가능하다.

상기 불휘발성 메모리는, 예를 들면, 복수의 메모리 소자를 가지며, 상기 불휘발성 메모리의 기록동작은, 상기 기록 지시 커맨드에 의해 지시되는 어드레스에 따라 일군의 메모리 소자를 선택하여, 선택된 각각의 메모리 소자에 기록되어야 할 정보에 따른 문턱치 전압으로 변화시키는 것이다.

상기 불휘발성 메모리의 기록동작은, 예를 들면, 메모리셀의 문턱치 전압을 변화시키기 위한 제1의 동작과, 각각의 메모리셀의 문턱치 전압이 상기 기록되어야 할 정보에 대응한 문턱치 전압으로 변화했는지 여부를 확인하기 위한 제2의 동작을 포함하고, 상기 제2의 동작의 후, 적어도 하나의 메모리셀의 문턱치 전압이 기록되어야 할 정보에 대응한 문턱치 전압으로 변화하지 않은 경우, 상기 제1의 동작을 행한다.

상기 복수의 메모리 소자는, 예를 들면 3이상의 문턱치 전압분포 중, 기록되 어야 할 정보에 대응한 문턱치 전압분포에 포함되는 문턱치 전압이 된다.

[8] 본 발명에 관한 불휘발성 기억장치는, 데이터의 입출력에 이용되는 제1 단자와, 동작 지시 커맨드의 입력에 이용되는 제2 단자와, 데이터의 입출력 및 동작 지시 커맨드의 입력의 타이밍을 지시하는 클록의 입력에 이용되는 제3 단자를 가진다. 또, 상기 제2 단자로부터 입력된 동작 지시 커맨드에 따른 동작을 제어하는 제어부와, 상기 제어부의 제어에 의거해 데이터의 저장 또는 판독을 행하는 1이상의 불휘발성 메모리를 가진다. 상기 불휘발성 메모리는 어드레스에 대응한 복수의 메모리 소자를 가지며, 상기 복수의 메모리 소자는 복수의 그룹으로 분류되어, 제1 그룹의 데이터 저장동작 중에 다른 그룹에 있어서 데이터의 저장동작을 개시하는 것이 가능하게 된다.

상기 제어부는, 예를 들면, 상기 제1 단자로부터 입력된 데이터를 소정 바이트마다 분할하여, 제1 데이터를 제1의 불휘발성 메모리의 상기 제1 그룹에 저장 지시하고, 제2 데이터를 상기 제1의 불휘발성 메모리의 제2 그룹에 저장 지시한다.

상기에 있어서, 상기 제어부는, 예를 들면 상기 불휘발성 메모리로의 저장동작을 지시하는 저장 지시 커맨드를 발행한다. 상기 저장 지시 커맨드는, 그 커맨드가 저장 지시 커맨드인 것을 나타내는 제1 커맨드와, 데이터를 저장해야 할 메모리 소자를 지시하는 어드레스 정보와, 저장해야 할 데이터와, 저장동작 개시을 지시하는 제2 커맨드로 구성된다.

상기에 있어서 상기 제어부는, 예를 들면 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터와, 상기 제2 커맨드를 발행한 후, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제2 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행한다.

또한, 상기에 있어서, 상기 제어부는, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터를 발행한 후, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제2 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행한다.

또 관점을 바꾸어서 상기 제어부는, 예를 들면 상기 제1 단자로부터 입력된 데이터를 소정 바이트마다 분할하고, 제1 데이터를 제1의 불휘발성 메모리의 상기 제1 그룹에 저장 지시하고, 제2 데이터를 제2의 불휘발성 메모리의 제1 그룹에 저장 지시한다.

상기에 있어서 상기 제어부는, 예를 들면 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터와, 상기 제2 커맨드를 발행한 후, 상기 제1 커맨드와, 상기 제2의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행한다

상기에 있어서 상기 제어부는, 예를 들면 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터를 발행한 후, 상기 제1 커맨드와, 상기 제2의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행한다.

도1은 본 발명에 관한 메모리 시스템의 일예인 메모리 카드를 예시하는 블록도이다.

도2는 기록을 위한 셋업동작(기록 셋업동작)과 메모리 동작(기록동작)의 예시적 타이밍 차트이다.

도3은 동작 선택된 하나의 플래시 메모리 칩에서 1개씩 메모리 뱅크를 동작시키는 1뱅크동작의 예시적 타이밍 차트이다.

도4는 2뱅크 동시 기록의 예시적 타이밍 차트이다.

도5는 인터리브 기록동작의 예시적 타이밍 차트이다.

도6은 기록동작 상태마다 기록 동작 타이밍과 기록속도를 예시하는 설명도이다.

도7은 N=2K바이트, Tsetup=100μsec, Tprog=1000μsec로 할 때 인터리브 기록과 동시 기록의 각각에서의 메모리 뱅크의 수와 기록속도의 관계를 예시하는 설명도이다.

도8은 1뱅크 플래시 메모리 칩을 U개 이용했을 때의 기록 동작 타이밍과 기록 동작속도를 예시하는 설명도이다.

도9는 S뱅크 플래시 메모리 칩을 U개 이용했을 때의 동시 기록 동작 타이밍과 기록 동작속도를 예시하는 설명도이다.

도10은 S뱅크 플래시 메모리 칩을 U개 이용했을 때의 인터리브 기록 동작 타이밍과 기록 동작속도를 예시하는 설명도이다.

도11은 상기 도8 내지 도10의 각각의 기록동작 상태에서 기록속도가 최대가 되는 칩수와 메모리 뱅크 수의 관계를 예시하는 설명도이다.

도12는 본 발명을 적용한 멀티미디어 카드의 블록도이다.

도13은 1뱅크 1칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도14는 1뱅크 2칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도15는 2뱅크 동시 기록 1칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도16은 2뱅크 동시 기록 2칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도17은 2뱅크 인터리브 기록 1칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도18은 2뱅크 인터리브 기록 2칩 이용형태의 기록동작 형태와 동작 타이밍을 예시하는 설명도이다.

도19는 플래시 메모리 칩의 일예를 전체적으로 나타내는 블록도이다.

도20은 메모리 뱅크의 일예를 나타내는 블록도이다.

도21은 불휘발성 메모리셀의 단면구조를 예시하는 설명도이다.

도22는 AND형 메모리셀 어레이의 일부를 예시하는 회로도이다.

도23은 메모리셀에 대한 소거 및 기록의 전압 인가상태를 예시하는 설명도이다.

도24는 플래시 메모리의 커맨드를 예시하는 설명도이다.

( 발명을 실시하기 위한 최선의 형태 )

<< 메모리 시스템 >>

도1에는 본 발명에 관한 메모리 시스템의 일예인 메모리 카드가 나타나 있다. 동 도면에 도시되는 메모리 카드(1)는, 카드기판(2)에, 각각 독립적으로 메모리 동작 가능한 복수 예를 들면 2개의 메모리 뱅크(BNK1, BNK2)를 가지는 복수의 불휘발성 메모리 칩 예를 들면 2개의 플래시 메모리 칩(CHP1, CHP2)과, 상기 플래시 메모리 칩(CHP1, CHP2)에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러(5)와, 상기 메모리 컨트롤러(5)에 접속하는 SRAM(6)을 가진다. 상기 SRAM(6)은 플래시 메모리 칩(CHP1, CHP2)에 대한 기록 데이터를 일시적으로 저장하는 데이터 버퍼로서의 이용이 가능하게 된다. 상기 메모리 컨트롤러(5)는 상기 플래시 메모리 칩(CHP1, CHP2)의 메모리 뱅크(BNK1, BNK2)에 대한 동시 기록동작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하다.

상기 플래시 메모리 칩(CHP1, CHP2)의 상세는 나중에 설명하는 것으로 하고, 여기에서는 상기 동시 기록동작 또는 인터리브 기록동작의 지시에 응답하기 위한 기능에 대해서 미리 설명한다. 각각의 플래시 메모리 칩(CHP1, CHP2)은, 칩 선택단 자(/CE), 리셋단자(/RES), 라이트 인에이블 단자(/WER), 아웃풋 인에이블 단자(/OE), 커맨드 데이터 인에이블 단자(/CDE), 시리얼 클록단자(SC), 입출력 단자(I/O[0:7]) 및 레디/비지단자(R/B)를 가진다. 입출력 단자(I/O[0:7])는 데이터 입출력, 어드레스 입력 및 커맨드 입력에 겸용된다. 입출력 단자(I/O[0:7])로부터의 커맨드 입력은 커맨드 인에이블 신호(/CDE)의 변화에 동기된다. 데이터 입출력은 시리얼 클록(SC)에 동기된다. 어드레스 정보의 입력은 라이트 인에이블 신호(/WE)의 변화에 동기된다.

플래시 메모리 칩(CHP1)에 대한 동작선택은 메모리 컨트롤러(5)에서의 칩 선택신호(/CEO)로 지시되며, 플래시 메모리 칩(CHP2)에 대한 동작선택은 메모리 컨트롤러(5)에서의 칩 선택신호(/CE1)로 지시된다. 플래시 메모리 칩(CHP1, CHP2)의 그 밖의 인터페이스 단자는 대응하는 것끼리 공통으로 메모리 컨트롤러(5)의 대응단자에 공통 접속된다.

칩 인에이블 신호(/CEO, /CE1)에서 동작선택된 플래시 칩(CHP1, CHP2)에 대한 메모리 동작 내용은, 입출력 단자(I/O[0:7])를 통해서 공급되는 커맨드 및 어드레스 정보, 그리고 필요한 경우에는 기록 데이터에 의해 지시된다. 어드레스 정보에는 메모리 뱅크(BNK1, BNK2)의 지정정보, 지정된 메모리 뱅크에서의 액세스 어드레스 정보 등이 포함된다. 이 메모리 동작 내용을 지시하는 동작을 셋업동작이라 한다. 셋업동작은 외부와의 인터페이스를 반드시 필요로 하기 때문에 메모리 뱅크마다 직렬적으로 행하지 않으면 안된다. 동작 선택된 플래시 칩(CHP1, CHP2)은 셋업동작에서 지시된 내용에 따라, 플래시 메모리셀에 대한 기록, 소거 또는 판독 등 의 메모리 동작을 행한다. 메모리 동작은 상기 셋업동작에서 공급된 액세스 제어정보를 따라 뱅크마다 독립적으로 행할 수 있다. 따라서, 메모리 동작은 메모리 뱅크간에서 병렬화 가능하다.

도2에는 일예로서 기록을 위한 셋업동작(기록 셋업동작)과 메모리 동작(기록동작)의 타이밍 차트가 예시된다. 기록 셋업동작에서 입력되는 "10H" 는 기록 커맨드, "SA(1), SA(2)" 는 섹터 어드레스, "A(1), CA(2)" 는 컬럼 어드레스, "Din1~DinN" 은 기록 데이터, "40H" 는 기록 개시 커맨드이다.

도2에 있어서 기록동작의 시간(기록 동작시간(Tprog))은 기록 셋업의 시간(기록 셋업시간(Tsetup))에 비교해 현격히 길다. 기록 데이터(Din1~DinN)의 데이터량은 일반적으로 많고, 기록 셋업시간(Tsetup)은 SC동기로 입력되는 기록 데이터량에 비례한다.

도3에는 동작 선택된 하나의 플래시 메모리 칩에 있어서 1개씩 메모리 뱅크를 동작시키는 1뱅크 동작의 타이밍 차트가 예시된다. 기록 데이터는 Din1~DinN이 된다. 메모리 뱅크(BNK1, BNK2)마다 직렬적으로 기록 동작이 행하여진다.

도4에는 2뱅크 동시 기록의 타이밍 차트가 예시된다. 커맨드 등의 입력에는 Tsetup의 약 2배의 시간이 걸리지만, 2개의 메모리 뱅크(BNK1, BNK2)의 동작시간은, 병렬 동작 그러므로 시간 Tprog로 끝난다.

도5에는 인터리브 기록동작의 타이밍 차트가 예시된다. 상기 2뱅크 동시 기록동작은 하나의 메모리 뱅크를 지정한 기록 동작의 지시에 응답하는 메모리 동작의 개시 전에 계속해서 다른 메모리 뱅크를 지정한 기록동작의 지시가 있을 때 쌍 방의 메모리 뱅크를 동시 병렬로 기록 동작시키는 것이다. 이것에 대해서, 인터리브 기록동작은, 하나의 메모리 뱅크를 지정한 기록동작의 지시에 응답하는 메모리 동작 중에서도 다른 메모리 뱅크를 지정한 기록동작의 지시에 응답해서 메모리 동작 가능하게 하는 동작을 의미한다. 시간(Tx)은 기록동작의 개시를 지시하는 커맨드 코드 "40H" 의 발행으로부터, 다음 기록동작의 섹터 어드레스 발행까지의 시간이며, 그 시간은 실질적으로 0에 가까이 할 수 있다.

도4의 기록 셋업동작에 있어서의 기록 액세스 커맨드의 커맨드 코드는 "10H", "41H", "40H" 이며, 도5의 기록 셋업동작에서의 기록 액세스 커맨드의 커맨드 코드는 "10H", "40H", "40H" 이다. 도5의 시간(Tx)이 실질적으로 0이면, 도4의 2뱅크 병렬 동시 기록을 위한 기록 셋업동작 시간과, 도5의 인터리브 기록 동작을 위한 기록 셋업동작 시간은 실질적으로 동일하게 된다. 요컨대, 도4의 2뱅크 병렬 동시 기록동작 시간과, 도5의 인터리브 기록 동작 시간은, 최단으로 2Tsetup+Tprog 가 된다. 이것에 대해서 도3의 1뱅크 동작에서는 2개의 메모리 뱅크(BNK1, BNK2)에 대한 기록의 최단 시간은 2Tsetup+2Tprog 가 된다.

상술과 같이, 플래시 메모리 칩(CHP1, CHP2)은 셋업동작에서 공급되는 커맨드 코드에 의해, 복수 메모리 뱅크에 대한 병렬 동시 기록동작과, 인터리브 기록동작이 구별되어 지시된다. 또한, 복수의 메모리 뱅크(3, 4)에서 병렬로 기록 또는 인터리브 기록동작이 가능하기 때문에, 기록동작에 의한 비지상태의 기간을 단축하는 것이 가능하다. 요컨대, 메모리 컨트롤러(5)로부터의 기록동작의 지시에 대한 처리를 고속화하는 것이 가능하다.

플래시 메모리 칩에서의 병렬로 기록 또는 인터리브 기록동작에 의해 기록처리를 고속화할 수 있는 것이 이해된 후에, 1개의 플래시 메모리 칩에서의 메모리 뱅크의 수와 기록속도의 관계를 기록동작 상태마다 정리한다.

도6에는 기록동작 상태마다 기록 동작 타이밍과 기록속도가 예시된다. 도6에 있어서, 기록동작의 기록 단위를 N바이트로 한다. 메모리 뱅크가 1개의 플래시 메모리 칩의 기록속도는 N/(Tsetup+Tprog)[Bytes/sec] 가 된다.

S개의 메모리 뱅크를 가지는 플래시 메모리 칩에서의 S개의 메모리 뱅크 동시 기록을 행하는 경우의 기록속도는 S·N/(S·TSetup+Tprog)[Bytes/sec] 가 된다.

S개의 메모리 뱅크를 가지는 플래시 메모리 칩에서의 S개의 메모리 뱅크에 대한 인터리브 기록을 행하는 경우의 기록속도는 (S-1)·Tsetup과 Tprog의 대소관계에 의해 경우가 나누어진다. 즉, 메모리 뱅크(BNK1~BNKS)까지 셋업동작을 일순했을 때, 메모리 뱅크(BNK1)의 기록동작이 이미 종료했는지 여부의 관점에서 경우가 나누어진다. (S-1)·Tsetup≥Tprog 일 때 기록속도는 N/Tsetup[Bytes/sec] 이 된다. (S-1)·Tsetup <Tprog 일 때 기록속도는 S·N/(Tsetup+Tprog)[Bytes/sec] 가 된다.

도7에는 N=2K바이트, Tsetup=100μsec, Tprog=1000μsec로 할 때 인터리브 기록과 동시 기록의 각각에서의 1개의 플래시 메모리의 메모리 뱅크의 수와 도6에서 설명한 기록속도의 관계가 예시된다. 인터리브 기록의 경우에는 메모리 뱅크 수를 어느 값까지 증가시키면 그 이상 증가시켜도 기록 동작속도는 변하지 않는다. 동시 기록의 경우에는 뱅크 수를 증가시킴에 따라 기록 동작속도의 상승율은 점차 감소한다. 뱅크 수가 비교적 적은 곳에서는 인터리브 기록과 동시 기록의 기록 동작속도는 거의 같게 된다.

다음에, 복수개의 플래시 메모리 칩에서의 메모리 뱅크 수와 기록속도의 관계를 기록동작 상태마다 정리한다.

도8에는 1뱅크 플래시 메모리 칩을 U개 이용했을 때의 기록 동작 타이밍과 기록 동작속도가 예시된다. 이 동작상태는, U개의 메모리 뱅크를 가지는 1개의 플래시 메모리 칩에 대한 인터리브 기록동작 상태와 등가가 되고, 도6에서의 S뱅크 인터리브 기록동작에 대응한다. (U-1)·Tsetup≥Tprog 일 때 기록속도는 N/Tsetup[Bytes/sec] 이 된다. (U-1)·Tsetup<Tprog 일 때 기록속도는 U·N/(Tsetup+Tprog)[Bytes/sec] 가 된다.

도9에는 S뱅크 플래시 메모리 칩을 U개 이용했을 때의 동시 기록 동작 타이밍과 기록 동작속도가 예시된다. 이 동작상태는, 도6에서의 S뱅크 동시 기록동작의 U배의 처리에 대응한다. 이 때의 기록속도는 S(U-1)·Tsetup과 Tprog의 대소관계에 의해 경우가 나누어진다. 즉, 모든 칩(CHP1~CHPU)의 메모리 뱅크에 대해서 셋업동작을 완료했을 때, 하나의 칩(CHIP1)에서의 모든 메모리 뱅크(BNK1~BNKS)의 인터리브 기록이 이미 종료했는지 여부의 관점에서 경우가 나누어진다. S(U-1)·Tsetup≥Tprog 일 때 기록속도는 N/Tsetup[Bytes/sec] 이 된다. S(U-1)·Tsetup<Tprog 일 때 기록속도는 S·U·N/(S·Tsetup+Tprog)[Bytes/sec] 가 된다.

도10에는 S뱅크 플래시 메모리 칩을 U개 이용했을 때의 인터리브 기록 동작 타이밍과 기록 동작속도가 예시된다. 이 동작상태 S·U개의 메모리 뱅크를 가지는 1개의 플래시 메모리 칩에 대한 인터리브 기록동작 상태와 등가가 되고, 도6에서의 S뱅크 인터리브 기록동작의 U배의 처리에 대응한다. 이 때의 기록속도는 (S·U-1)·Tsetup과 Tprog의 대소관계에 의해 경우가 나누어진. 즉, 모든 칩(CHP1~CHPU)의 메모리 뱅크에 대해 셋업동작을 일순했을 때, 하나의 칩(CHP1)에서의 하나의 메모리 뱅크(BNK1)의 인터리브 기록이 이미 종료했는지 여부의 관점에서 경우가 나누어진다. (SU-1)·Tsetup≥Tprog 일 때 기록속도는 N/Tsetup[Bytes/sec] 이 된다. (SU-1)·Tsetup<Tprog 일 때 기록속도는 S·U·N/(Tsetup+Tprog)[Bytes/sec] 가 된다.

상기 도8 내지 도10의 기록동작 상태에 있어서, 기록속도가 N/Tsetup[Bytes/sec] 인 경우, 즉 칩 수를 증가시켜도 기록속도가 올라가지 않는다는 상태는, 메모리 컨트롤러(5)로부터 플래시 메모리 칩에 셋업 데이터와 기록 데이터를 항상 계속해서 보낼 수 있는 상태를 의미한다. 이 칩 수를 증가시켜도 기록속도가 올라가지 않는다는 경계점의 칩 수가, 각각의 기록동작 상태에서의 기록속도가 최대가 되는 시스템의 면적 최소값, 요컨대 플래시 메모리 칩 수의 최소값을 공급하게 된다. 도11에는 그 관점에서, 상기 도8 내지 도10의 각각의 기록동작 상태에 있어서 기록속도가 최대가 되는 칩 수와 메모리 뱅크 수와의 관계를 예시한다. 동 도면에서는 Tsetup=100μsec, Tprog=1000μsec를 조건으로 하고 있다. 도11에 의하면, 독립적으로 메모리 동작 가능한 메모리 뱅크를 복수개 가지는 멀티뱅크 구성의 플래시 메모리 칩을 이용하여 메모리 칩내 동시 기록 또는 메모리 칩내 인터리브 기록을 행하면, 기록속도가 빠른 메모리 시스템을 구축할 때에 필요한 플래 시 메모리 칩의 수를 적게 할 수 있다는 것이 명백하게 된다.

상술과 같이, 선택 가능한 동시 기록동작에서는 멀티칩의 멀티뱅크에 대해 기록 셋업시간에 대해 현격히 긴 기록동작을 완전히 병렬화할 수 있고, 선택 가능한 인터리브 기록동작에서는 멀티칩의 멀티뱅크에 대해 하나의 메모리 뱅크의 기록셋업에 계속되는 기록동작이 순차 어긋나서 다른 메모리 뱅크의 기록동작에 부분적으로 겹쳐져 병렬화된다. 이것에 의해, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수 있다.

상기 메모리 컨트롤러는 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록동작을 지시하는 커맨드 코드의 종류에 의해, 상기 동시 기록동작의 지시와 인터리브 기록동작의 지시를 구별하고 있으며, 이것을 레지스터 설정에서 지시하는 것도 가능하지만, 레지스터 설정에 비교하면, 특별한 제어형태를 생략할 수 있다. 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록 커맨드를 공급해 주면 된다.

<< 멀티미디어 카드로의 적용 >>

도12에는 본 발명을 적용한 멀티미디어 카드가 예시된다. 멀티미디어 카드(11)는, 그 표준화 단체에 의한 사양에 의하면, 24mm×32mm×1.4mm의 카드 치수를 가진다. 카드기판(12)에는, 접속단자로서, 카드 셀렉트 신호(CS)를 입력하는 1개의 접속단자(13a), 커맨드(CMD)를 입력하는 1개의 접속단자(13b), 클록신호(CLK)를 입력하는 1개의 접속단자(13c), 데이터(DAT)를 입출력하는 1개의 접속단자(13d), 전원전압(Vcc)이 공급되는 1개의 접속단자(13e) 및 그랜드 전압(Vss)이 공급되는 2개 의 접속단자(13f, 13g)를 가진다.

카드기판(12)에는, 인터페이스 드라이버(14), 상기 메모리 컨트롤러(5), SRAM(6), 및 플래시 메모리 칩(CHP1, CHP2)을 가진다. 상기 메모리 컨트롤러(5)는 인터페이스 제어부(15)와 메모리 제어부(16)를 가진다. 상기 인터페이스 제어부(15)는, 호스트 인터페이스 제어, 파일 컨트롤 제어 및 데이터 전송 제어를 위한 제어 로직회로를 가진다. 인터페이스 제어부(15)는, 인터페이스 드라이버(14)를 통해서 호스트 시스템으로부터 공급되는 커맨드를 접수하고, 이것을 해독하여, 메모리 컨트롤부(16)에 동작을 지시한다. 메모리 컨트롤부(16)은 그 지시를 받아서 플래시 메모리 칩(CHP1, CHP2)에 대한 파일 데이터의 액세스 제어를 행한다. 예를 들면, 인터페이스 제어부(15)는 외부로부터 공급된 기록 데이터를 일시적으로 SRAM에 축적하고, 메모리 컨트롤부(16)에 전술의 멀티칩의 멀티뱅크에 대한 동시 기록 혹은 멀티칩의 멀티뱅크에 대한 인터리브 기록을 지시한다. 메모리 컨트롤부(16)는 그 지시에 따라서 플래시 메모리 칩(CHP1, CHP2)에 커맨드 코드 및 기록 데이터를 공급하고, 멀티칩의 멀티뱅크에 대한 동시 기록 혹은 멀티칩의 멀티뱅크에 대한 인터리브 기록 등을 제어한다.

여기에서, 상기 멀티미디어 카드(11)에서의 여러가지의 기록동작 상태에서의 기록속도에 대해서 설명한다. 상기 플래시 메모리 칩(CHP1, CHP2)의 특성을 Tsetup=100μsec, Tprog=2000μsec로 하고, 전술의 N에 상당하는 기록단위인 1섹터를 2k바이트로 한다. 이 때, 호스트 시스템으로부터 데이터 단자(DAT)에는 50nsec의 주기로 시리얼로 데이터가 입력되기 때문에, 2k바이트의 기록 데이터가 데이터 단자(DAT)에 입력되는데, 2048×8×50≒0.82msec의 시간이 걸린다.

도13에는 1개의 플래시 메모리 칩의 1개의 메모리 뱅크만을 이용한 동작형태(1뱅크 1칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 0.67M바이트/sec가 된다.

도14에는 2개의 플래시 메모리 칩에 대해 각각 1개의 메모리 뱅크를 이용한 동작형태(1뱅크 2칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 1.34M바이트/sec가 된다.

도15에는 1개의 플래시 메모리 칩에 대해 2개의 메모리 뱅크를 동시 기록하는 동작형태(2뱅크 동시 기록 1칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 1.04M바이트/sec가 된다.

도16에는 2개의 플래시 메모리 칩에 대해 각각 2개의 메모리 뱅크를 동시 기록하는 동작형태(2뱅크 동시 기록 2칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 2.08M바이트/sec가 된다.

도17에는 1개의 플래시 메모리 칩에 대해 2개의 메모리 뱅크를 인터리브 기록하는 동작형태(2뱅크 인터리브 기록 1칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 1.24M바이트/sec가 된다.

도18에는 2개의 플래시 메모리 칩에 대해 각각 2개의 메모리 뱅크를 인터리 브 기록하는 동작형태(2뱅크 인터리브 기록 2칩 이용형태)의 기록 동작 타이밍이 예시된다. 이 경우의 호스트 시스템에서 메모리 카드로의 데이터 전송속도는 2.38M바이트/sec가 된다.

도13 내지 도18의 동작형태마다의 동작속도 결과에서, 도16에 나타내는 2뱅크 동시 기록 2칩 이용의 동작형태, 도18에 나타내는 2뱅크 인터리브 기록 2칩 이용의 동작형태의 2개의 동작형태를 채용했을 경우에는 호스트 시스템측으로부터의 데이터 전송속도를 상대적으로 빠르게 할 수가 있다. 도16에 나타나는 2뱅크 동시 기록 2칩 이용의 동작형태는 도9의 복수 칩에 대한 S뱅크 동시 기록의 하나의 형태이며, 도18에 나타내는 2뱅크 인터리브 기록 2칩 이용의 동작형태는 도10의 S뱅크 인터리브 기록의 하나의 형태이다. 따라서, 멀티칩의 멀티뱅크에 대해 동시 기록동작 또는 인터리브 기록동작을 채용하는 것에 의해, 기록처리가 빠른 메모리 시스템을 구성 가능한 것이 더욱 명백하게 된다.

동시 기록을 채용할지 인터리브 기록의 어느것을 채용할지는 호스트 시스템측의 대응에 따라 임의(任意)이다. 도18의 경우에는 처리속도는 최고속이지만, 호스트 시스템은 끊임없이 기록 커맨드 및 기록 데이터를 계속해서 보내야 한다. 도16의 경우는 메모리 카드측에서 조금 비지상태가 발생해 조금 처리속도는 떨어지지만, 비지상태의 기간에 호스트 시스템은 그 밖의 처리를 행하는 자유도를 얻게 된다.

<< 플래시 메모리의 전체 구성 >>

도19에는 상기 플래시 메모리 칩(CHP1)의 일예가 전체적으로 나타나 있다.

상기 플래시 메모리 칩(CHP1)은, 단결정 실리콘과 같은 1개의 반도체 기판(반도체 칩)(22)에, 각각 독립적으로 메모리 동작 가능한 복수개 예를 들면 2개의 메모리 뱅크(BNK1, BNK2)와, 상기 2개의 메모리 뱅크(BNK1, BNK2)에 대한 메모리 동작을 제어하는 제어부(25)와, 상기 메모리 뱅크(BNK1, BNK2)마다 설치된 스테이터스 레지스터(26, 27)와, 외부와의 인터페이스 제어부(28)와, 메모리 뱅크(BNK1, BNK2)마다 할당된 구제회로(29, 30)와, 어드레스 버퍼(31)와, 어드레스 카운터(32)와, 내부 전원회로(33)를 가진다. 상기 제어부(25)는, 커맨드 디코더(40), CPU(중앙처리 장치) 및 그 동작 프로그램 메모리(PGM)를 가지는 프로세서(프로세서를 간단히 CPU라 적는다)(41), 데이터 입출력 제어회로(42)를 가진다.

플래시 메모리 칩(CHP1)의 입출력 단자(I/O[7:0])는 어드레스 입력, 데이터 입출력, 커맨드 입력에 겸용된다. 입출력 단자(I/O[7:0])로부터 입력된 X 어드레스 신호는 인터페이스 제어부(28)를 통해서 X 어드레스 버퍼(31)에 공급되고, 입력된 Y 어드레스 신호는 인터페이스 제어부(28)를 통해서 Y 어드레스 카운터(32)에 프리셋된다. 입출력 단자(I/O[7:0])로부터 입력된 커맨드는 인터페이스 제어부(28)를 통해서 커맨드 디코더(40)에 공급된다. 입출력 단자(I/O[7:0])로부터 메모리 뱅크(BNK1, BNK2)에 공급되어야 할 기록 데이터는 인터페이스 제어부(28)를 통해서 데이터 입출력 제어회로(42)에 공급된다. 메모리 뱅크(BNK1, BNK2)로부터의 리드 데이터는 데이터 입출력 제어회로(42)로부터 인터페이스 제어부(28)를 통해서 입출력 단자(I/O[7:0])에 공급된다. 또한, 입출력 단자(I/O[7:0])로부터 입출력되는 신호를 편의상 신호 I/O[7:0]라고도 칭한다.

상기 인터페이스 제어부(28)는 액세스 제어신호로서, 전술의 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 시리얼 클록신호(SC), 리셋신호(/RES) 및 커맨드 인에이블 신호(/CDE)를 입력한다. 신호명의 직전에 붙은 기호 /는 해당 신호가 로·인에이블인 것을 의미한다. 인터페이스 제어부(28)는 그들 신호의 상태에 따라 외부와의 신호 인터페이스 기능 등을 제어한다.

상기 각각의 메모리 뱅크(BNK1, BNK2)는, 기억정보의 재기록 가능한 불휘발성 메모리셀을 다수 가진다. 불휘발성 메모리셀의 일부는 결함 메모리셀을 치환하기 위한 구제용(용장용) 메모리셀이 된다. 상기 구제회로(29, 30)는 구제용 메모리셀에 의해 치환해야 할 결함 메모리셀의 어드레스를 프로그램 가능한 프로그램 회로(도시하지 않음)와, 프로그램된 구제해야 할 어드레스가 액세스 어드레스로서 지정되었는지를 판정하는 어드레스 컴퍼레이터(도시하지 않고)를 가진다. 상기 메모리 뱅크(BNK1, BNK2)로부터 불휘발성 메모리셀을 선택하기 위한 X 어드레스 신호는 어드레스 버퍼(31)로부터 출력되고, 상기 메모리 뱅크(BNK1, BNK2)로부터 불휘발성 메모리셀을 선택하기 위한 Y 어드레스 신호는 어드레스 카운터(32)로부터 출력된다. X 어드레스 신호 및 Y 어드레스 신호는 구제회로(29, 30)에 공급되며, 구제해야 할 어드레스인 경우에는 어드레스의 치환이 행하여지고, 구제해야 할 어드레스가 아닌 경우에 쓰루로, 메모리 뱅크(BNK1, BNK2)에 공급된다.

상기 각각의 메모리 뱅크(BNK1, BNK2)는, 특별히 제한되지 않지만, 도20에 예시되는 바와 같이, 메모리셀 어레이(50), X 어드레스 디코더(51), Y 어드레스 디코더(52), Y 스위치 회로(53), 센스 래치회로(54) 및 데이터 래치회로(55) 등을 가 진다. 상기 메모리셀 어레이(50)는 전기적으로 소거 및 기록 가능한 불휘발성 메모리셀을 다수 가진다. 예를 들면, 도21에 예시되는 바와 같이, 불휘발성 메모리셀(MC)은, 반도체 기판 혹은 메모리 웰(SUB)에 형성된 소스(S) 및 드레인(D)과, 채널영역에 산화막을 통해서 형성된 플로팅 게이트(FG) 그리고 플로팅 게이트(FG)에 층간 절연막을 통해서 포개진 컨트롤 게이트(CG)를 가지고 구성된다. 상기 메모리셀 어레이(50)는 도22에 예시되는 AND형 어레이의 경우, 주(主) 비트선(MBL)에, 대표적으로 예시된 부(副) 비트(SBL)가 선택MOS트랜지스터(M1)를 통해서 접속되고, 부 비트선(SBL)에 불휘발성 메모리셀(MC)의 드레인이 결합된다. 부 비트선(SBL)을 공유하는 불휘발성 메모리셀(MC)의 소스는 제2 선택MOS트랜지스터(M2)를 통해서 소스선(SL)에 공통 접속된다. 제1 선택MOS트랜지스터(M1)는 행방향 단위로 비트선 제어선(SDi)으로 스위치 제어되며, 제2 선택MOS트랜지스터(M2)는 행방향 단위로 소스선 제어선(SSi)으로 스위치 제어된다.

도20의 상기 X 어드레스 디코더(51)는, X 어드레스 신호를 디코드하고, 지정된 메모리 동작에 따라, 워드선(WL), 비트선 제어선(SDi), 소스선 제어선(SSi)의 선택을 행한다. Y 어드레스 디코더(52)는, 어드레스 카운터(32)로부터 출력되는 Y 어드레스 신호를 디코드하며, 비트선 선택용의 Y 스위치 회로(53)의 스위칭 제어신호를 생성한다. 상기 데이터 래치회로(55)는 외부로부터 바이트 단위로 입력된 기록 데이터를 일시적으로 유지하는 데이터 버퍼로서의 기능을 가진다. 상기 센스 래치회로(54)는 불휘발성 메모리셀로부터 판독된 기억정보를 센스해서 유지하고, 또한, 상기 데이터 래치회로(55)로부터 공급된 기록동작을 위한 기록 제어 데이터를 유지한다.

상기 메모리셀에 대한 소거는 도23에 예시되는 바와 같이, 워드선 단위(1섹터 단위이기도 하다)의 일괄 소거가 되며, 선택 워드선에 -17V, 비선택 워드선에 0V가 인가되며, 소스선은 0V가 된다.

상기 메모리셀에 대한 기록은 도23에 예시되는 바와 같이, 기록 선택 워드선에 17V, 기록 선택의 비트선에 0V, 기록 비선택의 비트선에 6V가 인가된다. 상기 기록 고전압 인가시간을 많게 함에 따라서 메모리셀의 문턱치 전압이 상승된다. 비트선에 0V를 인가할지, 6V를 인가할지는, 센스 래치회로에 래치시키는 기록 제어정보의 논리값으로 결정된다.

상기 메모리셀에 대한 판독동작은, 특별히 제한되지 않지만, 판독 선택 워드선을 3.2V로 하고, 소스선을 회로의 접지전압으로 도통시키고, 비트선에는 센스 래치회로를 통해서 1.0V를 공급하고, 메모리셀의 문턱치 전압에 따라 비트선에서 소스선으로 흐르는 전류의 유무에 의한 비트선 전위의 변화에 따라 기억정보를 판독한다.

상기 Y 어드레스 디코더(52)에서 선택된 비트선은 데이터 입출력 제어회로(42)에 도통된다. 데이터 입출력 제어회로(42)와 상기 입출력 단자(I/O[7:0])와의 접속은 상기 인터페이스 제어부(28)에 의해 제어된다.

도19의 상기 내부 전원회로(33)는 기록, 소거, 베리파이, 판독 등을 위한 각종 동작전원을 생성해서 메모리 뱅크(BNK1, BNK2)에 공급한다.

상기 커맨드 디코더(40) 및 CPU(41)는 상기 인터페이스 제어부(28)로부터 공 급되는 액세스 커맨드(단순히 커맨드라 칭한다) 등에 따라, 전술의 멀티칩을 이용한 멀티뱅크에 대한 동시 기록, 멀티칩을 이용한 멀티뱅크에 대한 인터리브 기록 등의 메모리 동작을 전체적으로 제어한다.

상기 커맨드는, 특별히 제한되지 않지만, 단수 혹은 복수의 커맨드 코드와 커맨드의 실행에 필요한 어드레스 정보 및 데이터 정보 등을, 소정의 포맷을 따라서 포함하고 있다. 커맨드에 포함되는 기록 데이터와 같은 데이터 정보는 데이터 입출력 제어회로(42)에 공급된다. 커맨드에 포함되는 어드레스 정보는 전술과 같이 어드레스 버퍼(31) 및 필요한 경우에는 어드레스 카운터(32)에 공급된다. 상기 메모리 뱅크(BNK1, BNK2)는 각각 다른 메모리 어드레스에 매핑되며, 어드레스 버퍼(31)에 공급되는 X 어드레스 신호는 예를 들면 2048비트 단위의 섹터영역의 하나를 지정하는 섹터 어드레스로서 위치 정해진다. 특별히, 상기 X 어드레스 신호의 일부의 정보, 예를 들면 최상위의 어드레스 비트(Am)는 메모리 동작의 대상 메모리 뱅크를 지시하는 메모리 뱅크 지정정보로 간주되어, 커맨드 디코더(40)에 공급된다. 커맨드 디코더(40)는 그 메모리 뱅크 지정정보에서 지정된 메모리 뱅크를 메모리 동작이 대상으로 하도록 CPU(41)에 지시한다. 어드레스 카운터(32)에 공급되는 Y 어드레스 신호는 X 어드레스 신호에서 지정되는 섹터 어드레스의 2048비트의 데이터에 대해 8비트 단위의 위치를 지정한다. 메모리 동작의 초기상태에서 어드레스 카운터(32)는 초기값 "0"으로 리셋된다. 이것에 Y 어드레스 신호가 공급되면, 그 값이 어드레스 카운터(32)의 프리셋 값이 된다. Y 어드레스 카운터(32)는 초기값 또는 프리셋 값을 개시 어드레스로 하며, 필요에 따라서 순차 인크리먼트한 Y 어드 레스 신호를 메모리 뱅크(BNK1, BNK2)에 출력한다.

도19의 커맨드 디코더(40)는 커맨드에 포함되는 커맨드 코드를 해독하고, 메모리 뱅크 지정정보(Am)에 의해 동작시켜야 할 메모리 뱅크를 판정하며, 해독결과와 판정결과를 CPU(41)에 공급한다. CPU(41)는 그것에 의거하여, 동작시켜야 할 메모리 뱅크(BNK1, BNK2)에 액세스 제어신호(CNT1, CNT2)를 공급해서 메모리 뱅크(BNK1, BNK2)의 동작을 제어한다. 메모리 동작이 소거 또는 기록시, 고전압 인가는 단계적으로 진척되며, 각 단계에서 배리파이 동작이 행해져, 배리파이 결과정보(VFY1, VFY2)가 CPU(41)로 되돌려진다. CPU(41)는, 배리파이 결과정보(VFY1, VFY2)가 소요 문턱치 전압 상태로의 미도달을 의미하고 있을 때는, 타임아웃이 아니면, 액세스 제어신호(CNT1, CNT2)에 의해 다음 단계의 고전압 인가를 지시한다. 타임아웃이 되어도 배리파이 결과정보(VFY1, VFY2)가 소요 문턱치 전압 상태로의 미도달을 의미하고 있을 때는 CPU(41)는 페일·패스(Fail·Pass)정보(FP1, FP2)에 의해 페일상태를 스테이터스 레지스터(26, 27)에 공급한다. 커맨드 디코더(40)는 그때 공급되고 있는 커맨드에서 지시되고 있는 동작에 의거한 동작모드 정보(MD1, MD2)를 스테이터스 레지스터(26, 27)에 출력한다. 스테이터스 레지스터(26, 27)는, 페일·패스정보(FP1, FP2)에 의해 통지되는 페일·패스요인을 동작모드 정보(MD1, MD2)로 판정하여, 대응하는 레지스터 비트에 페일 또는 패스상태를 설정한다. 상기 커맨드 디코더(40)는 상기 스테이터스 레지스터(26, 27)가 유지하는 스테이터스 정보(ST1, ST2)를 입력하고, 그것을 참조하여, 새로운 입력 커맨드의 접수가부 등을 결정한다. 예를 들면, 메모리 뱅크(BNK1)가 기록 페일일 때, 해당 메모리 뱅크를 지정한 액세스 커맨드의 접수는 기록 재시도 등의 소정 커맨드에 대해서만 가능하게 한다.

상기 스테이터스 레지스터(26, 27)는 메모리 뱅크마다 메모리 동작의 상태를 나타내는 정보를 보유한다. 2개의 스테이터스 레지스터(26, 27)의 유지내용은 상기 아웃풋 인에이블 신호(/OE)를 애서트함으로써 입출력 단자(I/O[7:0])로부터 판독할 수 있다.

도24에는 플래시 메모리 칩(CHP1)의 액세스 커맨드가 예시된다. 액세스 커맨드는 리드 동작계 커맨드(A), 소거 동작계 커맨드(B), 기록 동작계 커맨드(C), 스테이터스 레지스터 클리어계 커맨드(D)로 크게 나누어진다. 동 도면에는 커맨드명, 의미 그리고 커맨드 포맷의 기본형이 예시된다.

제1 시리얼 리드 커맨드(Serial Read(1))는 섹터의 데이터 영역에 대한 판독 커맨드이다. 제2 시리얼 리드 커맨드(Serial Read(2))는 섹터의 관리영역에 대한 판독 커맨드이다. ID 판독 커맨드(Read ldentifier Codes)는 플래시 메모리 칩의 기억용량이나 제조번호 등의 실리콘 시그너처를 판독하는 커맨드이다. 제1 데이터 리커버리 리드 커맨드(Data Recovery Read(1))는 1개의 메모리 뱅크에 대한 기록동작시에 기록 페일이 된 메모리 뱅크가 보유하는 기록 데이터를 외부에 출력시키는 동작을 지시한다. 제2 데이터 리커버리 리드 커맨드(Data Recovery Read(2))는 2개의 메모리 뱅크에 대한 기록동작시에 기록 페일이 된 한쪽 메모리 뱅크(BNK1)가 보유하는 기록 데이터를 외부에 출력시키는 동작을 지시한다. 제3 데이터 리커버리 리드 커맨드(Data Recovery Read(3))는 2개의 메모리 뱅크에 대한 기록동작시에 기 록 페일이 된 다른쪽 메모리 뱅크(BNK2)가 보유하는 기록 데이터를 외부에 출력시키는 동작을 지시한다. 그들 데이터 리커버리 커맨드는 기록 페일을 일으켰을 때 플래시 메모리 내부에 유지되어 있는 기록 데이터를 외부로 출력해서 호스트 장치가 다른 플래시 메모리에 기록 가능하게 하기 위해서 이용된다.

섹터 소거 커맨드(Sector Erase)는 섹터 단위의 소거동작을 지시한다.

제1 기록 커맨드(Program(1))는 섹터 소거 시퀸스 삽입의 기록동작을 지시한다. 제2 기록 커맨드(Program(2))는 섹터의 데이터 영역에 대한 기록동작을 지시한다. 제3 기록 커맨드(Program(3))는 섹터의 관리영역에 대한 기록을 지시한다. 제4 기록 커맨드(Program(4))는 추가기록을 지시한다. 추가기록이란 관리영역의 일부의 기억영역 등에 대한 기록동작이다. 프로그램 리트라이 커맨드(Program Retry)는 기록 페일이 되었을 때 동일 메모리 뱅크의 다른 섹터에 기록동작을 리트라이하는 지시를 부여한다.

상기 각종 액세스 커맨드의 선두에는, 16진수 표기로 나타내는 "00H" 와 같은 커맨드 코드가 배치된다. ID 판독 커맨드(Read Identifier Codes) 등의 일부 커맨드는 커맨드 코드만으로 구성된다. 어드레스 정보를 필요로 하는 액세스 커맨드는 커맨드 코드의 다음에, 섹터 어드레스 정보(SA1, SA2)가 배치된다. 섹터 어드레스 정보(SA1, SA2)는 전부 16비트이며, 16비트로 하나의 섹터 어드레스(X 어드레스 정보)를 구성한다. 판독이나 기록동작에 있어서 1섹터 중의 일부를 대상으로 하는 경우에, 섹터의 도중에서부터 판독이나 기록을 행하고 싶을 경우에는, 섹터 어드레스 정보의 다음에, Y 어드레스 정보를 부가하면 된다. 기록동작과 같이 기록 데이 터를 필요로 할 경우에는, 그 다음에 기록 데이터가 계속된다.

섹터 소거 커맨드에 있어서 커맨드 코드 "BOH" 는 소거 동작의 개시을 지시한다. 1개의 메모리 뱅크에 대한 섹터 소거를 지시하는 커맨드는, 소거 대상 섹터 어드레스(SA1, SA2)의 후에 커맨드 코드 "BOH" 를 부가하면 된다. 2개의 메모리 뱅크에 대해 병렬로 섹터 소거를 지시하기 위해서는, 제1의 섹터 어드레스 정보(SA1, SA2)에 계속해서 제2의 섹터 어드레스 정보(SA1※1, SA2※1)를 배치하고, 마지막에 커맨드 코드 "BOH" 를 부가하면 된다. 제2의 섹터 어드레스 정보(SA1※1, SA2※1)가 지정하는 메모리 뱅크는 제1의 섹터 어드레스 정보(SA1, SA2)가 지정하는 메모리 뱅크와는 상이한 것이 필요하다. 제1의 섹터 어드레스 정보(SA1, SA2)와 제2의 섹터 어드레스 정보(SA1※1, SA2※1)와의 사이에 구분코드를 필요로 하지 않는다. 섹터 소거에서는 Y 어드레스 정보나 데이터 정보를 필요로 하지 않기 때문이다.

제1 내지 제4 기록 액세스 커맨드 및 프로그램 리트라이 커맨드에 있어서 커맨드 코드 "40H" 는 기록동작의 개시를 지시하는 커맨드 코드이다. 2개의 메모리 뱅크에 대해 병렬로 기록을 행할 경우에는, 쌍방의 메모리 뱅크(BNK1, BNK2)에 대한 어드레스와 기록 데이터 등의 지시정보의 사이에 구분코드로서 커맨드 코드 "41H" 를 개재시킨다. 기록동작에서는 Y 어드레스(어드레스 카운터로의 프리셋 어드레스)의 지정은 임의이기 때문에, 구분코드가 필요하게 된다. 이 구분코드 "41H" 는 병렬 기록동작을 지시하는 커맨드 코드로서 위치 정해도 된다. 기록동작에서는 제2의 섹터 어드레스 정보(SA1※2, SA2※2)가 지정하는 메모리 뱅크는 제1의 섹터 어드레스 정보(SA1, SA2)가 지정하는 메모리 뱅크와는 상이한 것이 필요하다. 이 2 뱅크 병렬 기록 커맨드는 인터리브 동작의 대상은 되지 않는다. 프로그램 리트라이 커맨드에서는 섹터 어드레스(SA1※3, SAI2※3)는 기록 페일한 뱅크를 선택하는 것이 필요하다. 그들 제약사항의 충족상태는 커맨드 디코더(40)가 판정한다.

이상 본 발명자에 의해 행해진 발명을 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.

예를 들면, 불휘발성 메모리 칩은 플래시 메모리셀에 한정되지 않고, MNOS, 고유전체 메모리셀 등이라도 된다. 또 메모리셀의 기억정보는 1개의 메모리셀에 대해 2치(値)에 한정되지 않고 4치(値) 등의 다치(多値)라도 된다. 다치 기억이 가능한 메모리셀의 경우, 문턱치 전압의 차이에 의해 다치 기억을 행하고, 또는 기억 게이트에 국소적으로 전하를 축적함으로써 다치 기억을 행하는 것이라도 된다. 또한, 플래시 메모리에 있어서 메모리셀 어레이의 구성은 AND형에 한정되지 않고, NOR형, NAND형 등 적절하게 변경 가능하다. 또한, 소거 및 기록에 대한 문턱치 전압적인 정의는 본 명세서와는 반대로 정의하는 것도 가능하다.

또한, 커맨드의 종류, 섹터 어드레스의 지정방법, 기록 데이터의 입력방법 등은 상기와 달라도 된다. 예를 들면, 데이터, 어드레스. 커맨드의 입력단자를 전용으로 하지 않아도 된다. 메모리 뱅크의 수는 2개로 한정되지 않고, 그 이상의 수를 구비해도 된다.

메모리 카드의 형식은 멀티미디어 카드에 한정되지 않고, 그 밖의 규격을 따른 메모리 카드에도 적용 가능한 것은 말할 필요도 없다. 예를 들면, 데이터를 입 출력하는 단자가 복수 존재하고, 데이터의 입출력이 패러럴로 행하는 메모리 카드이다. 메모리 시스템은 메모리 카드에 한정되지 않고, 마이크로세서와 메모리 등을 회로기판 상에 탑재해서 구성되는 데이터 처리 시스템의 일부로서, 플래시 메모리 칩 및 컨트롤 칩을 탑재해서 구성해도 된다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 하기와 같다.

즉, 복수의 불휘발성 메모리 칩의 복수의 메모리 뱅크에 대한 동시 기록동작 또는 인터리브 기록동작을 선택 가능하기 때문에, 동시 기록동작에서는 기록 셋업시간에 대해 현격히 긴 기록동작을 완전 병렬화할 수 있고, 인터리브 기록동작에서는 기록 셋업에 계속되는 기록동작을 다른 메모리 뱅크의 기록동작에 부분적으로 포개어 병렬화할 수 있고, 결과적으로, 기록처리가 빠른 메모리 시스템을 구성하는데 불휘발성 메모리 칩의 수를 비교적 적게 할 수가 있다. 요컨대, 메모리 카드의 대형화 혹은 코스트 상승을 초래할 만큼 플래시 메모리 칩을 많이 탑재하지 않아 기록속도를 고속화할 수 있는 메모리 시스템, 또는 메모리 카드를 제공할 수 있다.

본 발명은 멀티미디어 카드 등의 정형의 메모리 카드, 플래시 메모리 및 마이크로 프로세서를 실장한 프로세서 보드 등에 널리 적용할 수 있다.

Claims (32)

1. 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함하는 메모리 시스템으로서,

   상기 메모리 컨트롤러는 불휘발성 메모리 칩에 대해 어드레스를 지시한 기록 지시를 행한 후, 상기 불휘발성 메모리 칩에 대해 다른 어드레스를 지시하여 기록 지시를 행하는 경우에 동시 기록동작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하며,

   상기 복수의 불휘발성 메모리 칩 중의 하나의 불휘발성 메모리 칩에 대해서 상기 다른 어드레스를 지시한 기록 지시 후, 상기 복수의 불휘발성 메모리 칩 중의 다른 불휘발성 메모리 칩에 대해서 또 다른 어드레스를 지시하여 기록 지시를 행하는 것이 가능한 것을 특징으로 하는 메모리 시스템.
2. 제 1 항에 있어서,

   상기 동시 기록동작은, 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 해당 복수의 메모리 뱅크에 대해서 동일한 타이밍으로 개시되는 기록동작이며,

   상기 인터리브 기록동작은, 이미 개시된 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시해 가는 기록동작인, 것을 특징으로 하는 메모리 시스템.
3. 제 2 항에 있어서,

   상기 메모리 컨트롤러는, 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록동작을 지시하는 커맨드 코드의 종류에 의해, 상기 동시 기록동작의 지시와 인터리브 기록동작의 지시를 구별하는 것을 특징으로 하는 메모리 시스템.
4. 제 1 항에 있어서,

   상기 각각의 불휘발성 메모리 칩은 칩 선택단자 및 그 밖의 복수의 액세스 단자를 가지고,

   상기 메모리 컨트롤러는 각각의 불휘발성 메모리 칩의 상기 칩 선택단자에 개별 접속되는 칩 선택신호 출력단자와, 각각의 불휘발성 메모리 칩의 상기 액세스 단자에 공통 접속되는 복수의 액세스 정보단자를 가지는 것을 특징으로 하는 메모리 시스템.
5. 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 복수 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함하는 메모리 시스템으로서,

   상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩마다 순차적으로 불휘발성 메모리 칩 내의 메모리 뱅크에 대해, 인터리브 기록 또는 동시기록을 선택적으로 지시하는 것이 가능한 것을 특징으로 하는 메모리 시스템
6. 제 5 항에 있어서,

   상기 인터리브 기록지시는, 이미 개시시킨 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시시키는 기록동작 지시인 것 을 특징으로 하는 메모리 시스템.
7. 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 불휘발성 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러를 포함하는 메모리 시스템으로서,

   상기 메모리 컨트롤러는 상기 불휘발성 메모리 칩마다 순차적으로 불휘발성 메모리 칩 내의 메모리 뱅크에 대해, 동시기록을 지시하는 것이 가능한 것을 특징으로 하는 메모리 시스템.
8. 제 7 항에 있어서,

   상기 동시 기록지시는, 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 복수의 메모리 뱅크에 대해서 동일한 타이밍으로 기록동작을 개시시키는 기록동작 지시인 것을 특징으로 하는 메모리 시스템.
9. 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 플래시 메모리 칩과, 상기 복수의 플래시 메모리 칩에 대해 개별적으로 액세스 제어 가능한 메모리 컨트롤러와, 상기 메모리 컨트롤러에 접속되는 SRAM을 포함하는 메모리 시스템으로서,

   상기 SRAM은 플래시 메모리 칩에 대한 기록 데이터를 일시적으로 저장 가능하며,

   상기 메모리 컨트롤러는, 상기 플래시 메모리 칩마다 순차적으로, 플래시 메모리 칩내의 메모리 뱅크에 대해 인터리브 기록을 지시하는 것과, 플래시 메모리 칩내의 메모리 뱅크에 대해 동시 기록을 지시하는 것을 선택 가능한 것을 특징으로 하는 메모리 시스템.
10. 제 9 항에 있어서,

    상기 인터리브 기록지시는, 이미 개시시킨 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시시키는 기록동작 지시이며,

    상기 동시 기록지시는, 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 복수의 메모리 뱅크에 대해 동일한 타이밍으로 기록동작을 개시시키는 기록동작 지시인 것을 특징으로 하는 메모리 시스템.
11. 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지는 복수의 불휘발성 메모리 칩과, 상기 플래시 메모리 칩을 액세스 커맨드를 이용하여 액세스 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템으로서,

    상기 메모리 컨트롤러는, 제1 커맨드 코드, 제1 커맨드 코드에 후속시킨 메모리 뱅크의 어드레스 정보 및 메모리 뱅크의 어드레스 정보에 후속하는 제2 커맨드 코드를 출력하고, 상기 어드레스 정보로 지정되는 플래시 메모리 칩내의 메모리 뱅크에 대해, 제2 커맨드 코드의 입력마다 메모리 동작을 개시시키는 제1 제어 또는 제1 커맨드 코드, 제1 커맨드 코드에 후속시킨 플래시 메모리 칩내의 메모리 뱅크의 어드레스 정보, 메모리 뱅크의 어드레스 정보에 후속시킨 제3 커맨드 코드, 제3 커맨드 코드에 후속시킨 플래시 메모리 칩내의 메모리 뱅크의 어드레스 정보 및 메모리 뱅크의 어드레스 정보에 후속시킨 제2 커맨드 코드를 출력하고, 상기 제1 커맨드 코드로부터 제2 커맨드 코드의 사이에서 상기 제3 커맨드로 구획된 복수의 어드레스 정보로 지정되는 복수의 메모리 뱅크에 대해서, 제2 커맨드 코드의 입력에 응답하여 동시에 메모리 동작을 개시시키는 제2 제어의 한쪽을 선택하며, 복수의 플래시 메모리 칩을 직렬적으로 메모리 동작시키는 것이 가능한 것을 특징으로 하는 메모리 시스템.
12. 제 11 항에 있어서,

    상기 제1 커맨드 코드는 기록동작의 종류를 공급하는 커맨드 코드이며, 제2 커맨드 코드는 기록동작의 개시를 지시하는 커맨드 코드이며, 제3 커맨드 코드는 어드레스 정보가 후속하는 것을 나타내는 커맨드 코드인 것을 특징으로 하는 메모리 시스템.
13. 카드기판에, 외부 접속단자와, 상기 외부 접속단자에 접속된 외부 인터페이스 회로와, 상기 외부 인터페이스 회로에 접속된 메모리 컨트롤러와, 상기 메모리 컨트롤러에 의해 개별적으로 액세스 제어를 받는 복수의 플래시 메모리 칩을 가지는 메모리 카드로서,

    상기 플래시 메모리 칩은, 각각 독립적으로 메모리 동작 가능한 복수의 메모리 뱅크를 가지고,

    상기 메모리 컨트롤러는, 플래시 메모리 칩에 대해서 어드레스를 지시한 기록 지시를 행한 후, 상기 플래시 메모리 칩에 대해서 다른 어드레스를 지시하여 기록 지시를 행하는 경우에, 동시 기록동작 또는 인터리브 기록동작을 선택적으로 지시하는 것이 가능하며,

    상기 복수의 플래시 메모리 칩 중의 하나의 플래시 메모리 칩에 대해서 상기 다른 어드레스를 지시한 기록 지시의 후, 상기 복수의 플래시 메모리 칩 중의 다른 플래시 메모리 칩에 대해서 또 다른 어드레스를 지시하여 기록 지시를 행하는 것이 가능한 것을 특징으로 하는 메모리 카드.
14. 제 13 항에 있어서,

    상기 동시 기록동작은, 메모리 뱅크를 지정한 기록동작의 직렬적인 복수의 지시의 후에 복수의 메모리 뱅크에 대해서 동일한 타이밍으로 개시되는 기록동작이며,

    상기 인터리브 기록동작은, 이미 개시된 기록동작 중에 다른 메모리 뱅크를 지정한 기록지시에 응답해서 새로운 기록동작을 개시해 가는 기록동작인, 것을 특징으로 하는 메모리 카드.
15. 제 14 항에 있어서,

    상기 메모리 컨트롤러는, 기록 어드레스 정보 및 기록 데이터 정보에 부수하여 기록동작을 지시하는 커맨드 코드의 종류에 의해, 상기 동시 기록동작의 지시와 인터리브 기록동작의 지시를 구별하는 것을 특징으로 하는 메모리 카드.
16. 제 15 항에 있어서,

    상기 메모리 컨트롤러에 접속되는 SRAM을 더 포함하고, 상기 SRAM은 플래시 메모리 칩에 대한 기록 데이터를 일시적으로 저장 가능한 것을 특징으로 하는 메모리 카드.
17. 제 13 항에 있어서,

    상기 외부 접속단자는 1비트의 데이터 입출력 단자, 1비트의 커맨드 단자, 전원전압 단자, 회로의 접지전압 단자, 및 클록단자를 포함하는 것을 특징으로 하는 메모리 카드.
18. 메모리 컨트롤러와 복수의 불휘발성 메모리를 가지고, 상기 메모리 컨트롤러는 복수의 불휘발성 메모리에 대해서, 정보가 기록되어야 할 어드레스를 나타내는 어드레스 정보를 포함하는 기록 지시 커맨드를 발행하고,

    상기 불휘발성 메모리는 어드레스에 의해 분리되는 복수의 기억영역을 가지며, 각각의 기억영역은 다른 기억영역과 병행하여 메모리 액세스 동작이 가능하게 되며,

    상기 메모리 컨트롤러는, 다른 기억영역을 지정한 기록 지시 커맨드를 직렬적으로 발생한 후에 상기 지정된 복수의 기억영역에 대해서 동일한 타이밍으로 기록동작을 개시시키는 동시 기록을, 복수의 불휘발성 메모리에 대해서 직렬적으로 행하는 것이 가능한 것을 특징으로 하는 불휘발성 반도체 기억장치.
19. 제 18 항에 있어서,

    상기 불휘발성 메모리는 복수의 메모리 소자를 가지며,

    상기 불휘발성 메모리의 기록동작은, 상기 기록 지시 커맨드에 의해 지시되는 어드레스에 따라 일군의 메모리 소자를 선택하고, 선택된 각각의 메모리 소자에 기록되어야 할 어드레스 정보에 따른 문턱치 전압으로 변화시키는 것을 특징으로 하는 불휘발성 반도체 기억장치.
20. 제 18 항에 있어서,

    상기 불휘발성 메모리의 기록동작은, 메모리셀의 문턱치 전압을 변화시키기 위한 제1의 동작과, 각각의 메모리셀의 문턱치 전압이 상기 기록되어야 할 어드레스 정보에 대응한 문턱치 전압으로 변화했는지 여부를 확인하기 위한 제2의 동작을 포함하고,

    상기 제2의 동작 후, 적어도 1의 메모리셀의 문턱치 전압이 기록되어야 할 어드레스 정보에 대응한 문턱치 전압으로 변화하고 있지 않은 경우, 상기 제1의 동작을 행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
21. 제 20 항에 있어서,

    상기 복수의 메모리 소자는, 3이상의 문턱치 전압분포 중, 기록되어야 할 어드레스 정보에 대응한 문턱치 전압분포에 포함되는 문턱치 전압으로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
22. 데이터의 입출력에 이용되는 제1 단자와, 동작 지시 커맨드의 입력에 이용되는 제2 단자와, 데이터의 입출력 및 동작 지시 커맨드의 입력의 타이밍을 지시하는 클록의 입력에 이용되는 제3 단자를 가지며,

    제2 단자로부터 입력된 동작 지시 커맨드에 따른 동작을 제어하는 제어부와, 상기 제어부의 제어에 의거해 데이터의 저장 또는 판독을 행하는 복수의 불휘발성 메모리를 가지고,

    상기 불휘발성 메모리는 어드레스에 대응한 복수의 메모리 소자를 가지고, 상기 복수의 메모리 소자는 복수의 그룹으로 분류되며, 하나의 그룹의 데이터 저장동작 중에 해당 불휘발성 메모리의 다른 그룹에 대해서 데이터의 저장동작을 개시하며, 상기 하나의 그룹에 대한 데이터 저장과 다른 불휘발성 메모리에서의 메모리 소자의 그룹에 대한 데이터의 저장동작을 동시에 개시하는 것이 가능하게 되는 것을 특징으로 하는 불휘발성 기억장치.
23. 제 22 항에 있어서,

    상기 제어부는, 상기 제1 단자로부터 입력된 데이터를 소정 바이트마다 분할하고, 제1 데이터를 제1의 불휘발성 메모리의 상기 제1 그룹에 저장 지시하며, 제2 데이터를 상기 제1의 불휘발성 메모리의 제2 그룹에 저장 지시하는 것을 특징으로 하는 불휘발성 기억장치.
24. 제 23 항에 있어서,

    상기 제어부는, 상기 불휘발성 메모리로의 저장동작을 지시하는 저장 지시 커맨드를 발행하고,

    상기 저장 지시 커맨드는, 상기 커맨드가 저장 지시 커맨드인 것을 나타내는 제1 커맨드와, 데이터를 저장해야 할 메모리 소자를 지시하는 어드레스 정보와, 저장해야 할 데이터와, 저장동작 개시를 지시하는 제2 커맨드로 구성되는 것을 특징으로 하는 불휘발성 기억장치.
25. 제 24 항에 있어서,

    상기 제어부는, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터와, 상기 제2 커맨드를 발행한 후,

    상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제2 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행하는 것을 특징으로 하는 불휘발성 기억장치.
26. 제 24 항에 있어서,

    상기 제어부는, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터를 발행한 후,

    상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제2 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행하는 것을 특징으로 하는 불휘발성 기억장치.
27. 제 22 항에 있어서,

    상기 제어부는, 상기 제1 단자로부터 입력된 데이터를 소정 바이트마다 분할하고, 제1 데이터를 제1의 불휘발성 메모리의 상기 제1 그룹에 저장 지시하고, 제2 데이터를 제2의 불휘발성 메모리의 제1 그룹에 저장 지시하는 것을 특징으로 하는 불휘발성 기억장치.
28. 삭제
29. 삭제
30. 제 27 항에 있어서,

    상기 제어부는, 상기 불휘발성 메모리로의 저장동작을 지시하는 저장 지시 커맨드를 발행하고,

    상기 저장 지시 커맨드는, 상기 커맨드가 저장 지시 커맨드인 것을 나타내는 제1 커맨드와, 데이터를 저장해야 할 메모리 소자를 지시하는 어드레스 정보와, 저장해야 할 데이터와, 저장동작 개시를 지시하는 제2 커맨드로 구성되는 것을 특징으로 하는 불휘발성 기억장치.
31. 제 30 항에 있어서,

    상기 제어부는, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터와, 상기 제2 커맨드를 발행한 후,

    상기 제1 커맨드와, 상기 제2의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터와, 상기 제2 커맨드를 발행하는 것을 특징으로 하는 불휘발성 기억장치.
32. 제 30 항에 있어서,

    상기 제어부는, 상기 제1 커맨드와, 상기 제1의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제1 어드레스와, 상기 제1 데이터를 발생한 후,

    상기 제1 커맨드와, 상기 제2의 불휘발성 메모리의 상기 제1 그룹의 메모리 소자를 지시하는 제2 어드레스와, 상기 제2 데이터를 발생한 후, 상기 제1의 불휘발성 메모리와 상기 제2의 불휘발성 메모리의 쌍방에 상기 제2 커맨드를 발생하는 것을 특징으로 하는 불휘발성 기억장치.

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