JP5107776B2 - メモリコントローラ、メモリシステム、及びメモリデバイスへのデータの書込方法 - Google Patents
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Description
ROMライタは、ベリファイ時に不揮発性メモリに書き込まれた書込データ(即ち、不揮発性メモリセルへ書き込まれた不揮発性メモリセルデータ)を読み出して、内蔵の揮発性メモリに書き込む。これにより、ROMライタの揮発性メモリには2つのデータが記憶される。ROMライタは、これら2つのデータ(検証データとなる不揮発性メモリに書き込む前の書込データと、被検証データとなる不揮発性メモリから読み出した書込データ)を比較することでベリファイを行う。ROMライタは、ベリファイにより不揮発性メモリへのデータの書き込みが正常に行われていると判断すると、当該不揮発性メモリへの書き込みを終了する。
特許文献1には、メモリデバイスのバッファ(揮発性メモリ)に書込データを一時的に格納しておき、格納した書込データを不揮発性メモリに書き込むことが記載されている。不揮発性メモリへ書込データが書き込まれた後に、バッファに格納された書込データと不揮発性メモリに書き込まれた書込データとによりベリファイが行われる。
特許文献2には、複数のフラッシュメモリとメモリコントローラに接続されたSRAM(Static Random Access Memory)とを備えたメモリカードの発明が記載されている。SRAMには、フラッシュメモリに書込データを書き込む際に当該書込データが一時的に書き込まれる。ベリファイは、書き込み時に印加される電圧の各段階で行われる。
特許文献3には、複数のフラッシュメモリとライトバッファを備えた半導体ディスクの発明が記載されている。空いているフラッシュメモリに書込データを順次書き込むことで、書き込み速度が遅いフラッシュメモリの欠点を補っている。
不揮発性メモリに書き込まれたデータ(第1データ)のベリファイは、この不揮発性メモリを有するメモリデバイスとは異なる、他のメモリデバイスが有する揮発性メモリに書き込まれたデータ(第2データ)を用いて行われる。これら2つメモリデバイスは、異なるメモリ制御部によりデータが読み出される。そのために本発明のメモリコントローラは、例えば、前記一のメモリ制御部と前記他のメモリ制御部とが、互いに同期して動作しており、これにより、前記他のメモリ制御部が、前記一のメモリ制御部が前記第1データを読み出すのと同時に前記第2データを読み出すことが可能になる。従来は、1つのメモリデバイスから第1データと第2データを読み出しており、同時に読み出すことは困難であった。本発明のメモリコントローラでは、同時に読み出すことができるために、従来よりも高速にベリファイに用いる2つのデータを読み出すことが可能になる。また、一のメモリ制御部と他のメモリ制御部とが、互いに同期して動作する場合には、一のメモリ制御部と他のメモリ制御部とは、それぞれ対応するメモリデバイスの前記揮発性メモリに同時に同じデータを書き込むことができる。
前記一のメモリ制御部は、例えば、前記他のメモリデバイスの前記揮発性メモリに書き込まれたデータを前記他のメモリ制御部を介して読み出して、前記一のメモリデバイスの前記揮発性メモリに書き込む構成であってもよい。このような構成では、例えば、一のメモリデバイスの揮発メモリへのデータの書き込みが、他のメモリデバイスを用いて可能になる。また、一のメモリデバイスを別の新たなメモリデバイスに交換したときに、当該新たなメモリデバイスへの書き込みが当該他のメモリデバイスを用いて可能になる。
前記検証部と前記一のメモリ制御部との間及び前記検証部と前記他のメモリ制御部との間は、各々異なる線路で接続されていてもよい。このような構成では、第1データと第2データとを各々別の線路で取得するので、同時に取得でき、高速なベリファイが可能になる。
このようなメモリシステムは、例えばコンピュータシステムに搭載可能であり、当該コンピュータシステムの不揮発性メモリとして用いることができる。
前記第4段階で、前記ベリファイがフェイルと判断されると、前記メモリコントローラが、例えば、前記制御データを前記メモリデバイスに再送信する。こうすることで、例えば一のメモリデバイスでデータのコピーが良好に終了しなかった場合に、再度データのコピーを行わせることができる。この後、第3、第4段階を再び行うことで、再ベリファイが行われる。
さらに、ベリファイの結果、前記第1データが前記一のメモリデバイスの前記不揮発性メモリに正常に書き込まれていると判断されると、前記メモリコントローラが、新たな別のメモリデバイスの揮発性メモリに前記他のメモリデバイスの前記揮発性メモリのデータを書き込むようにしてもよい。当該他のメモリデバイスを用いて、新たなメモリデバイスの不揮発性メモリへのデータの書き込みが可能になる。
メモリシステム1は、メモリコントローラ10と、各々が不揮発性メモリ21a、21b及び揮発性メモリ22a、22bを有する2つのメモリデバイス20a、20bとを備える。この実施形態では2つのメモリデバイス20a、20bによる構成を説明するが、さらに多くのメモリデバイスを備えた構成であってもよい。メモリコントローラ10には入力装置2、出力装置3、及びホスト装置4が接続される。入力装置2は、メモリコントローラ10を操作するための様々な指示データを入力するための装置である。入力装置2には、例えば、キーボードや操作パネルなどを用いることができる。出力装置3は、メモリコントローラ10の操作に必要な情報や操作結果等を画像或いは音声により出力する。出力装置3には、例えばディスプレイやスピーカなどを用いることができる。メモリコントローラ10、入力装置2、及び出力装置3は、一体に構成されていてもよい。ホスト装置4は、汎用のパーソナルコンピュータなどの情報処理装置である。ホスト装置4は、メモリコントローラ10からの要求に応じて、書込データをメモリコントローラ10に送信する。
出力I/F12は、出力装置3との間のインタフェース制御を行う。出力I/F12は、制御部16の制御により、出力装置3により出力できる形態で操作結果などを出力する。出力I/F12は、例えば、出力装置3にメモリデバイス20a、20bへの書き込み操作のステータスを表示したり、書き込み終了時に書き込み終了の表示を行い、検証終了時に検証終了の表示を行う。
通信制御部13は、ホスト装置4との間の通信を行うためのインタフェースである。通信制御部13は、例えば、入力装置2からメモリコントローラ10に書込指示データがあると、制御部16の制御によりホスト装置4から書込データを取得する。
この実施形態では、ホスト装置4から書込データを取得する。しかし、これに限らず、例えば入力装置2により、書込指示データとともに書込データが入力されるような形態でもよい。この場合、ホスト装置4及び通信制御部13は不要になる。
第1メモリ制御部15aは、不揮発性メモリ21aへのデータの書き込みのためにメモリデバイス20aの揮発性メモリ22aに対して書込データを書き込む。また、メモリデバイス20aの不揮発性メモリ21aから被検証データとして書込データを読み出すとともに、メモリデバイス20bの不揮発性メモリ21bの被検証データとなる書込データの検証に用いるために揮発性メモリ22aから検証データを読み出す。
第2メモリ制御部15bは、第1メモリ制御部15aと同様の機能を有する。第2メモリ制御部15bは、第1メモリ制御部15aがメモリデバイス20aの揮発性メモリ22aに書込データを書き込むのと同時に、メモリデバイス20bの揮発性メモリ22bに書込データを書き込む。
検証データは、通常、第1、第2メモリ制御部15a、15bがメモリデバイス20a、20bの揮発性メモリ22a、22bに書込データを書き込む際に、同時に揮発性メモリ22a、22bに書き込まれる。
メモリデバイス20aには、MCP(Multi Chip Package)積層技術が用いられており、基板23上に、不揮発性メモリ21a及び揮発性メモリ22aが積層されている。不揮発性メモリ21aと揮発性メモリ22aとは、図示しない層間絶縁体の一例である接着剤(例えば、ポリイミド、シリコーン、エポキシ系の熱伝導性接着剤など)やスペーサなどで接着され、不揮発性メモリ21aは、図示しない接着剤などで基板23に接着される。なお、図2はメモリデバイスの構造の一例であり、一つのパッケージに不揮発性メモリ21a及び揮発性メモリ22aが内蔵されるPoP(Package-on-Package)構造でもよい。また、不揮発性メモリ21a及び揮発性メモリ22aの他に、例えばメモリコントローラ10の機能を有する半導体チップを更に備えた構成であってもよい。
不揮発性メモリ21aと揮発性メモリ22aとは、同じデータが入力される端子同士が配線24により接続されている。基板23の下部にはボール電極25が配置されている。配線24とボール電極25とは、基板23の内部配線により接続されている。ボール電極25には、メモリデバイス20aの外部から電源電圧が印加されるとともに、メモリコントローラ10との間でデータ線17及び制御線18を介して各種データ(例えば、書込データ、検証データ、被検証データなど)の送受信が行われる。
不揮発性メモリ21aは、揮発性メモリ22aから読み出されたデータを異なるアドレスに書き込む機能を有する。この機能はコマンド判定回路26及びアドレス制御回路27により実現される。
コマンド判定回路26は、インバータ31と、アンドゲート32〜35と、スイッチ36、37とを備えている。
アンドゲート33は、チップセレクト信号CS1がローレベルの状態で、カラムアドレスセレクト信号CAS及びライトイネーブル信号WEがローレベルになり、ロウアドレスセレクト信号RASがハイレベルになると、出力がハイレベルになる。スイッチ36において、後述の実行コード判定信号CBCがローレベルの場合には、アンドゲート33の出力がライト信号WTに出力される。実行コード判定信号CBCがハイレベルの場合には、ハイレベルのパルスが強制的にライト信号WTに出力される。
アンドゲート34は、ロウアドレスセレクト信号RAS及びライトイネーブル信号WEがローレベルになり、カラムアドレスセレクト信号CASがハイレベルになると、出力であるプリチャージ信号PRがハイレベルになる。
アンドゲート35は、チップセレクト信号CS1がローレベルで、カラムアドレスセレクト信号CASがローレベルで、ロウアドレスセレクト信号RAS及びライトイネーブル信号WEがハイレベルになると、ハイレベルが出力される。スイッチ37において、後述の実行コード判定信号CBCがローレベルの場合には、アンドゲート35の出力がリード信号RDに出力され、実行コード判定信号CBCがハイレベルの場合にはローレベルがリード信号RDに出力される。
実行コード判定回路38には、データ信号DQ、アクティブ信号ACT、及びプリチャージ信号PRが入力される。アクティブ信号ACTがハイレベルになると、データ信号DQに含まれる実行コードCMDを取得する。実行コードCMDにより、不揮発性メモリ21aは、揮発性メモリ22aからのデータコピーが可能なモードになる。実行コードCMDにより、アドレスのレイテンシを付加するか否かが決定する。実行コードCMDにより、データの転送元(揮発性メモリ22a)と転送先(不揮発性メモリ21a)とが異なる場合、実行コード判定信号CBCがハイレベルになる。なお、実行コード判定信号CBCは、プリチャージ信号PRがハイレベルになるとローレベルになる。
揮発性メモリ22aのアクティブ信号ACTがハイレベルになる。これにより、揮発性メモリ22aでは、ロウアドレス“3A”がセット(ラッチ)される。
他方、不揮発性メモリ21aでは、実行コード判定信号CBCがハイレベルのため、ライト信号WTがハイレベルにされる。
揮発性メモリ22aのリードレイテンシRCLが“2”に設定されているため、2サイクル後(時刻T5)から揮発性メモリ22aのデータがデータ信号DQとして出力される。
不揮発性メモリ21aに与えられる転送先アドレスが、アドレスレイテンシ技術によって揮発性メモリ22aに与えられる転送元アドレスと同一サイクル内(T2、T4)で確立できる。
メモリコントローラ10は、入力装置2からメモリデバイス20a、20bへの書込指示データを受信する(ステップS10)。メモリコントローラ10は、ホスト装置4からメモリデバイス20a、20bへ書込データを書き込む(転送する)。書込データは、メモリコントローラ10によりメモリデバイス20a、20bの各揮発性メモリ22a、22bに同時に書き込まれる(ステップS20)。
次いでメモリコントローラ10は、不揮発性メモリ21a、21bに書き込まれた書込データの検証を行う。ここでは、メモリデバイス20aの不揮発性メモリ21aに書き込まれた書込データの検証を例に説明する。
メモリコントローラ10は、メモリデバイス20aの不揮発性メモリ21aから、第1メモリ制御部15aにより、被検証データとして書込データを読み出す。読み出された書込データは、検証部14に送られる。同時にメモリコントローラ10は、メモリデバイス20bの揮発性メモリ22bから、第2メモリ制御部15bにより検証データを読み出す。読み出された検証データは、検証部14に送られる(ステップS40)。検証データは、例えばメモリコントローラ10からステップS20で揮発性メモリ22bに書き込まれた書込データである。
メモリコントローラ10は、ベリファイの結果、不揮発性メモリ21aへの書き込みが正常に行われている場合(ベリファイパス)には、メモリデバイス20aへの書き込みを終了する(ステップS60:Y)。正常に書き込みが行われていない場合(ベリファイフェイル)には、例えば以下に示す通り、ステップS20に戻る方法とステップ30に戻る方法とがある(ステップS60:N)。
ベリファイフェイルの原因が揮発性メモリ22aにある場合、メモリコントローラ10は、ステップS20に戻り、ホスト装置4から揮発性メモリ22aへ書込データを再び書き込む(転送する)段階から、書き込み動作を、書き込みとその検証が正常に終了するまで繰り返す(ステップS20〜ステップS60のループ)。メモリコントローラ10に書込データを一時記憶するためのメモリを設けていないために、再度、ホスト装置4から書込データを揮発性メモリ22aへ書き込む。
ベリファイフェイルの原因が不揮発性メモリ21aにある場合、メモリコントローラ10は、ステップS30に戻り、揮発性メモリ22aから不揮発性メモリ21aへ書込データをコピーする段階から、書き込み動作を、書き込みとその検証が正常に終了するまで繰り返す(ステップS30〜ステップS60のループ)。メモリコントローラ10に書込データを一時記憶するためのメモリを設けていないため、再度、揮発性メモリ22aから不揮発性メモリ21aに書込データをコピーする。
メモリコントローラ10は、ROMライタとして用いる他に、例えばコンピュータシステム内に設けられ、同じコンピュータシステム内のメモリデバイスに書き込む装置としても用いることができる。コンピュータシステム内に設けられる場合には、例えばメモリデバイスがメモリコントローラから挿抜できないように、接続される。
Claims (11)
- 不揮発性メモリ及び揮発性メモリを内蔵しており前記揮発性メモリから前記不揮発性メモリへのデータのコピーが可能になっているメモリデバイスを、複数接続可能なメモリコントローラであって、
接続可能な前記メモリデバイスに1対1に対応しており、各々が、対応するメモリデバイスの前記揮発性メモリに対する前記データの書き込みを可能にするとともに、対応するメモリデバイスの前記不揮発性メモリ及び前記揮発性メモリからの前記データの読み出しを可能にする複数のメモリ制御部と、
一のメモリ制御部により一のメモリデバイスの不揮発性メモリから読み出された第1データを、他のメモリ制御部により他のメモリデバイスの揮発性メモリから読み出された第2データを用いてベリファイする検証部と、を備えている、
メモリコントローラ。 - 前記一のメモリ制御部と前記他のメモリ制御部とは、互いに同期して動作しており、これにより、前記他のメモリ制御部は、前記一のメモリ制御部が前記第1データを読み出すのと同時に前記第2データを読み出す、
請求項1記載のメモリコントローラ。 - 前記一のメモリ制御部と前記他のメモリ制御部とは、それぞれ対応するメモリデバイスの前記揮発性メモリに同時に同じデータを書き込む、
請求項2記載のメモリコントローラ。 - 前記一のメモリ制御部は、前記他のメモリデバイスの前記揮発性メモリに書き込まれたデータを前記他のメモリ制御部を介して読み出して、前記一のメモリデバイスの前記揮発性メモリに書き込む、
請求項1又は2記載のメモリコントローラ。 - 前記検証部と前記一のメモリ制御部との間及び前記検証部と前記他のメモリ制御部との間は、各々異なる線路で接続されている、
請求項1〜4のいずれか1項記載のメモリコントローラ。 - 前記複数のメモリ制御部の少なくとも一つは、対応するメモリデバイスが挿抜可能なソケットを備えており、このソケットを介してデータの送受信を行う、
請求項1〜5のいずれか1項に記載のメモリコントローラ。 - 各々が不揮発性メモリ及び揮発性メモリを内蔵しており前記揮発性メモリから前記不揮発性メモリへのデータのコピーが可能になっている複数のメモリデバイスと、
前記複数のメモリデバイスに1対1に対応しており、各々が、対応するメモリデバイスの前記揮発性メモリに対するデータの書き込みを可能にするとともに、対応するメモリデバイスの前記不揮発性メモリ及び前記揮発性メモリからのデータの読み出しを可能にする複数のメモリ制御部と、
一のメモリ制御部により一のメモリデバイスの不揮発性メモリから読み出された第1データを、他のメモリ制御部により他のメモリデバイスの揮発性メモリから読み出された第2データを用いてベリファイする検証部と、を備えている、
メモリシステム。 - 各々が不揮発性メモリ及び揮発性メモリを内蔵する複数のメモリデバイスに、前記複数のメモリデバイスとの間でデータの送受信が可能なメモリコントローラによりデータを書き込む方法であって、
前記メモリコントローラが、各メモリデバイスの前記揮発性メモリに、異なる経路で同時に同じデータを書き込む第1段階と、
前記メモリコントローラが、各メモリデバイスに対して、前記揮発性メモリに書き込まれたデータを前記不揮発性メモリにコピーさせるための制御データを送信する第2段階と、
各メモリデバイスが、前記制御データを受信して内蔵する前記揮発性メモリに書き込まれた前記データを内蔵する前記不揮発性メモリにコピーする第3段階と、
前記メモリコントローラが、所定の一のメモリデバイスの前記不揮発性メモリに書き込まれた第1データを、他のメモリデバイスの揮発性メモリに書き込まれた第2データを用いてベリファイを行う第4段階と、を含む、
データの書込方法。 - 前記4段階で、前記メモリコントローラが、前記ベリファイに用いる前記第1データと前記第2データとを同時取得する、
請求項8記載のデータの書込方法。 - 前記第4段階で、前記ベリファイがフェイルと判断されると、前記メモリコントローラが、前記制御データを前記メモリデバイスに再送信する、
請求項8又は9記載のデータの書込方法。 - 前記ベリファイの結果、前記第1データが前記一のメモリデバイスの前記不揮発性メモリに正常に書き込まれていると判断されると、前記メモリコントローラが、新たな別のメモリデバイスの揮発性メモリに前記他のメモリデバイスの前記揮発性メモリのデータを書き込む、
請求項8〜10のいずれか1項記載のデータの書込方法。
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