JP3330187B2 - メモリカード - Google Patents

メモリカード

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JP3330187B2
JP3330187B2 JP11163293A JP11163293A JP3330187B2 JP 3330187 B2 JP3330187 B2 JP 3330187B2 JP 11163293 A JP11163293 A JP 11163293A JP 11163293 A JP11163293 A JP 11163293A JP 3330187 B2 JP3330187 B2 JP 3330187B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ(電気的
消去型ＰＲＯＭ)が複数個搭載されたメモリカードに関
する。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭチップを記憶
媒体としてメモリカードを構成すると、比較的安価で大
容量のメモリカードが実現できる。しかしＥＥＰＲＯＭ
チップは書き込み動作が低速であり、リアルタイムで圧
縮動画データを書き込む等の高速書き込みを実現できな
いのが現状である。
【０００３】そこで特開平３−265287号公報に示されて
いるように、半導体メモリ(メモリカード)に、画像デー
タを記録する際に最初に記録が行われるべき空き単位記
録領域の位置を示す情報が記録されている領域を設け、
空き単位記録領域を短時間で検索可能にして書き込み速
度を速めるようにしたり、また特開平４−268284号公報
に示されているように、画像情報を複数のＥＥＰＲＯＭ
に並列に書き込むことにより低速のＥＥＰＲＯＭを高速
の画像記録媒体としてリアルタイムに使用可能にする技
術が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、一般的にＥＥ
ＰＲＯＭの書き込み時間は、チップによってばらつきが
ある(同一チップ内部でも書き込み時間にばらつきがあ
る)ため、ただ単に並列書き込みの技術を使用しても効
率のよい高速書き込み動作を実現できない。したがっ
て、各チップの性能のばらつきを考慮した書き込み制御
方式を実施する必要がある。
【０００５】またフラッシュ型ＥＥＰＲＯＭの場合、書
き込み回数に制限があり、長年使用していくと欠陥ビッ
トが出現してくる。そこでメモリカード内部にシステム
側に対して欠陥エリアと認識させるために、何等かの欠
陥管理手段を設ける必要があるが、従来の構造では、同
一種類のメモリのあるエリア(具体的にはファイル管理
エリア)に欠陥情報を記憶しているだけである。
【０００６】しかし、一般的にメモリ上でファイル管理
領域は、データエリアと比較して頻繁にアクセスされる
エリアであり、ファイル管理エリア自身が一番始めに欠
陥になる可能性が高い。したがって、このような構造で
メモリカード内部のファイル管理領域自体が欠陥になっ
た場合、そのとき以降、前に記録されたデータが無効に
なるという問題があった。
【０００７】本発明の目的は、高速かつ良好にデータの
書き込み／読み出しが可能なメモリカードを提供するこ
とにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、請求項１記載の発明は、ブロック単位で読み書き可
能なＥＥＰＲＯＭチップを複数個搭載したメモリカード
において、高速書き込みを実現するためにブロック単位
で複数個並列書き込み制御する手段を備え、書き込み動
作中であることを示す信号をカード外部に出力可能と
し、チップごとに書き込み動作中か否かをモニタ可能と
し、さらに、書き込みコマンドを単独に各チップに設定
可能な手段と、書き込み時、複数ブロック単位で連続書
き込み動作させるために、各チップへのチップイネーブ
ル切り替えを前記書き込みコマンドのカウント値に基づ
いて行う手段とを備えたことを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載にお
いて、チップイネーブルを切り替える手段を、書き込み
時と読み出し時とで切り替え可能にしたことを特徴とす
る。
【００１０】
【作用】前記構成のメモリカードでは、複数のＥＥＰＲ
ＯＭチップにおいてチップごとに書き込み動作中か否か
をモニタ可能であるので、効率よく高速に書き込む制御
が可能になる。また書き込みコマンドを各チップ単独に
設定可能にすることによって、より高速な書き込み動作
が可能になり、さらに書き込み時、カード内部でのチッ
プセレクトを行うことで、アクセスするシステム側の負
荷が減少する。
【００１１】また、書き込み動作時と読み出し動作時
で、各チップをセレクトする手段を自動的に切り替える
ことによってシステム側の負荷が減少する。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００１３】図１は本発明の一実施例における要部の構
成を示す説明図、図２は本実施例におけるメモリアロケ
ーションの説明図であり、本実施例では、２Mbitの４個
のＥＥＰＲＯＭチップ１〜４を用いて、８MByteのフラ
ッシュＥＥＰＲＯＭカードを構成しており、チップセレ
クト部５によって書き込み／読み出し時のチップセレク
トがなされる。
【００１４】また高速書き込み／読み出しを可能にする
ために、各チップ１〜４間でブロック単位(本実施例で
は256ワード単位)でアドレスが連続変化するように、図
２に示したようなメモリアロケーションを採用してい
る。
【００１５】なお、図中の信号でＡＬＥは“Ａddress
Ｌatch Ｅnable”信号、ＣＬＥは“Ｃlear”信号、ＷＲ
は“Ｗrite”信号、ＣＥ(１〜４)は“Ｃhannel Ｅnd”
信号、ＲＤＹ／ＢＳＹは“Ｒeady／Ｂusy”信号、ＯＥ
は“Ｏperation Ｅnd”信号、ＲＥＧは“Ｒegeneratio
n”信号の略号である。
【００１６】図３は本実施例における高速書き込みをす
るときの各チップの状態を示すタイミングチャート、図
４は読み出しをするときの各チップの状態を示すタイミ
ングチャートである。
【００１７】まず高速書き込み動作の特徴を説明する。
すなわち、チップ１から書き込みを実施するとしてブロ
ック単位のデータ転送を完了するごとに、書き込みコマ
ンドを実施する。４チップ分のデータ(256×４ワード)
を書き込み完了した時点で、各チップは書き込み動作中
であり、システム側ではカードのＲＤＹ／ＢＳＹ信号を
みながら次のデータ転送の機会を待つ。この場合、ＲＤ
Ｙ／ＢＳＹ信号は、チップ１のＲＤＹ／ＢＳＹ１信号を
そのまま出力するものである。
【００１８】チップ１のＲＤＹ／ＢＳＹ１信号をモニタ
することによって、システム側から各チップへのデータ
の書き込み順序を、チップ１→チップ２→チップ３→チ
ップ４→チップ１→チップ２→ …… のようにし、デー
タ書き込みを効率よく行うことができる。
【００１９】各チップの書き込み動作中の状態をモニタ
可能としている理由は、例えば、チップ１の書き込み動
作を実施した後、チップ２にデータ転送をしたいとき、
チップ２の書き込みが終了しているか否かがわからない
と、チップ２にデータ転送を実施できないからである。
【００２０】また書き込み時の各チップセレクトの方法
として、アドレス設定手段と書き込みコマンドが入力さ
れるごとにチップセレクトが切り替わる方法を採用す
る。
【００２１】次に読み出し動作について説明する。読み
出し時におけるカードへのアドレス設定は書き込み時の
設定と同じである。読み出し時の特有の動作としては、
カードのＲＤＹ／ＢＳＹ信号の出力を、各チップのＲＤ
Ｙ／ＢＳＹ(１〜４)信号出力の論理積をとった信号の出
力とする点と、カード内部のチップセレクトをアドレス
設定手段とＯＥ信号がブロック数(本実施例では256)入
力されるごとにチップセレクトが切り替わる構成をとる
点である。ただし、この場合、カードのステータスを読
むために入力されたＯＥ信号はカウントしない。
【００２２】ＲＤＹ／ＢＳＹ信号の出力を、各チップの
ＲＤＹ／ＢＳＹ(１〜４)信号出力の論理積をとった信号
の出力とした理由は、フラッシュＥＥＰＲＯＭの場合、
書き込み動作に比べて読み出し動作がかなり高速であ
り、１チップごとに読み出し中か否かをステータス読み
出しするよりも、４チップまとめてＲＤＹ／ＢＳＹ信号
をみた方が高速に読み出せるし、システム側の負荷も軽
くなるからである。
【００２３】また本実施例では、高速書き込みを可能に
するためにメモリアロケーションを図２に示したように
している。したがって、まとまったデータ単位でデータ
を消去するためには、複数チップにまたがったブロック
単位を消去単位とするのが望ましい。このため本実施例
では、最小データ消去単位を、
【００２４】
【数１】 (カード内チップ数)×(ブロック内データ数)×(ｎ：自然数) に設定し、カード上での最小欠陥管理単位も最小データ
消去単位と同じに設定し、さらに欠陥管理情報をカード
内部の異種のメモリに記憶させるようにする。
【００２５】
【発明の効果】以上説明したように、本発明のメモリカ
ードは、請求項１記載の構成によれば、複数のＥＥＰＲ
ＯＭチップにおいて各チップごとに書き込み動作中か否
かをモニタ可能であるので、効率よく高速に書き込むこ
とができる。また、書き込みコマンドを各チップ単独に
設定可能であるので、より高速な書き込みができ、さら
に書き込み時、カード内部でのチップセレクト機能を実
現することで、アクセスするシステム側の負荷を減少さ
せることができる。
【００２６】請求項２記載の構成によれば、書き込み動
作時と読み出し動作時で、各チップをセレクトする手段
を自動的に切り替えることができるので、システム側の
負荷を減少させることができる。
【図面の簡単な説明】
【図１】本発明のメモリカードの一実施例における要部
の構成を示す説明図である。
【図２】本実施例におけるメモリアロケーションの説明
図である。
【図３】本実施例における書き込み時の各チップの状態
を示すタイミングチャートである。
【図４】本実施例における読み出し時の各チップの状態
を示すタイミングチャートである。
【符号の説明】
１〜４…ＥＥＰＲＯＭチップ、 ５…チップセレクト
部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−268284（ＪＰ，Ａ) 特開 平６−290106（ＪＰ，Ａ) 特開 昭62−36799（ＪＰ，Ａ) 特開 平４−313882（ＪＰ，Ａ) 大塚聡，均等ブロック形フラッシュメ モリーのメインメモリーへの応用，電子 技術，日本，日刊工業新聞社，1992年11 月１日，第34巻、第12号，16−22 ロジャー・Ｃ・アルフォード，ＰＣＭ ＣＩＡ：ポータビリティの新たなる定 義，日経バイト，日本，日経ＢＰ社, 1993年３月１日，第110号，ｐ．295− 303 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/06 - 3/08 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06K 17/00,19/07 G11C 16/02

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ブロック単位で読み書き可能なＥＥＰＲ
    ＯＭチップを複数個搭載したメモリカードにおいて、 高速書き込みを実現するためにブロック単位で複数個並
    列書き込み制御する手段を備え、書き込み動作中である
    ことを示す信号をカード外部に出力可能とし、チップご
    とに書き込み動作中か否かをモニタ可能とし、 さらに、書き込みコマンドを単独に各チップに設定可能
    な手段と、 書き込み時、複数ブロック単位で連続書き込み動作させ
    るために、各チップへのチップイネーブル切り替えを前
    記書き込みコマンドのカウント値に基づいて行う手段
    と、 を備え たことを特徴とするメモリカード。
  2. 【請求項２】 請求項１記載のメモリカードにおいて、
    チップイネーブルを切り替える手段を、書き込み時と読
    み出し時とで切り替え可能にしたことを特徴とするメモ
    リカード。
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