JP3759645B2 - 同期型半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、内部データの入出力動作を制御する部分の構成に関する。
【0002】
【従来の技術】
図10は、従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。図10において、同期型半導体記憶装置は、行列状に配列される複数のダイナミック型メモリセルを有するメモリアレイ1を含む。このメモリアレイ1に含まれるメモリセルの構成は示していないが、通常、1トランジスタ/1キャパシタ型のメモリセルが用いられる。
【0003】
同期型半導体記憶装置は、さらに、外部から与えられる制御信号、すなわちロウアドレスストローブ信号ZRAS、コラムアドレスストローブ信号ZCAS、およびライトイネーブル信号ZWEを、外部から繰返し与えられるクロック信号CLKに同期して取込み内部制御信号を発生する入力バッファ回路2と、この入力バッファ回路2から与えられた内部制御信号の状態を判定し、指定された内部動作を活性化するための信号を発生するコマンドデコーダ4と、コマンドデコーダ4からの読出動作指示信号Rに応答して活性化されてメモリアレイ1の選択されたメモリセルのデータを読出す動作を活性化する読出動作活性化信号READを発生する読出制御回路6と、コマンドデコーダ4から与えられる書込指示信号Wに応答して活性化され、メモリアレイ1の選択されたメモリセルへデータを書込む動作を活性化する書込動作活性化信号WRITEを発生する書込制御回路8を含む。
【0004】
入力バッファ回路2は、クロック信号CLKの立上がりに同期して外部から与えられる制御信号ZRAS、ZCAS、およびZWEを取込み、この外部制御信号の状態に従ってワンショットのパルス信号の形態の内部制御信号を発生する。コマンドデコーダ4は、この入力バッファ回路2からワンショットのパルスの形態で与えられる内部制御信号をデコードして、指定された内部動作を判定する。すなわち、同期型半導体記憶装置においては、この同期型半導体記憶装置内で実行されるべき動作は、外部制御信号のクロック信号CLKの立上がり時点における状態の組合せにより指定される。ここで、クロック信号CLKは、外部から与えられるクロック信号であってもよく、この外部から与えられるクロック信号をバッファ処理した内部クロック信号であってもよい。
【0005】
同期型半導体記憶装置は、さらに、クロック信号CLKに同期して、外部から与えられるアドレス信号ADを取込み、内部アドレス信号を発生するアドレスバッファ18と、コマンドデコーダ4からのセル選択動作活性化信号に応答して活性化され、アドレスバッファ18から与えられる内部アドレス信号に従ってメモリアレイ1の対応のメモリセルを選択するセル選択回路20と、書込制御回路8からの書込動作活性化信号WRITEに応答して活性化され、入力バッファ回路14から与えられる内部書込データを順次メモリアレイ1の選択されたメモリセルへ書込む書込回路10と、読出制御回路6からの読出動作活性化信号READに応答して活性化され、メモリアレイ1の選択されたメモリセルのデータを順次読出して出力バッファ回路16へ与える読出回路12を含む。通常、書込回路10および読出回路12は、それぞれ複数のレジスタを有しており、そのレジスタに格納されたデータをクロック信号に同期して伝達する。この書込回路10および読出回路12におけるデータの転送シーケンスは、種々存在し、ここでは、単に書込回路10および読出回路12は、活性化時クロック信号CLKに同期して所定のシーケンスでデータの書込または読出を行なうとのみ述べる。
【0006】
入力バッファ回路14は、クロック信号CLKに同期して動作し、データ入出力端子21へ与えられる外部書込データDQ(D)を取込み、書込回路10へ与える。出力バッファ回路16は、出力制御回路22から与えられるデータ出力イネーブル信号OEMに応答して活性化されて読出回路12からクロック信号に同期して与えられた内部読出データをバッファ処理してデータ入出力端子21へ伝達する。
【0007】
出力制御回路22は、読出制御回路6から与えられる読出動作活性化信号READを所定期間(CASレイテンシー)遅延してデータ出力イネーブル信号OEMを生成する。CASレイテンシーは、リードコマンド(外部制御信号ZRAS、ZCASおよびZWEが、データ読出動作を指定する状態の組)が与えられてから、データ入出力端子21に、有効データDQ(Q)が現れるまでに必要とされるクロック信号CLKのサイクル数を示す。すなわち、リードコマンドが与えられてから、CASレイテンシーが経過した後に、有効データがデータ入出力端子21に現れる。
【0008】
この同期型半導体記憶装置においては、外部から与えられる制御信号ZRAS、ZCASおよびZWEが外部から周期的に繰返し与えられるクロック信号CLKに同期して取込まれて、この内部動作が指定される。またアドレス信号ADもクロック信号CLKに同期して取込まれる。内部動作タイミングはクロック信号により決定されており、またデータ入出力もクロック信号CLKに同期して行なわれる。したがって、外部制御信号ZRAS、ZCAS、およびZWEならびにアドレス信号ADのスキューによるタイミングマージンを考慮する必要がなく(これらの信号の確定タイミングは、クロック信号CLKの立上がり時点で決定される)、内部動作を速いタイミングで開始することができる。また、データもクロック信号CLKに同期して入出力されるため、高速でデータの入出力を行なうことができる。
【0009】
図11は、図10に示す読出制御回路6の構成の一例を示す図である。図11において、読出制御回路6は、図10に示すコマンドデコーダ4から与えられる内部読出動作指示信号Rに応答して活性化されてクロック信号CLKを所定数(バースト長)カウントするバースト長カウント回路6aと、内部読出指示信号Rの活性化に応答してセットされ、バースト長カウント回路6aからのカウントアップ信号であるリセット信号RST(R)に応答してリセットされるフリップフロップ6bを含む。このフリップフロップ6bから、読出動作活性化信号READが出力される。バースト長カウント回路6aにおいてカウントされるバースト長は、データ読出時において、1回のリードコマンドが与えられたときに連続して読出すことのできるデータの数を示す。
【0010】
フリップフロップ6bは、読出動作指示信号Rを受けるインバータ6baと、書込動作指示信号Wを受けるインバータ6bbと、インバータ6baの出力信号を一方入力に受けるNAND回路6bcと、NAND回路6bcの出力信号とインバータ6bbの出力信号とバースト長カウント回路6aからインバータ6beを介して与えられるリセット信号RST(R)を受けるNAND回路6bdを含む。NAND回路6bdの出力信号はNAND回路6bcの他方入力へ与えられる。
【0011】
書込動作指示信号は、クロック信号CLKの立上がり時において外部制御信号ZRAS、ZCASおよびZWEが所定の状態にセットされてデータ書込動作が指定されたときに、コマンドデコーダ4から発生される(活性状態とされる)。NAND回路6bcから、読出動作活性化信号READが出力される。この読出制御回路6は、読出動作指示信号Rの活性化時にセットされてバースト長カウント回路6aからのリセット信号RST(R)の活性化時にリセットされる。したがって、読出動作活性化信号READの活性化期間は、バースト長カウント回路6aがカウントするバースト長により決定される。
【0012】
図12は、図10に示す書込制御回路8の構成の一例を示す図である。図12において、書込制御回路8は、書込指示信号Wの活性化時に起動されてバースト長をカウントするバースト長カウント回路8aと、書込指示信号Wの活性化時にセットされ、かつバースト長カウント回路8aからのリセット信号RST(W)の活性化時にリセットされるフリップフロップ8bを含む。このフリップフロップ8bから、内部書込動作活性化信号WRITEが出力される。
【0013】
フリップフロップ8bは、書込指示信号Wを受けるインバータ8baと、読出指示信号Rを受けるインバータ8bbと、インバータ8baの出力信号を一方入力に受けて書込動作活性化信号WRITEを出力するNAND回路8bcと、NAND回路8bcの出力信号とインバータ8bbの出力信号とインバータ8beを介して与えられるバースト長カウント回路8aからのリセット信号RST(W)を受けるNAND回路8bdを含む。このNAND回路8bdの出力信号がNAND回路8bcの他方入力へ与えられる。バースト長カウント回路8aは、データ書込動作時におけるバースト長をカウントする。次に、この図11および図12に示す読出制御回路6および書込制御回路8の動作をそのタイミングチャート図である図13を参照して説明する。ここで、バースト長は読出および書込ともに4と仮定する。
【0014】
クロックサイクル♯0の期間において、すでにアクティブコマンド(メモリセル選択動作開始指示信号)が与えられており、同期型半導体記憶装置においてセル選択回路20が活性状態にされ、メモリアレイ1においてメモリセルが選択状態とされる。
【0015】
クロックサイクル♯1において、ライトコマンドが与えられ、コマンドデコーダ4からの書込動作指示信号Wが所定期間活性状態とされる。この書込動作指示信号Wの活性化に応答して、フリップフロップ8bがセットされ、書込動作活性化信号WRITEがHレベルの活性状態とされる。このときまたバースト長カウント回路8aも起動され、クロック信号CLKのカウント動作を開始する。このライトコマンドに従って、セル選択回路20に含まれる列選択回路が、メモリセルの列を選択する。入力バッファ回路14が、データ入出力端子21へ与えられた外部書込データDQ(D0)を取込み、書込回路10へ与える。書込回路10は、書込動作活性化信号WRITEに応答して活性化され、この入力バッファ回路14から与えられる書込データをメモリアレイ1の選択されたメモリセルへ書込む。この書込動作活性化信号WRITEの活性状態の間、書込回路10は、入力バッファ回路14からクロック信号CLKに同期して与えられる書込データを順次メモリアレイ1の選択されたメモリセルへ書込む。
【0016】
クロックサイクル♯5において、バースト長カウント回路8aからのリセット信号RST(W)がHレベルの活性状態とされ、書込動作活性化信号WRITEがLレベルにリセットされる。このクロックサイクル♯5においては、外部からの書込データは与えられていないため、入力バッファ回路14が、クロック信号CLKに動作しても、この書込回路10の書込動作は禁止されており、不確定データの書込は防止される。すなわち、データ書込サイクルにおいては、1クロックサイクルずつ遅れて内部で書込回路10が入力バッファ回路14から与えられたデータをメモリアレイ1の選択メモリセルへ書込んでいる。
【0017】
クロックサイクル♯7において、リードコマンドが与えられると、コマンドデコーダ4からの内部読出指示信号Rが所定期間Hレベルの活性状態とされ、応じてフリップフロップ6bがセットされ、読出動作活性化信号READがHレベルの活性状態とされる。この読出動作活性化信号READの活性化に応答して、メモリアレイ1におけるメモリセルの選択動作が行なわれ、この選択されたメモリセルのデータが読出回路12により読出される。出力制御回路22が、この読出動作活性化信号READを所定期間(CASレイテンシー−1クロックサイクル)遅延して、データ出力イネーブル信号OEMをHレベルの活性状態とする。出力バッファ回路16が、このデータ出力イネーブル信号OEMの活性化に応答して活性化され、読出回路12から順次読出されるデータをデータ入出力端子21へ伝達する。したがって、クロックサイクル♯9から順次データQ0、Q1、Q2、およびQ3が読出される。バースト長カウント回路6aが、クロック信号CLKを4カウントした後、クロックサイクル♯11においてリセット信号RST(R)がHレベルの活性状態とされる。これにより、読出回路12が非活性状態とされる。このとき、まだデータ出力イネーブル信号OEMは、Hレベルの活性状態にあり、クロックサイクル♯12において、出力バッファ回路16を介してデータQ3はデータ入出力端子21へ出力される。このデータQ3の読出しの後、クロックサイクル♯12において、データ出力イネーブル信号OEMが非活性状態とされる。
【0018】
このデータ読出時において、リードコマンドが与えられてから有効データが最初に出力されるまでの期間、すなわちクロックサイクル♯7からクロックサイクル♯9までの期間を、CASレイテンシーと呼ぶ。
【0019】
上述の動作により、クロック信号CLKに同期して、4つのデータ(バースト長4)を連続的に入出力することができる。
【0020】
【発明が解決しようとする課題】
図11および図12に示すように、読出制御回路6および書込制御回路8それぞれにバースト長カウント回路が設けられている。読出制御回路6のフリップフロップ6bのリセットが、リセット信号RST(R)に加えて、内部書込指示信号Wにより行なわれるのは以下の理由による。リードコマンドが与えられてから、バースト長カウント回路6aがバースト長をカウントし終わる前に、ライトコマンドが与えられて、データ書込動作が行なわれる場合、読出回路12を非活性状態として、データ読出動作を停止させるためである。また、書込制御回路8にいおて、図12に示すように、フリップフロップ8bのリセットは、リセット信号RST(W)に加えて、読出指示信号Rにより行なわれるのは、以下の理由による。すなわち、ライトコマンドが与えられてバースト長カウント回路8aがバースト長をカウントし終わる前に、新たにリードコマンドが与えられたとき、この書込回路10を非活性状態としてデータ書込動作を終了させるためである。このようなバースト長のデータがすべて入出力される前に異なるアクセスモードを指定するコマンドが与えられる動作を「インタラプト」と称する。
【0021】
このような状況に加えて、読出動作時のバースト長と書込動作時におけるバースト長が異なる場合もあり、このような状況にもまた、対処し得るようにするため、データ読出動作の制御系およびデータ書込動作の制御系は、それぞれ別々に設けられる。
【0022】
しかしながら、図11および図12に示すように、読出制御回路6および書込制御回路8は、バースト長カウント回路6aおよびバースト長カウント回路8aを備えている。このバースト長カウント回路6aおよび8aは、通常クロック信号CLKに同期して読出動作指示信号RまたはWをシフトするクロックシフト回路で構成され、その占有面積は比較的大きい。したがって、読出制御回路6および書込制御回路8それぞれにバースト長カウント回路6aおよび8aを設けると、データ入出力動作を制御する部分の占有面積が大きくなり、高集積化された小占有面積の同期型半導体記憶装置の実現に対する大きな障害となる。
【0023】
それゆえ、この発明の目的は、小占有面積の内部データ書込/読出動作を制御する部分を備える同期型半導体記憶装置を提供することである。
【0024】
【課題を解決するための手段】
請求項1に係る同期型半導体記憶装置は、外部から与えられる読出指示信号に応答して、クロック信号に同期して内部読出指示信号を発生する読出指示信号発生手段と、外部から与えられる書込指示信号に応答して、クロック信号に同期して内部書込指示信号を発生する手段と、内部読出指示信号に応答して、内部読出動作活性化信号を活性化する読出活性化手段と、内部書込指示信号に応答して、内部書込動作活性化信号を活性化する書込活性化手段と、これらの内部読出指示信号および内部書込指示信号両者を受けるように結合され、内部読出指示信号および内部書込指示信号の一方の活性化に応答して活性化され、クロック信号をカウントし、該カウント値が所定値に到達すると、読出動作活性化信号および内部書込活性化信号両者を非活性状態にするように共通のリセット信号を読出活性化手段および書込活性化手段へ与えるリセット手段を備える。
【0025】
請求項2に係る同期型半導体記憶装置は、請求項1のリセット手段が、クロック信号に同期して、連続的に入出力することのできるデータの数を示すバースト長をカウントするバースト長カウンタで構成される。
【0026】
請求項3に係る同期型半導体記憶装置は、請求項1または2の装置において、所定のカウント値は、内部読出動作活性化信号および内部書込動作活性化信号両者に対して共通に定められる。
【0027】
請求項4に係る同期型半導体記憶装置は、請求項1または2の装置において、リセット手段が、内部書込動作活性化信号に対する第1の所定値をセットする書込バースト長設定手段と、内部読出動作活性化信号に対する第2の所定値をセットする読出バースト長設定手段と、内部書込指示信号の活性化に応答して第1の所定値を有効としかつ内部読出指示信号の活性化に応答して第2の所定値を有効とする手段を含む。
【0028】
請求項5に係る同期型半導体記憶装置は、請求項4のリセット手段が、内部読出指示信号と内部書込指示信号の論理和をとる論理ゲートと、この論理ゲートの出力信号をクロック信号に同期してシフトするクロックシフト回路と、このクロックシフト回路の第1の所定値に対応する出力ノードを内部読出動作指示信号の活性化に応答してリセット出力端子に結合する手段と、クロックシフト回路の第2の所定値に対応する出力ノードを内部読出指示信号の活性化に応答してリセット出力端子へ結合する手段を含む。このリセット出力端子から内部読出動作活性化信号および内部書込動作活性化信号をリセットする信号が出力されて内部読出活性化手段および内部書込活性化手段へ与えられる。
【0029】
内部読出動作および内部書込動作両者に共通にリセット手段を設けることにより、内部のデータ書込/読出制御部の構成要素数が低減され、応じて回路占有面積が低減される。
【0030】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う同期型半導体記憶装置の要部の構成を示す図である。図1においては、内部データ書込/読出制御部の構成のみを示す。他の構成は、図10に示す構成と同じである。
【0031】
図1において、同期型半導体記憶装置は、クロック信号CLKに同期して外部制御信号ZRAS、ZCASおよびZWEを取込み内部制御信号を発生する入力バッファ回路2と、この入力バッファ回路2の出力する内部制御信号をデコードするコマンドデコーダ4と、コマンドデコーダ4からの内部読出指示信号Rおよび内部書込指示信号Wの一方の活性化に応答して、起動されてクロック信号CLKをカウントするバースト長カウンタ30と、コマンドデコーダ4からの読出動作指示信号Rの活性化に応答してセットされ、内部書込指示信号Wまたはバースト長カウンタ30から出力されるリセット信号RSTの一方の活性化に応答してリセットされる読出制御フリップフロップ回路32と、コマンドデコーダ4からの内部書込指示信号Wに活性化に応答してセットされ、バースト長カウンタ30からのリセット信号RSTまたはコマンドデコーダ4からの内部読出動作指示信号Rの活性化に応答してリセットされる書込制御フリップフロップ回路34を含む。読出制御フリップフロップ回路32から、内部読出動作活性化信号READが出力されて図示しない読出制御回路へ与えられる。書込制御フリップフロップ回路34から内部書込動作活性化信号WRITEが出力されて図示しない書込制御回路へ与えられる。
【0032】
この図1に示すように、内部データ読出動作および内部データ書込動作に共通にバースト長カウンタ30を設けることにより、1つのバースト長カウンタ30により、内部読出動作制御および内部データ書込制御両者を行なうことができ、占有面積を低減することができる。
【0033】
図2は、図1に示す入力バッファ回路2の構成の一例を示す図である。図2においては、外部制御信号であるロウアドレスストローブ信号ZRASを受けるRASバッファの部分が示される。外部制御信号ZCASおよびZWEそれぞれに対しても、この図2に示す構成と同様のバッファ回路が設けられる。
【0034】
図2において、RASバッファは、外部制御信号ZRASを受けるインバータ2aと、クロック信号CLKとインバータ2aの出力信号とを受けるNANDゲート2bと、NANDゲート2bの出力信号の立下がりに応答してワンショットのパルス信号を発生するパルス発生回路2cと、パルス発生回路2cの出力信号を受けるインバータ2dを含む。パルス発生回路2cから、内部制御信号RAS0が出力され、インバータ2dから内部制御信号ZRAS0が出力される。
【0035】
この図2に示す構成において、クロック信号CLKの立上がり時において、外部ロウアドレスストローブ信号ZRASがLレベルに設定されているとき、NAND回路2bの出力信号がLレベルとされ、パルス発生回路2cからワンショットのHレベルのパルス信号が出力される。クロック信号CLKの立上がり時において、外部ロウアドレスストローブ信号ZRASがHレベルのときには、NAND回路2bの出力信号はHレベルであり、パルス発生回路2cの出力信号はLレベルに保持される。したがって、外部ロウアドレスストローブ信号ZRASがクロック信号CLKの立上がり時において、Lレベルのときには、内部制御信号RAS0が所定期間Hレベルとされ、内部制御信号ZRAS0が、所定期間Lレベルとされる。外部ロウアドレスストローブ信号ZRASがクロック信号CLKの立上がり時においてHレベルであれば、内部制御信号RAS0がLレベルであり、内部制御信号ZRAS0がHレベルに保持される。
【0036】
図3(A)および(B)は、それぞれ、図1に示すコマンドデコーダ4に含まれるリードコマンドデコード回路およびライトコマンドデコード回路の構成を示す図である。図3(A)において、リードコマンドデコード回路4rは、入力バッファ回路2から与えられる内部制御信号ZRAS0、CAS0およびZWE0を受けるAND回路で構成される。内部読出指示信号Rは、内部制御信号ZRAS0、CAS0およびZWE0がすべてHレベルのときに、Hレベルの活性状態とされる。すなわち、外部制御信号ZRASおよびZWEがクロック信号CLKの立上がり時においてHレベルに保持され、外部コラムアドレスストローブ信号ZCASが、クロック信号CLKの立上がり時においてLレベルに設定されるときに、データ読出動作を示すリードコマンドが与えられる。
【0037】
図3(B)において、ライトコマンドデコード回路4wは、入力バッファ回路2から与えられる内部制御信号ZRAS0、CAS0、WE0を受けるAND回路で構成される。内部書込指示信号Wは、内部制御信号ZRAS0、CAS0およびWE0がすべてHレベルのときに、Hレベルの活性状態とされる。すなわち、クロック信号CLKの立上がり時において、外部ロウアドレスストローブ信号ZRASがHレベルに設定されて残りの外部制御信号ZCASおよびZWEがともにLレベルに設定されると、データ書込動作を示すライトコマンドが与えられる。
【0038】
このリードコマンドおよびライトコマンドは、ともに外部コラムアドレスストローブ信号ZCASをLレベルに設定することにより与えられる。したがってこのライトコマンドおよびリードコマンドが与えられたときには、同期型半導体記憶装置内部において、列選択動作が行なわれ、次いでこの選択された列上のメモリセルに対するデータの書込または読出が実行される。メモリアレイのメモリセルの選択動作開始を指示するアクティブコマンドは、図示しないアクティブコマンドデコード回路により検出される。このアクティブコマンドの場合には、外部ロウアドレスストローブ信号ZRASがクロック信号CLKの立上がり時においてLレベルに設定され、内部動作開始が指示される。
【0039】
図4は、図1に示すバースト長カウンタ30、読出制御フリップフロップ回路32および書込制御フリップフロップ回路34の構成を具体的に示す図である。図4において、バースト長カウンタ30は、内部読出指示信号Rと内部書込指示信号Wを受けるOR回路30aと、OR回路30aの出力信号の活性化に応答して起動され、予め設定されたバースト長をカウントするバースト長カウント回路30bを含む。このバースト長カウント回路30bは、活性化時クロック信号CLKをバースト長で定められる回数カウントしたとき、リセット信号RSTを、Hレベルの活性状態とする。
【0040】
読出制御フリップフロップ回路32は、内部読出指示信号Rを受けるインバータ32aと、内部書込指示信号Wを受けるインバータ32cと、バースト長カウンタ30からのリセット信号RSTを受けるインバータ32cと、インバータ32aの出力信号を一方入力に受けるNAND回路32dと、NAND回路32dの出力信号とインバータ32bの出力信号とインバータ32cの出力信号とを受けるNAND回路32eを含む。NAND回路32eの出力信号はNAND回路32dの他方入力に与えられる。NAND回路32dから、内部読出動作活性化信号READが出力される。
【0041】
書込制御フリップフロップ回路34は、内部書込指示信号Wを受けるインバータ34aと、内部読出指示信号Rを受けるインバータ34bと、リセット信号RSTを受けるインバータ34cと、インバータ34aの出力信号を一方入力に受けるNAND回路34dと、NAND回路34dの出力信号とインバータ34bの出力信号とインバータ34cの出力信号とを受けるNAND回路34eを含む。NAND回路34eの出力信号はNAND回路34dの他方入力へ与えられる。NAND回路34dから、内部書込動作活性化信号WRITEが出力される。次に、この図4に示す構成の動作について、図5に示すタイミングチャート図を参照して説明する。
【0042】
クロックサイクル♯0以前のクロックサイクルにおいて、アクティブコマンドが与えられて同期型半導体記憶装置が活性状態とされ、メモリセルの選択動作が開始される。
【0043】
クロックサイクル♯1において、ライトコマンドが与えられ、図3(B)に示すライトコマンドデコード回路4wからの内部書込指示信号Wが所定期間Hレベルの活性状態とされる。次いで、この内部書込指示信号Wの活性化に応答して、書込制御フリップフロップ回路34において、インバータ34aの出力信号がLレベルとされ、NAND回路34dから出力される内部書込動作活性化信号WRITEがHレベルの活性状態とされる(書込制御フリップフロップ回路34がセットされる)。また、バースト長カウンタ30においては、この書込指示信号Wの活性化に応答してOR回路30aの出力信号がHレベルとされ、バースト長カウント回路30bが起動され、クロック信号CLKをカウントする。図示しないデータ入力バッファ回路へ与えられた書込データD0が入力バッファを介して書込回路へ与えられる。この書込動作活性化信号WRITEに応答して活性状態とされた書込回路により、クロックサイクル♯1−♯4にわたって順次与えられる書込データD0、D1、D2およびD3が、それぞれメモリセルアレイの選択されたメモリセルへ所定のシーケンスで書込まれる。ここで、先に述べたように、ライトコマンドが与えられたとき、メモリセルアレイにおいて、アクティブコマンドに従って選択されたメモリセルから対応のメモリセルを選択する列選択動作が並行して行なわれている。
【0044】
バースト長カウント回路30bが、バースト長(図5における構成においては4)をカウントすると、クロックサイクル♯5において、リセット信号RSTがHレベルの活性状態とされ、応じて書込制御フリップフロップ回路34がリセットされ、内部書込動作活性化信号WRITEがLレベルの非活性状態とされる。すなわち、インバータ34cの出力信号がLレベルとされ、NAND回路34eの出力信号がHレベルとなり、応じてNAND回路34dの出力信号WRITEがLレベルとされる(インバータ34aの出力信号はすでにHレベルにされている)。内部においては、書込動作活性化信号WRITEの活性化時、クロック信号CLKの立上がりに同期して選択メモリセルへのデータの書込が行なわれており、クロックサイクル♯5におけるクロック信号CLKの立上がり時において、すべての書込データD0〜D3の書込が完了する。
【0045】
クロックサイクル♯7において、リードコマンドが与えられ、応じて、図3(A)に示すリードコマンドデコード回路4rからの内部読出指示信号Rが所定期間Hレベルの活性状態とされる。これにより読出制御フリップフロップ回路32がセットされ、読出動作活性化信号READがHレベルの活性状態とされる。すなわち、インバータ32aの出力信号がLレベルとされ、NAND回路32dから出力される読出動作活性化信号READがHレベルとされる。また、バースト長カウンタ30においては、OR回路30aの出力信号がこの読出指示信号Rの活性化に応答してHレベルとされ、バースト長カウント回路30bが活性化され、クロック信号CLKのカウント動作を開始する。
【0046】
この読出動作活性化信号READの活性化に応答して、図示しない読出回路が活性化され、選択メモリセルからのデータが読出される。所定のCASレイテンシー(図5においてはCASレイテンシーは2)が経過したクロックサイクル♯9から読出データQ0−Q3が順次出力される。
【0047】
バースト長カウント回路30が、クロック信号CLKをバースト長に相当する4回カウントすると、クロックサイクル♯11において、リセット信号RSTがHレベルの活性状態とされ、読出制御フリップフロップ回路32がリセットされて読出動作活性化信号READがLレベルの非活性状態とされる。すなわち、インバータ32cの出力信号がLレベルとされ、NAND回路32eの出力信号がHレベルとされ、NAND回路32dから出力される読出動作活性化信号READがLレベルとされる。データ出力バッファ回路はまだ活性状態にあり(図10参照)クロックサイクル♯12において、データQ3が出力されると、読出動作が完了する。
【0048】
上述のように、バースト長カウンタ30は、内部データ書込動作制御および内部データ読出動作制御両者に共通に設けても、従来と同様、内部読出指示信号および内部書込指示信号に従ってデータの読出および書込を正確に実行することができる。特に、バースト長カウンタ30は、データ書込動作およびデータ読出動作両者に共通に用いることにより、このデータ読出および書込制御部のレイアウト面積を低減することができる。
【0049】
また、図4に示す構成において、読出制御フリップフロップ回路32へ内部書込指示信号Wがリセット信号として与えられているのは、データ読出動作中にライトコマンドが与えられたとき、読出動作を完了させるためである。また同様、書込制御フリップフロップ回路34に対し、内部読出指示信号Rがリセット信号として与えられているのは、データ書込動作時において、バースト長のデータの書込完了前にデータ読出動作を示すリードコマンドが与えられたときに、データ書込動作を完了させるためである。
【0050】
なお、図4に示す構成において、バースト長カウンタ30からのリセット信号RSTを読出制御フリップフロップ回路32および書込制御フリップフロップ回路34それぞれに設けられたインバータ32cおよび34cにより反転している。これは、バースト長カウンタ30の、出力駆動力を小さくして、出力負荷を小さくするためである。しかしながら、このバースト長カウンタ30からのリセット信号RSTを反転した後に、反転されたリセット信号を読出制御フリップフロップ32および書込制御フリップフロップ34のリセット入力へ与えるように構成してもよい。
【0051】
以上のように、この発明の実施の形態1に従えば、バースト長カウンタは、データ読出動作およびデータ書込動作で共有するように構成したため、内部データ書込/読出制御部のレイアウト面積を低減することができる。
【0052】
[実施の形態2]
図6は、この発明の実施の形態2に従う同期型半導体記憶装置の要部の構成を示す図である。図6においてはバースト長カウンタ30の構成が示される。図6において、バースト長カウント回路30bは、OR回路30aの出力信号R/Wを反転するインバータIVと、OR回路30aの出力信号R/WおよびインバータIVの出力信号をクロック信号CLKおよびZCLKに従って順次転送するクロックシフト回路40と、データ読出用バースト長設定データBRおよびデータ書込用バースト長設定データBWに従って、このクロックシフト回路40の出力を選択する出力選択回路42と、書込動作活性化信号WRITEの活性化時に活性化され、出力選択回路42により選択された信号を反転してリセット信号RSTを生成する3状態インバータバッファ43wと、読出動作活性化信号READの活性化時に活性化され、出力選択回路42から与えられた信号を反転してリセット信号RSTを出力する3状態インバータバッファ43rを含む。3状態インバータバッファ43wおよび43rの出力部は信号線44に結合される。この信号線44が、先の実施の形態1において示した読出制御フリップフロップ回路32および書込制御フリップフロップ回路34のリセット入力に結合される。
【0053】
クロックシフト回路40は、n個の、縦続接続されたフリップフロップFF1〜FFnを含む。奇数段のフリップフロップFF1、FF3、…FFn−1はクロック信号CLKに同期して、与えられたデータを転送する。偶数段のフリップフロップFF2、FF4、…FFnはクロック信号ZCLKに従って、与えられた信号を転送する。2つの隣接するフリップフロップ(たとえばFF1、およびFF2)により、1クロックサイクルの遅延が実現される。
【0054】
出力選択回路42は、フリップフロップFF4以降の偶数段のフリップフロップの出力部に設けられ、書込バースト長設定信号BW1、BW2、…BWmに応答して活性化され、活性化時対応の出力ノード上の信号を反転して出力する3状態インバータバッファ42w1、42w2、…42wmと、フリップフロップFF4以降の偶数段のフリップフロップの出力部に結合され、読出バースト長設定信号BR1、BR2、…BRmの活性化時に活性化され、対応のフリップフロップの出力ノード上の信号を反転して出力する3状態インバータバッファ42r1、42r2、…42rmを含む。3状態インバータバッファ42w1〜42wmの出力部は、3状態インバータバッファ43wの入力部に共通に接続される。3状態インバータバッファ42r1〜42rmの出力部は、3状態インバータバッファ43rの入力部に共通に結合される。
【0055】
動作時においては、この書込バースト長設定信号BW1〜BWmのうちの1つが活性状態とされ、また読出バースト長設定信号BR1〜BRmの1つが活性状態とされ、読出用バーストデータおよび書込用バーストデータそれぞれ別々に設定することができる。次に動作について簡単に説明する。
【0056】
今、説明を簡単にするために、書込バースト長設定信号BW1および読出バースト長設定信号BRmが活性状態とされた場合を想定する。ライトコマンドが与えられ、書込動作指示信号WがHレベルの活性状態とされると、OR回路30aからの出力信号R/WがHレベルとされる。フリップフロップFF1が、クロック信号CLKに同期して動作しており、このOR回路30aから与えられた信号R/Wを取込みかつラッチして出力する。クロック信号ZCLKがLレベルであり、フリップフロップFF2は、ラッチ状態にあり、先の状態を保持している。クロック信号CLKがLレベルに立下がり、クロック信号ZCLKがHレベルに立上がると、フリップフロップFF2が、このフリップフロップFF1の出力信号を取込みラッチしかつ出力する。このとき、フリップフロップFF3は、クロック信号CLKがLレベルであり、ラッチ状態であり、先の状態を保持している。したがって、クロック信号CLKが2回立上がると、そのサイクルにおいて、フリップフロップFF4の出力信号O4がHレベルとされる。バースト長設定信号BW1がHレベルの活性状態であり、3状態インバータバッファ42w1が、このフリップフロップFF4からの信号を反転して出力する。内部書込動作活性化信号WRITEが、書込指示信号Wの活性化に応答して活性状態とされており、この3状態インバータバッファ43wが活性状態とされ、3状態インバータバッファ42w1から与えられた信号を反転して、信号線44上のリセット信号RSTをHレベルの活性状態とする。このリセット信号RSTの活性化に応答して、内部書込動作活性化信号WRITEがリセットされ、3状態インバータバッファ43wが出力ハイインピーダンス状態に復帰する。
【0057】
データ読出動作時においては、読出動作指示信号Rが活性状態とされる。応じて、信号R/Wが活性状態とされ、この信号が、フリップフロップFF1〜FFn−1を介して順次クロック信号CLKおよびZCLKに従って転送される。フリップフロップFFnの出力信号OnがHレベルとされると、3状態インバータバッファ42rmが、信号BRmにより活性状態とされており、このフリップフロップFFnの出力信号Onを反転して出力する。データ読出時においては、内部読出動作活性化信号READが活性状態とされており、3状態インバータバッファ43rがこの3状態インバータバッファ42rmから与えられた信号を反転して出力する。これにより、リセット信号RSTが活性状態とされる。
【0058】
上述の構成により、共通のバースト長カウント回路を用いても、データ読出のためのバースト長およびデータ書込のためのバースト長をそれぞれ別々に設定することができる。
【0059】
なお、この図6に示す構成において、OR回路30aの出力信号R/Wは、順次フリップフロップFF1〜FFnを転送される。書込動作および読出動作が連続して行なわれる場合またはインタラプトが生じる場合、正確にバースト長をカウントするために、この信号R/Wは、フリップフロップFF2〜FFnへも与えられるように構成してもよい。フリップフロップFF2〜FFnをそれぞれリセットして、新たに与えられた信号R/Wを正確にクロック信号CLKおよびZCLKに従って伝達することができ、誤動作を防止することができる。ここで、初段のフリップフロップFF1のリセットを行なわないように説明しているのは、リセット動作により伝達すべき信号R/Wがリセットされてしまうのを防止するためであるが、初段のフリップフロップFF1へ与えられてもよい。
【0060】
図7(A)は、図6に示すフリップフロップFF1〜FFnの構成の一例を示す図である。フリップフロップFF1〜FFnは、同じ構成を有しており、図7(A)においては、1つのフリップフロップFFを代表的に示す。図7(A)において、フリップフロップFFは、入力信号Iとクロック信号CLK(またはZCLK)を受けるNAND回路51aと、入力信号ZIとクロック信号CLK(またはZCLK)を受けるNAND回路51bと、NAND回路51aの出力信号を一方入力に受けるNAND回路52aと、NAND回路51bの出力信号を一方入力に受けるNAND回路52bを含む。NAND回路52aの出力Oは、またNAND回路52bの他方入力に与えられ、またNAND回路52bの出力信号ZOは、NAND回路52aの他方入力へ与えられる。次にこの図7(A)に示すフリップフロップの動作を図7(B)に示すタイミングチャート図を参照して説明する。図7(B)においては、一例として、10段のフリップフロップFF1〜FF10が用いられており、それぞれの出力信号O1〜O10の出力信号の変化態様が示される。
【0061】
クロックサイクル0において、信号R/WがHレベルとされる。そのとき、クロック信号CLKがHレベルであり、NAND回路51aおよび51bがインバータとして作用し、入力信号I(R/W)を取込みラッチする。したがって、この状態において出力信号O1が、Hレベルに立上がる。クロック信号CLKがLレベルに立下がると、NAND回路51aおよび51bの出力信号はともにHレベルとされ、NAND回路52aおよび52bの出力信号OおよびZOは変化しない。一方、2段目のフリップフロップFF2においては、クロック信号ZCLKがHレベルとされるため、そのNAND回路51aおよび51bがインバータとして作用して初段のフリップフロップFF1から与えられた信号を取込みラッチする。以降この動作を繰返し、クロック信号CLKがHレベルのときに、奇数番号のフリップフロップが、与えられた信号を取込んでラッチし、クロック信号ZCLKがHレベルのときに、偶数番号のフリップフロップが、与えらたれ信号を取込みラッチして出力する。したがって、バースト長が1に設定された場合には、出力信号O4が選択される。クロックサイクル1におけるクロック信号CLKの立下がりに同期して、この出力信号O4がHレベルとされ、クロックサイクル2における内部書込/読出動作が禁止される。バースト長が2に設定された場合には、出力信号O6が選択される。クロックサイクル3における内部書込/読出動作が禁止される(クロックサイクル2におけるクロック信号CLKの立下がりに同期して、リセット信号RSTが活性状態とされる)。
【0062】
同様にして、バースト長が4に設定された場合には、フリップフロップFF10の出力信号O10が選択される。クロックサイクル4におけるクロック信号CLKの立下がりに同期してこの信号O10がHレベルに立上がり、これにより、図5に示すように、リセット信号RSTが、リード/ライトコマンドが与えられてから4クロックサイクル経過後にHレベルの活性状態とされる。
【0063】
ここで、図7(A)において破線で示すようにNAND回路52bにOR回路30aの出力信号R/Wを与えれば、バースト長カウンタ30のカウント動作開始時に確実に内部を初期状態にリセットしてカウント動作を開始することができる。
図8は、バースト長選択信号発生部の構成を示す図である。図8において、書込用バースト長データを格納するバースト長レジスタ60wと、このバースト長レジスタ60wの格納データをデコードし、バースト長選択信号BW1〜BWmの1つを活性状態にするデコーダ62wと、読出用バースト長データを格納するバースト長レジスタ60rと、このバースト長レジスタ60rに格納されたデータをデコードして、読出用バースト長選択信号BR1〜BRmの1つを活性状態とするデコーダ62rが設けられる。バースト長レジスタ60wおよび60rは、たとえば、同期型半導体記憶装置の特殊モード(たとえば初期設定時)において、外部からその可能データが設定される。デコーダ62wおよび62rは、それぞれ対応のバースト長レジスタ60wおよび60rの格納するデータをデコードする。このデコーダ62wおよび62rの構成としては、たとえば先の図3(A)および(B)に示すようなデコーダの構成が用いられる。この図8に示す構成に従って、バースト長レジスタ60wおよび60rに対し外部からバースト長データを格納することにより、この同期型半導体記憶装置の適用される用途に応じて最適なバースト長設定することができる。
【0064】
なお、この実施の形態2におけるバースト長カウンタの構成の場合、リセット信号RSTが活性状態とされデータ書込動作およびデータ読出動作活性化信号WRITEおよびREADがともに非活性状態とされた場合、信号線44はフローティング状態とされる。このフローティング状態を防止するためには、読出動作活性化信号WRITEおよび読出動作活性化信号READを受けるNORゲートの出力信号により、信号線44を接地電位または電源電位にプリチャージする構成が利用されればよい。これにより、信号線44の不安定なフローティング状態を防止することができる。
【0065】
以上のように、この発明の実施の形態2に従えば、バースト長カウント回路のバースト長を、読出データのためのバースト長およびデータ書込のためのバースト長それぞれ独立に設定することができるように構成したため、1つのバースト長カウンタを用いて、読出動作および書込動作それぞれに対し異なったバースト長データを設定することができ、これによりバースト長カウント回路がデータ読出およびデータ書込をそれぞれ別々に設けられている場合と同様の効果を実現することができる。
【0066】
[実施の形態3]
図9は、この発明の実施の形態3に従う同期型半導体記憶装置の要部の構成を示す図である。図9においてはバースト長カウンタのバースト長を設定する部分の構成が示される。図9においては、バースト長データ発生部は、データ書込時のバーストデータを格納するバースト長レジスタ60wと、データ読出時のバースト長データを格納するバースト長レジスタ60rと、内部書込動作活性化信号WRITEの活性化時に活性化され、バースト長レジスタ60wの格納するバースト長データをデコードし、バースト長選択信号BW1〜BWmの1つを活性状態とするデコーダ64wと、内部読出動作活性化信号READの活性化時に活性化され、バースト長レジスタ60rの格納データをデコードし、読出バースト長選択信号BR1〜BRmの1つを選択状態とするデコード64rを含む。デコーダ64wの出力信号BW1〜BWmとデコーダ64rの出力信号BR1〜BRmは、それぞれワイヤードOR接続されて、バースト長選択信号B1〜Bmとされる。
【0067】
バースト長カウント回路においては、クロックシフト回路30bの補のバースト長出力ノードZO1、ZO2、…ZOmそれぞれに対し、バースト長選択信号B1〜Bmの活性化時に活性状態とされる3状態インバータバッファTB1〜TBmが設けられる。これらの3状態インバータバッファTB1〜TBmの出力部は信号線44に共通に接続される。信号線44からリセット信号RSTが出力される。
【0068】
この構成の場合、データ書込動作時においては、デコーダ64wが活性状態とされ、バースト長レジスタ60wに格納されたデータをデコードして、バースト長選択信号BW1〜BWmの1つを選択状態とする。デコーダ64rは非活性状態であり、その出力はハイインピーダンス状態とされる。これにより、バースト長選択信号B1〜Bmの1つが、デコーダ64wの出力信号に従って活性状態とされ、対応の3状態インバータバッファ(TB1〜TBmのいずれか)が活性状態とされる。これにより、クロックシフト回路30bのクロックシフト数が、バースト長に等しくなると、信号線44上のリセット信号RSTが活性状態のHレベルとされる。ここで、クロックシフト回路30bの出力信号ZO1〜ZOmは、先の実施の形態2における出力信号O1〜Omの反転信号である。
【0069】
データ読出動作時においては、読出動作活性化信号READが活性状態とされる。デコーダ64rが活性化され、バースト長レジスタ60rに格納されたバースト長データをデコードし、バースト長選択信号BR1〜BRmの1つを活性状態とする。デコーダ64wは、書込動作活性化信号WRITEの非活性状態であり、出力ハイインピーダンス状態に設定される。したがってこの状態においては、デコーダ64rの出力信号に従って、3状態インバータバッファTB1〜TBmの1つが活性状態とされ、読出時のバースト長データに従って、クロックシフト回路30bの出力信号が選択されてリセット信号RSTが発生される。
【0070】
この図9に示す構成の場合、バースト長を選択するための3状態インバータバッファTB1〜TBmはデータ書込時およびデータ読出時両者において用いられており、回路構成要素数を低減することができ、応じて占有面積を低減することができる。
【0071】
なお、この実施の形態3の説明において、デコーダ64wおよび64rは、非活性化時出力ハイインピーダンス状態とされるとして説明している。単にこれらの出力部に、トランスミッションゲートなどのスイッチング素子が設けられていればよく、デコーダ64rおよび64wの内部に設けられたデコード回路を3状態バッファで特に構成する必要はない。
【0072】
なおこの図9に示す構成において、バースト長レジスタ60rおよび60wの格納するデータを、活性化信号READおよびWRITEにより選択する構成を利用すれば、1つのデコーダでデータ書込時およびデータ読出時それぞれ書込用バースト長データおよび読出用バースト長データをデコードすることができ、応じてデコーダの数を低減することができる。
【0073】
以上のように、この実施の形態3に従えば、データ書込時およびデータ読出時のバースト長データ選択部を、データ読出時およびデータ書込時において共通に用いられるように構成したため、回路構成要素数を低減することができ、応じて回路占有面積(レイアウト面積)を低減することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う同期型半導体記憶装置の要部の構成を示す図である。
【図2】 図1に示す入力バッファ回路の構成の一例を示す図である。
【図3】 図1に示すコマンドデコーダに含まれるリードコマンドデコーダおよびライトコマンドデコーダの構成を示す図である。
【図4】 図1に示すバースト長カウンタ、読出制御フリップフロップ回路および書込制御フリップフロップ回路の具体的構成を示す図である。
【図5】 図4に示す構成の動作を示すタイミングチャートである。
【図6】 図4に示すバースト長カウント回路の具体的構成の一例を示す図である。
【図7】 (A)は、図6に示すフリップフロップの構成を示し、(B)は、図6に示すカウント回路の動作を示すタイミングチャート図である。
【図8】 図6に示すバースト長選択信号発生部の構成を示す図である。
【図9】 この発明の実施の形態3に従う同期型半導体記憶装置の要部の構成を示す図である。
【図10】 従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図11】 図10に示す読出制御回路の構成を示す図である。
【図12】 図10に示す書込制御回路の構成を示す図である。
【図13】 図10に示す同期型半導体記憶装置の動作を示すタイミングチャート図である。
【符号の説明】
2 入力バッファ回路、4 コマンドデコーダ、30 バースト長カウンタ、32 読出制御フリップフロップ回路、34 書込制御フリップフロップ回路、4r リードコマンドデコーダ、4w ライトコマンドデコーダ、30a OR回路、30b バースト長カウント回路、FF1〜FFn フリップフロップ、42w1〜42wm,42r1〜42rm 3状態インバータバッファ、43w,43r、TB1〜TBm 3状態インバータバッファ、60w,60r バースト長レジスタ、62w,62r,64w,64r デコーダ。
Claims (5)
- 外部から周期的に繰返し印加されるクロック信号に同期して動作する同期型半導体記憶装置であって、
外部から与えられる読出指示信号に応答して、前記クロック信号に同期して内部読出指示信号を発生する読出指示信号発生手段、
外部から与えられる書込指示信号に応答して、前記クロック信号に同期して内部書込指示信号を発生する書込指示信号発生手段、
前記内部読出指示信号に応答して、内部読出動作活性化信号を活性化する読出活性化手段、
前記内部書込指示信号に応答して、内部書込動作活性化信号を活性化する書込活性化手段、および
前記内部読出指示信号および前記内部書込指示信号をともに受けるように結合され、前記内部読出指示信号および前記内部書込指示信号の一方の活性化に応答して活性化され、前記クロック信号をカウントし、該カウント値が所定値に到達すると前記読出活性化手段および前記書込活性化手段を非活性状態とするように共通のリセット信号を前記読出活性化手段および前記書込活性化手段へ与えるリセット手段を備える、同期型半導体記憶装置。 - 前記リセット手段は、
前記クロック信号に同期して連続的に入出力することのできるデータの数を示すバースト長をカウントするバースト長カウンタである、請求項1記載の同期型半導体記憶装置。 - 前記所定のカウント値は前記内部読出動作活性化信号および前記内部書込動作活性化信号両者に対して共通に定められる、請求項1または2記載の同期型半導体記憶装置。
- 前記リセット手段は、前記内部書込動作活性化信号に対する第1の所定値をセットする書込バースト長設定手段および前記内部読出動作活性化信号に対する第2の所定値をセットする読出長バースト設定手段を含み、
前記リセット手段は、
内部書込指示信号の活性化に応答して前記第1の所定値を有効とし、かつ前記内部読出指示信号の活性化に応答して前記第2の所定値を有効とする手段を含む、請求項1または2記載の同期型半導体記憶装置。 - 前記リセット手段は、
前記内部読出指示信号と前記内部書込指示信号の論理和をとる論理ゲートと、
前記論理ゲートの出力信号を前記クロック信号に同期してシフトするクロックシフト回路と、
前記クロックシフト回路の前記第1の所定値に対応する出力ノードを前記内部読出指示信号の活性化に応答してリセット出力端子に結合する手段と、
前記クロックシフト回路の前記第2の所定値に対応する出力ノードを前記内部読出指示信号の活性化に応答して前記リセット出力端子へ結合する手段とを含み、
前記リセット出力端子から前記内部読出動作活性化信号および前記内部書込動作活性化信号をリセットするための信号が出力される、請求項4記載の同期型半導体記憶装置。
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