JP4561110B2 - メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 - Google Patents

Description

本発明は、メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法に関する。

近年、メモリカードやシリコンディスクなどのメモリシステムに用いられる半導体メモリとして、フラッシュメモリが用いられることが多い。このフラッシュメモリは不揮発性メモリの一種であり、電源が投入されているか否かに関わらず、データが保持されていることが要求される。

上記のような装置に用いられるＮＡＮＤ型フラッシュメモリは、メモリセルを消去状態（論理値の「１」）から書込状態（論理値の「０」）に変化させる場合には、メモリセル単位で行うことができるが、メモリセルを書込状態（論理値の「０」）から消去状態（論理値の「１」）に変化させる場合には、メモリセル単位で行うことができず、複数のメモリセルからなる所定の消去単位（ブロック）でしかこれを行うことができない。ここで、メモリセルを消去状態（論理値の「１」）から書込状態（論理値の「０」）に変化させる場合や、書込状態（論理値の「０」）から消去状態（論理値の「１」）に変化させる場合は、メモリセルに高電圧を印加して、電子の注入や排出を行なっている。

又、フラッシュメモリに書込まれるデータは、一旦、フラッシュメモリ内のレジスタに保持された後、レジスタからメモリセルアレイを構成する各メモリセルに複写される。この複写を行なっている間、フラッシュメモリは、他の処理を受付けないビジー状態となるため、このビジー状態が解除されるまで、フラッシュメモリにアクセスすることができない。この複写を実行するときは、上述のようにメモリセルに高電圧を印加して、電子を注入しなければならないため、複写の実行によるビジー状態の期間は長くなり、書込み処理の処理効率を悪化させる要因になっている。

この問題を解決するために、特許文献１（特開平１０ー６３４４２号公報）では、複数チップのフラッシュメモリで装置を構成し、ビジー状態が解除されていることが検出されたフラッシュメモリから順に処理を行なっている。
特開平１０ー６３４４２号公報

特許文献１（特開平１０ー６３４４２）の場合、各フラッシュメモリが出力するビジー状態を示す信号を個別に検出しなければならないため、ビジー状態を検出する検出回路や信号ラインを各フラッシュメモリ毎に設けなければならない。又、この処理を制御するメモリコントローラを、ＩＣとしてパッケージ化するときは、制御するラッシュメモリのチップ数分の入力端子（フラッシュメモリが出力するビジー状態を示す信号を受取る端子）を設けなければならない。従って、各フラッシュメモリ毎にビジー状態を検出するようにすると、実装効率が低下する。

そこで、本発明は、各フラッシュメモリ毎にビジー状態を検出することなく、複数チップのフラッシュメモリに対する書込み処理の効率を向上させることができるメモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法を提供することを目的とする。

本発明に係る目的は、ホストシステムからの要求に基づいて、共通のバスに接続された複数チップのフラッシュメモリに対するアクセスを制御するメモリコントローラであって、前記バスを介して、前記複数チップのフラッシュメモリ内のデータ保持部に書込みデータを転送するデータ転送機能と、前記データ保持部に保持されている書込みデータを、前記フラッシュメモリ内のメモリセルに複写する複写処理を開始する指示を、前記バスを介して、前記複数チップのフラッシュメモリに与える指示機能と、前記複数チップのフラッシュメモリの活性化状態を個別に制御する制御機能とを備え、前記転送機能が動作している期間は、前記制御機能が前記複数チップのフラッシュメモリを１つずつ順次活性化させていくことにより、前記ホストシステムから与えられる書込みデータが前記複数チップのフラッシュメモリに順次振り分けられ、前記指示機能が動作している期間は、前記制御機能が前記複数チップのフラッシュメモリの全てを活性化させることにより、前記複数チップのフラッシュメモリが共通の指示に基づいて前記複写処理を開始することを特徴とするメモリコントローラによって達成される。又、本発明に係る目的は、前記メモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステムによっても達成される。

つまり、上記メモリコントローラを用いた書込み処理では、フラッシュメモリ内のデータ保持部（例えば、レジスタ）からメモリセルへの複写を、複数チップのフラッシュメモリが同時に行なうので、いずれかのフラッシュメモリがビジー状態（処理要求の受付を拒否している状態）になっている期間の総和を削減することができる。

又、本発明によれば、前記複数チップのフラッシュメモリからそれぞれ出力される信号であって、前記複写処理を実行していることを示すビジー信号を、共通の信号線を介して検出する検出機能を更に備え、前記検出機能がビジー信号を検出している期間は、前記転送機能及び前記指示機能が動作しないように構成されていることを特徴とすることが好ましい。

又、本発明に係る目的は、ホストシステムからの要求に基づいて、共通のバスに接続された複数チップのフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、前記バスを介して、前記複数チップのフラッシュメモリ内のデータ保持部に書込みデータを転送する転送処理と、前記データ保持部に保持されている書込みデータを、前記フラッシュメモリ内のメモリセルに複写する複写処理を開始する指示を、前記バスを介して、前記複数チップのフラッシュメモリに与える指示処理と、前記複数チップのフラッシュメモリの活性化状態を個別に制御する制御処理とを含み、前記転送処理の実行中は、前記制御処理により前記複数チップのフラッシュメモリを１つずつ順次活性化させていくことにより、前記ホストシステムから与えられる書込みデータが前記複数チップのフラッシュメモリに順次振り分けられ、前記指示処理の実行中は、前記制御処理により前記複数チップのフラッシュメモリを全て活性化させることにより、前記複数チップのフラッシュメモリが共通の指示に基づいて前記複写処理を開始することを特徴とするフラッシュメモリの制御方法によって達成される。

つまり、前記転送処理と前記複写処理からなる書込み処理では、前記複写処理が複数チップのフラッシュメモリで同時に行なわれる。従って、前記複写処理に基づいて、いずれかのフラッシュメモリがビジー状態（処理要求の受付を拒否している状態）になっている期間の総和を削減することができる。

又、本発明によれば、複数チップのフラッシュメモリからそれぞれ出力される信号であって、前記複写処理を実行していることを示すビジー信号を、共通の信号線を介して検出する検出処理を更に含み、前記検出処理によりビジー信号が検出されている期間は、前記転送処理及び前記指示処理が実行されないことが好ましい。

本発明によれば、フラッシュメモリ内で行なわれる、データ保持部（例えば、レジスタ）からメモリセルへのデータの複写を、複数チップのフラッシュメモリが同時に行なうよ
うにしたので、いずれかのフラッシュメモリが処理要求の受付を拒否している状態（例えば、後述するビジー状態）になっている期間の総和を削減することができる。又、データ保持部（例えば、レジスタ）からメモリセルへのデータの複写するコマンドを、複数チップのフラッシュメモリに対して同時に出力するので、コマンドを出力している期間の総和も削減することができる。又、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドを、複数チップのフラッシュメモリに対して同時に出力するようにすれば、コマンドを出力している期間の総和を、更に削減することができる。

従って、本発明を用いれば、各フラッシュメモリ毎にビジー状態を検出することなく、複数チップのフラッシュメモリに対する書込み処理の効率を向上させることができる。又、各フラッシュメモリ毎にビジー状態を検出するための検出回路や、検出回路用のライン、端子等を設ける必要もないので、実装効率を低下させることもない。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
[フラッシュメモリシステム１の説明]
図１は、本発明に係るフラッシュメモリシステム１を概略的に示すブロック図である。図１に示したようにフラッシュメモリシステム１は、フラッシュメモリ２と、それを制御するコントローラ３で構成されている。又、フラッシュメモリシステム１は、通常ホストシステム４に着脱可能に装着されて使用され、ホストシステム４に対して一種の外部記憶装置として用いられる。

尚、ホストシステム４としては、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置が挙げられる。

フラッシュメモリ２は、ページ単位で読出し又は書込みを、ブロック単位で消去を実行するデバイスであり、例えば、１ブロックは３２ページで構成され、１ページは５１２バイトのユーザ領域と１６バイトの冗長領域で構成されている。

コントローラ３は、ホストインターフェース制御ブロック５と、マイクロプロセッサ６と、ホストインターフェースブロック７と、ワークエリア８と、バッファ９と、フラッシュメモリインターフェースブロック１０と、ＥＣＣ（エラー・コレクション・コード）ブロック１１と、フラッシュメモリシーケンサブロック１２とから構成される。これら機能ブロックによって構成されるコントローラ３は、一つの半導体チップ上に集積されている。以下に各ブロックの機能を説明する。

マイクロプロセッサ６は、コントローラ３を構成する各機能ブロック全体の動作を制御する機能ブロックである。

ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を制御する機能ブロックである。ここで、ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を設定する動作設定レジスタ（図示せず）を備えており、この動作設定レジスタに基づきホストインターフェースブロック７は動作する。

ホストインターフェースブロック７は、ホストシステム４とデータ、アドレス情報、ステータス情報及び外部コマンド情報の授受を行なう機能ブロックである。すなわち、フラッシュメモリシステム１がホストシステム４に装着されると、フラッシュメモリシステム１とホストシステム４は、外部バス１３を介して相互に接続され、かかる状態において、ホストシステム４よりフラッシュメモリシステム１に供給されるデータ等は、ホストイン
ターフェースブロック７を入口としてコントローラ３の内部に取り込まれ、フラッシュメモリシステム１からホストシステム４に供給されるデータ等は、ホストインターフェースブロック７を出口としてホストシステム４に供給される。

さらに、ホストインターフェースブロック７は、ホストシステム４より供給されるホストアドレス及び外部コマンドを一時的に格納するタスクファイルレジスタ（図示せず）及びエラーが発生した場合にセットされるエラーレジスタ（図示せず）等を有している。

ワークエリア８は、フラッシュメモリ２の制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルによって構成される機能ブロックである。

バッファ９は、フラッシュメモリ２から読出したデータ及びフラッシュメモリ２に書込むデータを一時的に保持する機能ブロックである。すなわち、フラッシュメモリ２から読出したデータは、ホストシステム４が受け取り可能な状態になるまでバッファ９に保持され、フラッシュメモリ２に書込むデータは、フラッシュメモリ２が書込み可能な状態となるまでバッファ９に保持される。

フラッシュメモリシーケンサブロック１２は、内部コマンドに基づきフラッシュメモリ２の動作を制御する機能ブロックである。フラッシュメモリシーケンサブロック１２は、複数のレジスタ（図示せず）を備え、この複数のレジスタに内部コマンドを実行する際に必要な情報が設定される。この複数のレジスタに内部コマンドを実行する際に必要な情報が設定されると、フラッシュメモリシーケンサブロック１２は、その情報に基づいて処理を実行する。ここで、「内部コマンド」とは、コントローラ３からフラッシュメモリ２に与えられるコマンドであり、ホストシステム４からフラッシュメモリシステム１に与えられるコマンドである「外部コマンド」と区別される。

フラッシュメモリインターフェースブロック１０は、内部バス１４を介して、フラッシュメモリ２とデータ、アドレス情報、ステータス情報、内部コマンド情報及びデバイスＩＤ情報等の授受を行う機能ブロックである。

ＥＣＣブロック１１は、フラッシュメモリ２に書込むデ―タに付加されるエラーコレクションコードを生成するとともに、読出しデータに付加されたエラーコレクションコードに基づいて、読出したデータに含まれる誤りを検出・訂正する機能ブロックである。
[メモリセルの説明]
次に、図２及び３参照して図１に示したフラッシュメモリ２を構成するメモリセル１６の具体的な構造について説明する。

図２は、フラッシュメモリを構成するメモリセル１６の構造を概略的に示す断面図である。同図に示したように、メモリセル１６は、Ｐ型半導体基板１７に形成されたＮ型のソース拡散領域１８及びドレイン拡散領域１９と、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７を覆って形成されたトンネル酸化膜２０と、トンネル酸化膜２０上に形成されたフローティングゲ―ト電極２１と、フローティングゲート電極２１上に形成された絶縁膜２２と、絶縁膜２２上に形成されたコントロールゲ―ト電極２３とから構成される。このような構成を有するメモリセル１６が、フラッシュメモリ内で複数個直列に接続されている。

メモリセル１６は、フローティングゲート電極２１に電子が注入されているか否かによって、「消去状態（電子が蓄積されていない状態）」と「書込状態（電子が蓄積されている状態）」のいずれかの状態が示される。ここで、１つのメモリセル１６は１ビットのデ
ータに対応し、メモリセル１６の「消去状態」が論理値の「１」のデータに対応し、メモリセル１６の「書込状態」が論理値の「０」のデータに対応する。

「消去状態」においては、フローティングゲート電極２１に電子が蓄積されていないため、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されていないときには、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にチャネルが形成されず、ソース拡散領域１８とドレイン拡散領域１９は電気的に絶縁される。一方、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されると、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にチャネル（図示せず）が形成され、ソース拡散領域１８とドレイン拡散領域１９は、このチャネルによって電気的に接続される。

すなわち、「消去状態」においてはコントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されていない状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に絶縁され、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加された状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に接続される。

図３は、「書込状態」であるメモリセル１６を概略的に示す断面図である。同図に示したように、「書込状態」とは、フローティングゲート電極２１に電子が蓄積されている状態を指す。フローティングゲート電極２１はトンネル酸化膜２０及び絶縁膜２２に挟まれているため、一旦、フローティングゲート電極２１に注入された電子は、きわめて長時間フローティングゲート電極２１内にとどまる。この「書込状態」においては、フローティングゲート電極２１に電子が蓄積されているので、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されているか否かに関わらず、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にはチャネル２４が形成される。したがって、「書込状態」においてはソース拡散領域１８とドレイン拡散領域１９とは、コントロ―ルゲート電極２３に読出し電圧（高レベル電圧）が印加されているか否かに関わらず、チャネル２４によって常に電気的に接続状態となる。

又、上記メモリセル１６が消去状態であるか書込状態であるかは、次のようにして読み出すことができる。メモリセル１６はフラッシュメモリ内で複数個直列に接続されている。この直列体の中で選択するメモリセル１６に低レベル電圧を印加し、それ以外のメモリセル１６のコントロールゲート電極２３に高レベル電圧を印加する。この状態でメモリセル１６の直列体が導通状態であるか否かの検出が行われる。その結果、この直列体が導通状態であれば、選択されたメモリセル１６は書込状態であると判断され、絶縁状態であれば、選択されたフラッシュメモリセル１６は消去状態であると判断される。このようにして、直列体に含まれる任意のメモリセル１６に保持されたデータが「０」であるのか「１」であるのかを読み出すことができる。

又、消去状態であるメモリセル１６を書込状態に変化させる場合は、コントロールゲート電極２３が高電位側となる高電圧を印加し、トンネル酸化膜２０を介してフローティングゲート電極２１へ電子を注入する。この際、ＦＮ（ファウラ―ノルトハイム）トンネル電流が流れフロ―ティングゲート電極２１に電子が注入される。一方、書込状態であるフラッシュメモリセル１６を消去状態に変化させる場合は、コントロールゲート電極２３が低電位側となる高電圧を印加し、トンネル酸化膜２０を介してフローティングゲート電極２１に蓄積された電子を排出する。
[フラッシュメモリのメモリ構造の説明]
次に、フラッシュメモリのメモリ構造を説明する。図４は、フラッシュメモリのメモリ構造を概略的に示す図である。図４に示したように、フラッシュメモリはデータの読出し及び書込みにおける処理単位であるページと、データの消去単位であるブロックで構成さ
れている。

上記ページは、例えば５１２バイトのユーザ領域２５と、１６バイトの冗長領域２６によって構成される。ユーザ領域２５は、主に、ホストシステム４から供給されるデ―タが格納される領域であり、冗長領域２６は、エラーコレクションコード、対応論理ブロックアドレス及びブロックステータス等の付加情報が格納される領域である。

エラ―コレクションコードは、ユーザ領域２５に格納されたデータに含まれる誤りを訂正するための付加情報であり、ＥＣＣブロックによって生成される。このエラ―コレクションコードに基づき、ユーザ領域２５に格納されたデータに含まれる誤りが所定数以下であれば、その誤りが訂正される。

対応論理ブロックアドレスは、そのブロックにデータが格納されている場合に、そのブロックがどの論理ブロックアドレスに対応するかを示している。尚、そのブロックにデータが格納されていない場合は、対応論理ブロックアドレスも格納されていないので、対応論理ブロックアドレスが格納されているか否かで、そのブロックが消去済ブロックであるか否かを判断することができる。つまり、対応論理ブロックアドレスが格納されていない場合は消去済ブロックであると判断する。

ブロックステータスは、そのブロックが不良ブロック（正常にデータの書込み等を行なうことができないブロック）であるか否かを示すフラグであり、そのブロックが不良ブロックであると判断された場合には、不良ブロックであることを示すフラグが設定される。

又、フラッシュメモリはデータの上書きができないため、データの書替えを行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替後のデータ）を書込み、古いデータ（書替前のデータ）が書込まれていたブロックを消去するという処理を行なわなければならない。この際、消去はブロック単位で処理されるため、古いデータ（書替前のデータ）が書込まれていたページが含まれるブロックの、全ページのデータが消去されてしまう。従って、データの書替えを行なう場合、書替えるページが含まれるブロックの、他のページのデータについても、消去済ブロックに移動させる処理が必要となる。

上記のようにデータを書替える場合、書替後のデータは書替前と異なるブロックに書込まれるため、ホストシステム側から与えられる論理ブロックアドレスと、フラッシュメモリ内でのブロックアドレスである物理ブロックアドレスとの対応関係は、データを書替える毎に動的に変化する。このため、論理ブロックアドレスと物理ブロックアドレスの対応関係を示したアドレス変換テーブルが必要となる。尚、このアドレス変換テーブルは、フラッシュメモリの冗長領域に書込まれている対応論理ブロックアドレスに基づいて作成され、データが書替えられる毎に、その書替えに関わった部分の対応関係が更新される。
[フラッシュメモリに対する書込み処理の説明]
フラッシュメモリの内部では、受信したデータが、一旦、レジスタに保持され、レジスタに保持されたデータが、メモリセルアレイを構成する各メモリセルに書込まれる。このレジスタからメモリセルアレイへの複写動作では、上述のように、メモリセルに高電圧を印加して、そのメモリセルに対応するビットの論理値を変化させているので、実行時間が長くなり、書込処理の処理効率を低下させている。

又、レジスタからメモリセルアレイへのデータ複写を実行している間、フラッシュメモリはビジー状態を示す信号（以下、ビジー状態であるか否かを示す信号をビジー信号と言う。）を出力し、他の処理要求を受付けない状態になる。ここで、ビジー信号を各チップ（フラッシュメモリのチップ）毎に検出するようにすれば、ビジー状態のチップとビジー状態でないチップを判別することができる。しかし、メモリコントローラ内に、ビジー信
号を検出する検出回路を各チップ毎に設け、各チップと検出回路をライン接続しなければならない。一方、各チップが出力するビジー信号を１つの検出回路で検出するようにすると、各チップが出力するビジー信号が共通ラインに出力されることになる。従って、複数チップのうちいずれかのチップがビジー状態であることは分かるが、ビジー状態のチップとビジー状態でないチップを判別することができない。つまり、ビジー信号を出力するラインを共通ラインとした場合、ビジー信号を出力する検出回路やラインは１つ設けるだけでよいが、いずれかのチップがビジー状態のときに他の処理を行なえなくなる。そこで、本発明に係る書込み処理では、ビジー信号を出力するライン（共通ライン）がビジー状態を示している期間（いずれかのチップがビジー状態になっている期間）を短くすることにより、書込み処理の処理効率を向上させている。

ここで、本発明に係る書込み処理と比較するために、従来の書込み処理（ビジー信号を出力するラインを共通ラインとした場合）について、図７を参照して説明する。図７には、チップ０のフラッシュメモリに対する書込み処理における信号波形と、チップ１のフラッシュメモリに対する書込み処理における信号波形が示されている。

図７で、Ｓ２１はフラッシュメモリのデータバスに供給される信号を示し、Ｓ２２はチップ０のフラッシュメモリのチップイネーブル端子に供給される信号を示し、Ｓ２３はチップ１のフラッシュメモリのチップイネーブル端子に供給される信号を示し、Ｓ２４はフラッシュメモリがビジー信号を出力するライン（共通ライン）の信号を示している。ここで、データバスはチップ０とチップ１のフラッシュメモリが共有し、ビジー信号を出力するラインはチップ０とチップ１のフラッシュメモリの共通ラインになっている。又、チップ０とチップ１のフラッシュメモリは、チップイネーブル端子に供給される信号が低レベルのときに活性化する。又、チップ０とチップ１のフラッシュメモリは、ビジー状態になっている期間中、ビジー状態を示す低レベルの信号を出力する。

チップ０のフラッシュメモリに対する書込み処理では、チップ０のフラッシュメモリのチップイネーブル端子に供給される信号が低レベルとなり（Ｓ２２）、この低レベルの期間中に、データバスに対して、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドＣ、書込み先のアドレスＡ、書込みデータＤ０〜Ｄｎ、及びレジスタに保持されているデータを、メモリセルアレイを構成するメモリセルに複写するコマンドＣ’が順次供給される（Ｓ２１）。ここで、チップ０のフラッシュメモリが、コマンドＣ’に基づいて、アドレスＡで指定されたメモリセルに、レジスタに保持されているデータを複写する動作を開始すると、チップ０のフラッシュメモリはビジー状態となり、ビジー状態を示す低レベルの信号を出力する。又、チップ０のフラッシュメモリが、ビジー状態を示す低レベルの信号を出力するため、ビジー信号を出力する共通ラインもビジー状態を示す低レベルになる（Ｓ２４）。

ビジー信号を出力する共通ラインがビジー状態を示す低レベルの期間は、いずれのフラッシュメモリに対してもアクセスを行なうことができないので、ビジー状態が解除されてビジー信号を出力する共通ラインが高レベルになった後に、次の処理が開始される。つまり、チップ１のフラッシュメモリに対する書込み処理は、ビジー信号を出力する共通ラインが高レベルになった後に開始される。このチップ１のフラッシュメモリに対する書込み処理では、チップ１のフラッシュメモリのチップイネーブル端子に供給される信号が低レベルとなり（Ｓ２３）、この低レベルの期間中に、データバスに対して、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドＣ、書込み先のアドレスＡ、書込みデータＤ０〜Ｄｎ、及びレジスタに保持されているデータを、メモリセルアレイを構成するメモリセルに複写するコマンドＣ’が順次供給される（Ｓ２１）。ここで、チップ１のフラッシュメモリが、コマンドＣ’に基づいて、アドレスＡで指定されたメモリセルに、レジスタに保持されているデータを複写する動作を開始すると、チップ１のフラッシュメモ
リはビジー状態となり、ビジー状態を示す低レベルの信号を出力する。又、チップ１のフラッシュメモリが、ビジー状態を示す低レベルの信号を出力するため、ビジー信号を出力する共通ラインもビジー状態を示す低レベルになる（Ｓ２４）。

上述のように、従来の書込み処理では、書込み処理の処理単位である１ページ分のデータを書込む毎に、ビジー信号を出力する共通ラインがビジー状態を示す低レベルになる。従って、１回の書込み処理で発生するビジー状態の期間をＴとすれば、Ｍページ分の書込み処理で発生するビジー状態の期間（総計）は、Ｔ×Ｍになる。

次に、本発明に係る書込み処理について、図５を参照して説明する。図５は、チップ０〜チップＮのフラッシュメモリに対して書込み処理を行なう場合の信号波形を示している。図５で、Ｓ１１はフラッシュメモリのデータバスに供給される信号を示し、Ｓ１２はチップ０のフラッシュメモリのチップイネーブル端子に供給される信号を示し、Ｓ１３はチップ１のフラッシュメモリのチップイネーブル端子に供給される信号を示し、Ｓ１４はチップＮのフラッシュメモリのチップイネーブル端子に供給される信号を示し、Ｓ１５はチップ０〜チップＮのフラッシュメモリがビジー信号を出力するライン（共通ライン）の信号を示している。ここで、データバスはチップ０〜チップＮのフラッシュメモリが共有し、ビジー信号を出力するラインはチップ０〜チップＮのフラッシュメモリの共通ラインになっている。又、チップ０〜チップＮのフラッシュメモリは、チップイネーブル端子に供給される信号が低レベルのときに活性化する。又、チップ０〜チップＮのフラッシュメモリは、ビジー状態になっている期間中、ビジー状態を示す低レベルの信号を出力する。

図５に示した書込み処理では、チップ０〜チップＮのフラッシュメモリ内のレジスタに、書込みデータが順次転送され、その後、レジスタからメモリセルアレイへの複写が、チップ０〜チップＮのフラッシュメモリ内で同時に行なわれる。

チップ０〜チップＮのフラッシュメモリ内のレジスタに、書込みデータを転送する動作では、チップ０〜チップＮのフラッシュメモリのチップイネーブル端子に供給される信号が順次低レベルとなり（Ｓ１２、Ｓ１３、Ｓ１４）、この低レベルの期間中に、データバスに対して、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドＣ、書込み先のアドレスＡ、及び書込みデータＤ０〜Ｄｎが順次供給される（Ｓ１１）。ここで、チップ０のフラッシュメモリのチップイネーブル端子に供給される信号が低レベルの期間中に（Ｓ１２）、データバスに供給される信号（コマンドＣ、アドレスＡ、データＤ０〜Ｄｎ）はチップ０のフラッシュメモリに対して有効になり、チップ１のフラッシュメモリのチップイネーブル端子に供給される信号が低レベルの期間中に（Ｓ１３）、データバスに供給される信号（コマンドＣ、アドレスＡ、データＤ０〜Ｄｎ）はチップ１のフラッシュメモリに対して有効になり、以下同様にして、チップＮのフラッシュメモリのチップイネーブル端子に供給される信号が低レベルの期間中に（Ｓ１４）、データバスに供給される信号（コマンドＣ、アドレスＡ、データＤ０〜Ｄｎ）はチップＮのフラッシュメモリに対して有効になる。

前記転送動作で、チップ０〜チップＮのフラッシュメモリ内のレジスタに転送された書込みデータを、メモリセルアレイを構成するメモリセルに複写する動作では、チップ０〜チップＮのフラッシュメモリのチップイネーブル端子に供給される信号が全て低レベルとなり（Ｓ１２、Ｓ１３、Ｓ１４）、この低レベルの期間中に、データバスに対して、レジスタに保持されているデータを、メモリセルアレイを構成するメモリセルに複写するコマンドＣ’が供給される（Ｓ１１）。ここで、コマンドＣ’は、チップ０〜チップＮの全てフラッシュメモリに対して有効になるので、チップ０〜チップＮの各フラッシュメモリ内で、アドレスＡで指定されたメモリセルに、レジスタに保持されているデータを複写する動作が開始される。この複写動作が開始されると、チップ０〜チップＮのフラッシュメモ
リが全てビジー状態となり、ビジー状態を示す低レベルの信号を出力するため、ビジー信号を出力する共通ラインもビジー状態を示す低レベルになる（Ｓ１５）。ビジー信号を出力する共通ラインは、チップ０〜チップＮのフラッシュメモリのビジー状態が全て解除されるまで低レベルで保持されが、チップ０〜チップＮのフラッシュメモリにおける複写動作は、同時進行するので、ビジー信号を出力する共通ラインが低レベルの期間は、チップ０〜チップＮの各フラッシュメモリが、単独で複写動作しているときに発生するビジー状態の期間とほとんど変らない。

本発明に係る書込み処理では、ビジー信号を出力する共通ラインが低レベルの期間が、複写動作を同時に行なうフラッシュメモリの数（チップ数）に応じて削減される。例えば、１回の書込み処理（複写動作）で発生するビジー状態の期間をＴとして、従来の書込み処理でＭページ分の書込み処理を行なった場合、ビジー信号を出力する共通ラインが低レベルになる期間は総計でＴ×Ｍになる。一方、本発明に係る書込み処理（Ｎ＋１個のチップのフラッシュメモリが同時に複写動作をする書込み処理）で、同じページ数の書込み処理を行なった場合、ビジー信号を出力する共通ラインが低レベルになる期間は総計でＴ×Ｍ／（Ｎ＋１）になる。又、レジスタに保持されているデータを、メモリセルアレイを構成するメモリセルに複写するコマンドＣ’を出力する回数もＭ回からＭ／（Ｎ＋１）回に削減されるので、コマンドＣ’の出力にかかる時間も短縮される。

又、図５に示した書込み処理では、チップ０〜チップＮの各フラッシュメモリ毎に、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドＣを供給したが、図６に示した書込み処理のように、コマンドＣについてもチップ０〜チップＮの各ラッシュメモリに同時に供給するようにしてもよい。この処理では、チップ０〜チップＮのフラッシュメモリのチップイネーブル端子に供給される信号を全て低レベルとした状態で（Ｓ１２、Ｓ１３、Ｓ１４）、書込みデータをフラッシュメモリ内のレジスタに転送するコマンドＣが供給される（Ｓ１１’）。コマンドＣは、チップ０〜チップＮの全てフラッシュメモリに対して有効になるので、その後、各フラッシュメモリに対しては、書込み先のアドレスＡ、及び書込みデータＤ０〜Ｄｎが順次供給される（Ｓ１１’）。従って、この処理では、コマンドＣの出力にかかる時間が短縮される。

尚、本発明に係る書込み処理では、同時に複写動作をするフラッシュメモリのチップ数は特に限定されないが、少なくとも２チップのフラッシュメモリが複写動作を同時に行なえば、ビジー信号を出力する共通ラインが低レベルになる期間が５０％削減される。

図１は、本発明に係るフラッシュメモリシステムを概略的に示すブロック図である。 図２は、フラッシュメモリを構成するメモリセルの構造を概略的に示す断面図である。 図３は、書込状態であるメモリセルを概略的に示す断面図である。 図４は、フラッシュメモリのアドレス空間の構造を概略的に示す図である。 図５は、フラッシュメモリに入力される信号とフラッシュメモリから出力される信号を示す波形図である（本発明に係る書込み処理）。 図６は、フラッシュメモリに入力される信号とフラッシュメモリから出力される信号を示す波形図である（本発明に係る書込み処理）。 図７は、フラッシュメモリに入力される信号とフラッシュメモリから出力される信号を示す波形図である（従来の書込み処理）。

符号の説明

１ フラッシュメモリシステム
２ フラッシュメモリ
３ コントローラ
４ ホストコンピュータ
５ ホストインターフェース制御ブロック
６ マイクロプロセッサ
７ ホストインターフェースブロック
８ ワークエリア
９ バッファ
１０ フラッシュメモリインターフェースブロック
１１ ＥＣＣブロック
１２ フラッシュメモリシーケンサブロック
１３ 外部バス
１４ 内部バス
１６ メモリセル
１７ Ｐ型半導体基板
１８ ソース拡散領域
１９ ドレイン拡散領域
２０ トンネル酸化膜
２１ フローティングゲート電極
２２ 絶縁膜
２３ コントロールゲート電極
２４ チャネル
２５ ユーザ領域
２６ 冗長領域

Claims (5)

1. ホストシステムからの要求に基づいて、共通のバスに接続された複数チップのフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
   前記バスを介して、前記複数チップのフラッシュメモリ内のデータ保持部に書込みデータを転送するデータ転送機能と、
   前記データ保持部に保持されている書込みデータを、前記フラッシュメモリ内のメモリセルに複写する複写処理を開始する指示を、前記バスを介して、前記複数チップのフラッシュメモリに与える指示機能と、
   前記複数チップのフラッシュメモリの活性化状態を個別に制御する制御機能とを備え、
   前記転送機能が動作している期間は、前記制御機能が前記複数チップのフラッシュメモリを１つずつ順次活性化させていくことにより、前記ホストシステムから与えられる書込みデータが前記複数チップのフラッシュメモリに順次振り分けられ、
   前記指示機能が動作している期間は、前記制御機能が前記複数チップのフラッシュメモリの全てを活性化させることにより、前記複数チップのフラッシュメモリが共通の指示に基づいて前記複写処理を開始することを特徴とするメモリコントローラ。
2. 前記複数チップのフラッシュメモリからそれぞれ出力される信号であって、前記複写処理を実行していることを示すビジー信号を、共通の信号線を介して検出する検出機能を更に備え、
   前記検出機能がビジー信号を検出している期間は、前記転送機能及び前記指示機能が動作しないように構成されていることを特徴とする請求項１に記載のメモリコントローラ。
3. 請求項１又は２に記載のメモリコントローラと複数チップのフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
4. ホストシステムからの要求に基づいて、共通のバスに接続された複数チップのフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
   前記バスを介して、前記複数チップのフラッシュメモリ内のデータ保持部に書込みデータを転送する転送処理と、
   前記データ保持部に保持されている書込みデータを、前記フラッシュメモリ内のメモリセルに複写する複写処理を開始する指示を、前記バスを介して、前記複数チップのフラッシュメモリに与える指示処理と、
   前記複数チップのフラッシュメモリの活性化状態を個別に制御する制御処理とを含み、
   前記転送処理の実行中は、前記制御処理により前記複数チップのフラッシュメモリを１つずつ順次活性化させていくことにより、前記ホストシステムから与えられる書込みデータが前記複数チップのフラッシュメモリに順次振り分けられ、
   前記指示処理の実行中は、前記制御処理により前記複数チップのフラッシュメモリを全て活性化させることにより、前記複数チップのフラッシュメモリが共通の指示に基づいて前記複写処理を開始することを特徴とするフラッシュメモリの制御方法。
5. 複数チップのフラッシュメモリからそれぞれ出力される信号であって、前記複写処理を実行していることを示すビジー信号を、共通の信号線を介して検出する検出処理を更に含み、
   前記検出処理によりビジー信号が検出されている期間は、前記転送処理及び前記指示処理が実行されないことを特徴とする請求項４に記載のフラッシュメモリの制御方法。