JPS63257999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置に関し、特に半導体記憶装置
に含まれるメモリセルが正常に機能しているか否かを検
査する機能テスト時において複数個のメモリセルの機能
テストを同時に行なうことができる半導体記憶装置に関
する。

［従来の技術］ 近年半導体記憶装置の大容量化に伴ない、メモリセルが
正常に動作しているか否かを試験する機能テストに要す
る時間が非常に長くなるという問題が生じてきた。そこ
でこれを解決するために、従来はメモリセルの記憶内容
を１ビツトずつ順次読出して機能試験を行なっていたの
に対し、複数ビットのメモリセルから同時に読出された
情報論理値がすべて同一のときにある論理値を装置外部
へ出力することによって複数のメモリセルの機能テスト
を同時に行ない（以下、この複数個のメモリセルの機能
テストを同時に行なう動作モードをテストモードと称す
る）、機能テストに要する時間を大幅に短縮することが
できる半導体記憶装置が新たに考案されている。

第４図は従来のテストモード可能な半導体記憶装置の主
に出力（読出）回路の電気的構成を示すブロック図であ
り、たとえば特開昭６１−０５９７００号公報に示され
ている。まず第４図に示される半導体記憶装置の構成に
ついて説明する。第４図において従来の半導体記憶装置
は、たとえば行および列からなる２次元に配列されて各
々が論理値情報を記憶する複数個のメモリセルからなる
メモセルアレイ１と、メモリセルアレイ１から図示しな
い選択手段により選択されたメモリセルが有する記憶内
容をそれぞれ受けて選択されたメモリセルが有する記憶
内容Ｒ１，Ｒ２，Ｒ３およびＲ４とそれぞれの反転信号
Ｒ１，Ｒ２，Ｒ３およびＲ４を発生する前置増幅器２．
　３．　４および５と、外部アドレス信号のうちたとえ
ば最上位アドレスをサブデコードして得られる信号に応
答してオン・オフし、前置増幅器２〜５からの信号を選
択的に通過させるトランスファゲートトランジスタ６〜
１３と、前置増幅器２〜５からの信号情報Ｒ１〜Ｒ４を
受けて論理積をとって出力するＡＮＤゲート２１と、前
置増幅器２〜５からの反転信号Ｒ１〜Ｒ４を受けて論理
積を取って出力するＡＮＤゲート２０と、制御信号入力
端子２３を介して与えられるテストモード指定信号ＴＭ
に応答して前記増幅器２〜５出力信号（以下、内部出力
信号と称す）Ｒ１−Ｒ４のうちの１つの信号Ｒおよび内
部信号Ｒ１〜Ｒ４のうちの１つのＲと、ＡＮＤゲート２
０出力Ｒ′およびＡＮＤゲート２１出力Ｒ′のいずれか
を選択的に通過させる通常モード／テストモード切換ス
イッチ２２と、切換スイッチ２２を介して与えられる信
号を受けて増幅して出力する主増幅器１８と、主増幅器
１８からの信号を受けてオン・オフする出力トランジス
タ２５．２６と、出力トランジスタ２５．２６の接続点
を介して与えられる信号を外部へ与えるための外部出力
端子１９とから構成される。

メモリセルアレイは図示しないが４つのブロックに分割
されており、外部アドレス信号に基づいて各ブロックか
ら１個のメモリセル、すなわち同時に４個のメモリセル
が選択され、それぞれの記憶内容が対応する前置増幅器
２〜５へ与えられる。

選択されたメモリセルから読出された信号Ｒ１〜Ｒ４は
、前置増幅器２ないし５で増幅および反転増幅され、そ
れゆえに前置増幅器２〜５からはそな関係にある信号の
組が出力される。前置増幅器２ないし５から出力された
内部出力信号Ｒ１〜Ｒ４はそれぞれトランジスタ６．８
．１０および１２の導通経路を介して１つのラインに結
合され、信号Ｒとして主増幅器１８の一方入力端子へ与
えられる。また内部出力信号Ｒ１〜Ｒ４はそれぞれトラ
ンジスタ７．９．１１および１３の導通経路を介して１
つのラインに結合され、信号Ｒとして主増幅器１８の他
方入力端子に与えられる。テストモード以外の通常モー
ド時においては、これらの切換スイッチ２２へ与えられ
た信号Ｒ，Ｒは主増幅器１８で増幅された後、出力トラ
ンジスタ２６．２６を介して外部出力信号として外部出
力端子１９へ与えられる。出力トランジスタ２５の一方
導通端子は電源端子２４を介して電源電位ＶＣＣに接続
され、出力トランジスタ２６の他方導通端子は接地電位
に接続される。したがって、たとえば信号Ｒが高レベル
で信号Ｒが低レベルのときに、トランジスタ２５がオン
状態となり、トランジスタ２６がオフ状態となり出力端
子１９は高レベルとなる。一方テストモード時において
は、前置増幅器２ないし５の各々から出力される内部出
力信号Ｒ１〜Ｒ４を入力とするＡＮＤゲート２１の出力
信号Ｒ′が主増幅器１８の一方の入力端子へ与えられ、
内部出力信号Ｒ１〜Ｒ４を入力とするＡＮＤゲート２０
の出力信号Ｒ′が主増幅器１８の他方の入力端子へ与え
られる。テストモードと通常モードとの切換は制御信号
入力端子２３を介して与えられる制御信号ＴＭによって
切換スイッチ２２により行なわれる。次に機能テストの
動作について説明する。

まずメモリセルの機能テスト時においては、メモリ試験
装置（図示せず）によってメモリセルアレイ１を構成す
るすべてのメモリセルにたとえば論理値“０”　（低レ
ベル）の情報が書込まれる。

各メモリセルが正常に機能していれば、各メモリセルか
らは書込まれた情報００“がそのまま読出されるであろ
うし、もしも各メモリセルから“０１の出力が得られな
ければ、そのメモリは正常に機能しておらず、不良であ
ると判定される。今冬メモリセルが正常に機能している
とすると、各前置増幅器２ないし５によって読出された
内部出力信号Ｒ１〜Ｒ４は予め書込まれた論理値と同一
の“Ｏ”となり、その相補信号Ｒ１〜Ｒ４は“１゜とな
る。このとき、各前置増幅器２ないし５に同時に読出さ
れる４個のメモリセルのアドレスは、外部アドレスのう
ちたとえば最上位アドレスを除く残りのアドレス信号を
デコードすることにより指定される。

選択されたメモリセルを１ビツトずつ外部出力端子１９
へ読出す通常モードで機能テストを行なう場合には、制
御信号ＴＭによって切換スイッチ２２は信号ＲおよびＲ
と主増幅器１８を接続するようにその端子が切換えられ
ている。このとき、前置増幅器２ないし５の出力する内
部出力信号のうちのどれを外部出力端子１９へ読出すか
は、サブデコード信号入力端子１４ないし１７に与えら
れるサブデコード信号（たとえば最上位アドレスをデコ
ードした信号）のいずれを高レベルにするかによって決
定される。たとえば、入力端子１４に高レベルのサブデ
コード信号が与えられると、トランジスタ６および７の
みが導通状態となり、前置増幅器２の内部出力信号Ｒ１
およびＲ１が信号ＲおよびＲとして主増幅器１８へ与え
られ、そこで増幅された後トランジスタ２５および２６
のゲートへ与えられる。したがってこのとき信号Ｒは“
０２であり、かつ信号Ｒが“１″であるので、トランジ
スタ２５がオフ状態、トランジスタ２６がオン状態とな
り、外部出力端子１９からは論理値“０＃　（低レベル
）の信号が読出される。残りの内部出力信号を読出すた
めには、残りのサブデコード信号を順次高レベルにすれ
ばよい。このような４個のメモリセル情報を同時に読出
し、この４個のメモリセルの記憶内容を順次１ビツトず
つ読出す動作はニブルモード動作として通常の大容量半
導体記憶装置（たとえばＩＭ　　ＤＲＡＭ）に備えられ
ている。このようにして、メモリセルに書込まれた機能
テストのための論理値は外部出力端子１９へ１ビツトず
つ読出され、各メモリセルの良否が個々に判定される。

一方、複数ビットのメモリセルを同時にテストするテス
トモードの場合、制御信号ＴＭによって切換スイッチ２
２は信号Ｒ′およびＲ′と主増幅器１８を接続するよう
にその接点が切換えられている。この場゛合、ＡＮＤゲ
ート２１は、４つの内部出力信号Ｒ１，Ｒ２，Ｒ３およ
びＲ４の論理積信号Ｒ′を出力し、ＡＮＤゲート２０は
４つの内部出力信号Ｒ１，Ｒ２，Ｒ３およびＲ４の論理
積信号Ｒ′を出力する。すなわち、信号Ｒ１〜Ｒ４がす
べて“１”のときのみ、ＡＮＤゲート２１の出力信号Ｒ
′は“１″となり、それ以外の場合は信号Ｒ′は“Ｏ”
となる。また同様に信号Ｒ１〜Ｒ４がすべて“１”のと
きにのみ、ＡＮＤゲート２０の出力信号Ｒ′は“１”と
なり、それ以外の場合にはＲ′は“０°となる。すなわ
ち信号Ｒ１〜Ｒ４がすべて“１”のときには、その相補
的な関係にある内部出力信号Ｒ１〜Ｒ４はすべて“Ｏ“
となるので、この場合信号Ｒ’−１°　Ｒ’　ｍ゛Ｏ”
となる。一方向部出力信号Ｒ１〜Ｒ４がすべて“Ｏ“の
ときには、その相補的関係による内部出力信号Ｒ１〜Ｒ
４はすべて“１“となるので、この場合Ｒ′−“Ｏ’、
Ｒ”−“１”となる。その他の場合、すなわち内部出力
信号Ｒ１〜Ｒ４に“０”と１′とが含まれる場合には、
相補的な関係にある内部出力信号Ｒ１〜Ｒ４にも“０°
と“１°とが含まれ、信号Ｒ′およびＲ′は共に“０”
となる。次に、上述のようにＲ′−“１°、Ｒ′−“０
＃のときには、主増幅器１８を介してトランジスタ２５
がオン状態、トランジスタ２６がオフ状態となり、外部
出力端子１９には“１″が出力される。すなわち、内部
出力信号Ｒ１〜Ｒ４がすべて“１＃のときには、同じ論
理値“１＃が外部出力端子１９から出力される。また、
逆にＲ′−“０”　Ｒ／　−“１″のときには、トラン
ジスタ２５がオフ状態、トランジスタ２６がオン状態と
なり、外部出力端子１９には“θ″が出力される。すな
わち、内部出力信号Ｒ１〜Ｒ４がすべて“０”のときに
は、同じ値“Ｏ”が外部出力端子１９から出力される。

さらに、Ｒ′−“０″、Ｒ′−“Ｏ”のときには、トラ
ンジスタ２５およびトランジスタ２６は双方共にオフ状
態となり、外部出力端子１９は高インピーダンス状態と
なる。

したがって、内部出力信号Ｒ１〜Ｒ４に“Ｏ”と“１”
の双方が含まれる場合、すなわち内部出力信号Ｒ１〜Ｒ
４に対応する４ビツトのメモリセルのうちに正常に機能
していないメモリセルが存在する場合には、外部出力端
子１９には出力が現われないことになる。以上のように
、ＡＮＤゲートを用いて４ビツトのメモリセルの記憶内
容を１つのＡＮＤ出力信号（４ビット縮退信号）にまと
めることによって、外部出力端子１９から出力された論
理値が４ビツトのメモリセルのすべてに記憶されている
ものと判断することができ、その論理値出力が機能テス
トのためにメモリセルに予め書込まれた論理値情報と等
しければ、４ビツトのメモリセルはすべて正しく機能し
ているものと考えることができる。また、論理値情報が
出力されないとき、すなわち外部出力端子１９が高イン
ピーダンス状態となったときには、４ビツトのメモリセ
ルの中に“Ｏｏを記憶しているメモリセルと“１２を記
憶しているメモリセルとが含まれており、少なくとも１
つのメモリセルが不良であることがわかる。このように
、テストモード時においては、４ビツトのメモリセルを
同時に機能テストすることができるため、通常モードで
機能テストする場合と比べてメモリセルの機能テストに
要する時間を１／４に短縮することが可能となる。

［発明が解決しようとする問題点コ 従来のテストモードを有する半導体記憶装置は上述のよ
うに構成されているので、単体ごとの機能試験をメモリ
試験装置によって行なう場合には有効である。しかしな
がら、半導体記憶装置をメモリボード上に実装した状態
においては、一般的に半導体記憶装置の出力端子が抵抗
を介して電源電位にプルアップされているため、テスト
モードで不良が検出されて出力端子が高インピーダンス
状態となっても、その出力端子レベルは高レベルにプル
アップされてしまい、メモリセルの異常を検出すること
ができず、半導体記憶装置の機能テストにおいて正しい
判定を行なうことができない、すなわちボードレベルで
はテストモードを使うことができないという問題点があ
った。

それゆえ、この発明の目的は上述のような問題点を除去
し、単体での機能試験およびメモリボードで実装された
状態での機能試験のどちらにおいてもテストモード動作
が可能な半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、テストモード時にお
いて、複数ビットのメモリセルから読出された論理値情
報に対して少なくとも２種類の論理演算を行ない、必要
に応じて上記少なくとも２種類の論理演算の結果のうち
の１つを選択するようにしたものである。

少なくとも２種類の論理演算は、複数ビットのメモリセ
ル情報の論理積をとる第１の論理積手段と複数ビットの
メモリセル情報の各々と相補的な関係にある複数個の情
報の論理積をとる第２の論理積手段とからなる論理積演
算と、第１および第２の論理積手段出力の論理和をとる
論理和手段と、論理和手段出力の論理反転を出力する反
転手段とからなる論理積／論理和演算とを含む。

演算結果の切換はテストモード時に不要となる外部アド
レス入力ピン端子に対する電源電圧以上の電圧の印加の
有無により行なわれる。

［作用］ 単体の機能テストにおいては、論理積演算が選択され、
３値判所によりメモリセルが正しく機能しているときに
は複数ビットのメモリセルの情報の論理積出力、すなわ
ち選択されたメモリセルの有する情報の期待値を出力し
、メモリセルが不良であれば、高インピーダンス状態と
なり、一方メモリモード実装後の機能試験においては、
論理積／論理和演算が選択され、メモリセルが正常のと
きには論理積手段出力が“１”を含むため、この論理ｆ
ａ／論理和演算結果は“１”となり、メモリセルに不良
のメモリセルが含まれる場合には、論理積／論理和演算
は論理積手段出力が共に“θ″となるので　“０”とな
り、これによりメモリボード実装後においてもテストモ
ードで半導体記憶装置の機能試験を行なうことが可能と
なる。

［発明の実施例コ 第１図はこの発明の一実施例である半導体記憶装置の出
力（読出）回路の電気的構成を概略的に示すブロック図
である。第１図に示す実施例の構成において第４図に示
される従来の半導体記憶装置の構成と同一または相当部
分には同一の参照番号が付されている。

第１図に示す半導体記憶装置においては、第４図に示さ
れる従来の半導体記憶装置に加えて新たにＡＮＤゲート
２０および２１から与えられる論理積信号Ｒ′およびＲ
′をその人力とするＯＲゲート２７と、ＯＲゲート２７
の出力信号Ｒ′をその入力として論理反転して出力する
インバータ２８とが設けられ、さらに、ＡＮＤゲート２
０および２１の出力信号Ｒ’　、Ｒ’　とＯＲゲート２
７出力Ｒ′およびインバータ２８出力Ｒ′出力のいずれ
かを選択するための切換スイッチ２９が設けられる。切
換スイッチ２９は第２の制御端子３０より与えられる制
御信号ＭＣにより制御される。制御信号ＭＣはテストモ
ード時において不要となる外部アドレス入力ピン端子（
図示せず）を介して与えられる。切換スイッチ２９は、
制御信号ＭＣが動作電源電圧ＶＣＣ以上のレベルになっ
たときにＡＮＤゲート２０および２１出力を選択して切
換スイッチ２２へ与え、それ以外のときにはＯＲゲート
２７出力Ｒ′およびインバータ２８出力Ｒ′を切換スイ
ッチ２２へ与えるようにされている。

他の構成は第４図に示される従来の半導体記憶装置の構
成と同一である。次に動作について説明する。

まず、通常モードにおいては、制御信号ＴＭにより、切
換スイッチ２２は前置増幅器２ないし５からの内部出力
信号Ｒ１〜Ｒ４、Ｒ１−Ｒ４から得られる信号Ｒ，Ｒ’
を主増幅器１８へ与えるようにその端子が接続される。

この状態においては、外部アドレスにより選択された４
ビツトのメモリセル情報が前置増幅器２〜５へそれぞれ
与えられる。次に外部アドレスのうちたとえば最上位ア
ドレスをサブデコードして得られるサブデコード信号が
端子１４〜１７へ与えられ、これにより“Ｈゝ倍信号与
えられた端子に接続されるトランジスタがオン状態とな
って内部出力信号Ｒ１〜Ｒ４、Ｒ１−Ｒ４のうちの１組
の信号が主増幅器１８へ与えられる。この結果、外部出
力端子１９へ１ビット単位でメモリセルの存する情報が
与えられる。

次に単体のテストモードについて説明する。この場合に
は、まず制御信号ＴＭにより切換スイッチ２２は切換ス
イッチ２９出力を受けるようにその端子が接続される。

次に、制御信号ＭＣが、テストモード時に不要となる外
部アドレス入力ビン端子（図示せず）を介して入力端子
３０へ与えられて、切換スイッチ２９がＡＮＤゲート２
０，２１出力を選択するようにその端子が接続される。

これにより従来と同様にして、前置増幅器２〜５を介し
て読出された４ビツトのメモリセル情報に対応する内部
出力信号Ｒ１〜Ｒ４、Ｒ１−Ｒ４がそれぞれＡＮＤゲー
ト２０．２１へ与えられ、ＡＮＤゲート２０．２１出力
Ｒ’　、Ｒ’が主増幅器１８へ与えられる。この結果、
単体の機能テストモードの場合には外部出力端子１９へ
高、低、高インピーダンス状態の信号のいずれかがＡＮ
Ｄゲ−）２０．２１出力Ｒ’　、Ｒ’　に応じて与えら
れる。

次に、半導体記憶装置がメモリボード上に実装された後
のテストモード時の動作について説明する。このとき、
制御信号ＭＣにより切換スイッチ２９はＯＲゲート２７
およびインバータ２８出力Ｒ’、Ｒ’を選択するように
その端子が接続される。この場合においても、ＡＮＤゲ
ート２０，２１出力Ｒ’　、Ｒ’が得られるまでは従来
および単体のテストモードと同様である。すなわち、選
択された４ビツトのメモリセルがすべて“１”を記憶し
ている場合には　Ｒ／−“１”　Ｒｔ−“０゜であり、
−力選択された４ビツトのメモリセルがすべて“０”を
記憶している場合には、Ｒ’１ｌｌ１１“０”　Ｒ／−
“１”、また少なくとも１ビツトのメモリセルが機能テ
ストのために書込まれた情報と異なった値を記憶してい
る場合、すなわち不良であった場合には、Ｒ′ｌ“Ｏ”
　Ｒ／　■“０“となる。したがって、ＯＲゲート２７
の出力Ｒ′は、４ビツトのメモリセルがすべて“１”あ
るいはすべで“θ″を正しく記憶している場合には、Ａ
ＮＤゲート２０．２１出力のＲ’　、Ｒ’のいずれかが
“１”となるので、′１”となり、少なくとも１個のメ
モリセルに不良があった場合には“Ｏ”となる。一方、
信号ＯＲゲート２７出力Ｒ′をその人力とするインバー
タ２８の出力信号Ｒ′はそれぞれ“０”および“１”と
なる。したがって、選択されたメモリセルが正しく動作
している場合には、主増幅器１８を介してトランジスタ
２５がオン状態となり、かつトランジスタ２６がオフ状
態となり外部出力端子１９には論理値“１″が与えられ
る。また少なくとも１ビツトのメモリセルが不良であっ
た場合には、主増幅器１８を介してトランジスタ２６が
オン状態となりかつトランジスタ２５がオフ状態となっ
て外部出力端子１９には論理値“Ｏｏが与えられる。こ
れにより、半導体記憶装置の機能テストをメモリボード
に実装した後では高状態および低状態の２つのレベルで
判定することができ、高インピーダンス状態を避けるこ
とができる。

次に切換スイッチ２９に対する制御信号ＭＣを発生する
回路の具体的構成の一例について第２図を参照して説明
する。

第２図において制御信号ＭＣ発生回路は、単体のテスト
モードとボード実装後のテストモードとの切換指示信号
を受ける入力端子３１と、テストモードを指示する制御
信号ＴＭの反転信号ＴＭに応答してオン・オフして入力
端子３１をアドレスバッファ（図示せず）に電気的に接
続するトランジスタ３２と、入力端子３１に接続される
抵抗トランジスタ３３と、抵抗トランジスタ３３に直列
に接続され、制御信号ＴＭに応答してオン・オフするト
ランジスタ３４と、トランジスタ３４と接地電位との間
に接続されそのゲートに電源電位ＶＣＣを受けるトラン
ジスタ３５と、トランジスタ３４．３５０接続点の出力
を受けて反転して信号ＭＣを出力するインバータ３６と
、インバータ３６出力信号を受けて反転して信号ＭＣを
出力するインバータ３７とから構成される。抵抗トラン
ジスタ３３は、それぞれが抵抗接続されたに個のトラン
ジスタの直列体で構成される。

入力端子３１は、テストモード時に少なくとも１つの外
部アドレスが不要となるので、この不要となる外部アド
レスＡｎを入力する端子が用いられる。たとえば、１メ
ガビットＤＲＡＭ　（ダイナミックφランダム争アクセ
スψメモリ）においてテストモード時に４ビツトのメモ
リセルを同時にテストする場合最上位の外部アドレスＡ
９が不要となるので、このＡ９アドレス入力端子を制御
信号発生回路の入力端子３１として用いることができる
。次に動作について説明する。

まず、通常モードにおいては信号ＴＭが低レベルにされ
、その反転信号ＴＭが高レベルとなり、トランジスタ３
２がオン状態となり、トランジスタ３４はオフ状態とな
っている。したがって、入力端子３１に印加された外部
アドレスＡｎはトランジスタ３２を介して内部のＡｎア
ドレスバッファへ伝達される。これにより１ビット単位
でメモリセルのａする情報を外部出力端子へ読出すこと
が可能となる。

次にテストモードにおいては、制御信号ＴＭが高レベル
、反転制御信号ＴＭが低レベルとなり、トランジスタ３
２がオフ状態、トランジスタ３４がオン状態となる。こ
こで、入力端子３１に、ｋ個の直列トランジスタにより
規定されるしきい値電圧（１（ＸＶ７）１：Ｖ丁Ｈは１
個のトランジスタのしきい値電圧）以上の電圧が印加さ
れると、抵抗トランジスタ３３を構成するに個のトラン
ジスタがすべてオン状態となる。そしてこのときチャネ
ル長の長い（フンダクタンスが低い）トランジスタ３５
と抵抗トランジスタ３３とのコンダクタンス比を適切に
設定すれば、ノードＮを高レベルにすることが可能であ
る。この場合、すなわち、ノードＮのレベルが高レベル
になったとき、インバータ３６の出力信号ＭＣは低レベ
ルとなり、インバータ３７の出力信号ＭＣは高レベルと
なる。

今、ｋｘＶＴＨを電源電圧ＶＣＣ以上になるように設定
しておけば、入力端子３１に電源電圧Ｖｃｃより高い電
圧が印加されたときのみ制御信号ＭＣが高レベルとなる
ように設定することができる。

それ以下の電圧が入力端子３１に与えられた場合には、
抵抗トランジスタ３３を構成するに個のトランジスタの
うちのどれかがオフ状態となるので、ノードＮはトラン
ジスタ３５を介して低レベルに保たれ、制御信号ＭＣは
低レベルのままである。

このように電源電圧より高い電圧を制御信号発生用の信
号として用いることにより、確実に単体におけるテスト
モードとメモリボード実装後におけるテストモードとを
区別することができる。

第３図は切換スイッチ２２．２９の具体的構成の一例を
示す回路図である。切換スイッチ２２はトランジスタ４
３および４４から構成され、切換スイッチ２９はトラン
ジスタ４１および４２から構成される。ただし図におい
ては、主増幅器の一方人力へ与えられる構成のみが示さ
れており、他方人力へ信号を与える経路にも第２図に示
される構成と同一のものが設けられる。少し具体的に説
明すれば、切換スイッチ２９は、制御信号ＭＣをそのゲ
ートに受けてオン・オフし、ＡＮＤゲート出力Ｒ’　　
（またはＲ’　）を伝達するためのトランジスタ４１と
、制御信号ＭＣに応答してオン・オフし、入力端子３７
へ与えられるＯＲゲート出力Ｒ’　　（またはインバー
タ出力Ｒ’）を伝達するためのトランジスタ４２とから
構成される。切換スイッチ２２は制御信号ＴＭに応答し
てオン・オフし、切換スイッチ２９出力を伝達するため
のトランジスタ４３と、制御信号ＴＭに応答してオン◆
オフし、前置増幅器からの信号Ｒ（またはＲ）を伝達す
るためのトランジスタ４４とから構成される。次に動作
について説明する。

まず、通常モード時においては、制御信号ＴＭが高レベ
ル、制御信号ＴＭが低レベルとなり、トランジスタ４３
がオフ状態、トランジスタ４４がオン状態となり、端子
４０に入力された内部出力信号Ｒ（およびＲ）が主増幅
器へ伝達される。

次にテストモード時においては、制御信号ＴＭが高レベ
ル、制御信号ＴＭが低レベルとなるが、ここで、第２図
に示される回路により制御信号ＭＣが高レベル、制御信
号ＭＣが低レベルになったとすると、トランジスタ４１
がオン状態となり、かつトランジスタ４２がオフ状態と
なるので、端子３８に入力された論理積出力Ｒ’　　（
およびＲ’　）が選択されて主増幅器へ伝達される。す
なわち単体におけるテストモードが選択され、論理積出
力の３値判定が行なわれる。一方、制御信号ＭＣが低レ
ベル、制御信号ＭＣが高レベルとなると、トランジスタ
４１がオフ状態となり、トランジスタ４２がオン状態と
なるので、端子３９に人力された論理積の論理和出力Ｒ
’　　（およびインバータ出力Ｒ’）が主増幅器へ伝達
される。これにより、メモリボードへ半導体記憶装置を
実装した後のテストモードが行なわれる。

なお、上記実施例においては、４ビツトのメモリセルの
記憶内容が同時に読出され、この４ビツトのメモリセル
の記憶内容から１つの外部出力信号が取出される構成の
半導体記憶装置について説明したが、１度に読出される
メモリセルのビット数は何ビットであっても本願発明は
適用することができる。また、半導体記憶装置の形式も
上述のダイナミック方式の半導体記憶装置に限らずその
他のどのような形式の半導体記憶装置であっても上記実
施例と同様の効果を得ることができる。

さらに、メモリセルの複数ビットへ同時に情報を書込む
ための並列書込手段を兼ね備えれば、さらにテスト時間
を短縮することができることは明白である。

また上記実施例においては、電源電圧以上の電圧が入力
端子に与えられたときに３値判定がされ、それ以外の場
合には２値判定がされるようにテストモード時の動作を
構成したが、この制御信号レベルを逆にすることも原理
的には可能である。

［発明の効果コ 以上のようにこの発明によれば、半導体記憶装置のテス
トモード時において、同時に読出された複数ビットのメ
モリセル情報に対して少なくとも、それらの論理積をと
る第１の演算と、論理積の論理和をとる第２の演算とを
用意し、テストモード時に不要となるアドレス入力端子
を用いて必要に応じその２種類の演算を切換えられるよ
うに構成したので、単体における機能試験およびメモリ
ボードに実装された状態での機能試験のどちらにおいて
もテストモードを有する半導体記憶装置を新たに専用の
ピン端子を設けることなく実現することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記録装置の出
力部の電気的構成を概略的に示すブロック図である。第
２図は第１図の半導体記憶装置に示される論理演算切換
信号発生回路の構成の一例を示す図である。第３図は第
１図に示される半導体記憶装置の通常モード／テストモ
ード切換スイッチの具体的構成の一例を示す図である。 第４図は従来の半導体記憶装置の出力部の概略的構成を
示すブロック図である。 図において、１はメモリセルアレイ、２〜５は前置増幅
器、６〜１３はトランジスタ、１４〜１７はサブデコー
ド信号入力端子、１８は主増幅器、２０．２１はＡＮＤ
ゲート、２２は通常モード／テストモード切換スイッチ
、２３は制御信号入力端子、２７はＯＲゲート、２８は
インバータ、２９は論理演算切換スイッチ、３０は論理
切換制御信号ＭＣ入力端子、３１は外部アドレス入力端
子である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）各々が情報を記憶する複数個のメモリセルビット
   からなるメモリセルアレイと、前記メモリセルアレイか
   ら複数ビットのメモリセルの記憶する情報を同時に読出
   して出力する内部信号発生手段とを有し、外部アドレス
   信号に基づいて前記内部信号発生手段から情報を１ビッ
   ト単位で読出すノーマルモードと、前記内部信号発生手
   段からの情報を複数ビット単位で受け、前記受けた複数
   ビットの情報に対応する論理値を出力するテストモード
   との動作モードを備える半導体記憶装置であって、 前記内部信号発生手段から複数ビットのメモリセル情報
   を同時に受けて予め定められた少なくとも２種類の論理
   演算を行なって出力する論理演算手段と、 外部から与えられる論理演算選択信号に応答して、前記
   論理演算手段が行なう少なくとも２種類の論理演算結果
   のうちの１つを選択的に通過させる第一の選択手段と、 前記テストモード時に前記第一の選択手段出力を通過さ
   せ、かつ前記ノーマルモード時に前記内部信号発生手段
   からの１ビット単位のメモリセル情報を通過させる第２
   の選択手段とを備える、半導体記憶装置。
2. （２）前記論理演算手段は第１の演算手段と第２の演算
   手段とを含み、 前記第１の演算手段は、 前記内部信号発生手段からの複数ビットのメモリセル情
   報を同時に受けて論理積をとって出力する第１の論理積
   手段と、 前記内部信号発生手段からの複数ビット情報の各々と互
   いに相補な関係にある複数ビット情報を受けて論理積を
   とって出力する第２の論理積手段とを含み、 前記第２の演算手段は、 前記第１の論理積手段出力と前記第２の論理積手段出力
   とを受けて論理和をとって出力する論理和手段と、 前記論理和手段出力を受けて論理反転して出力する反転
   手段とを含む、特許請求の範囲第１項記載の半導体記憶
   装置。
3. （３）前記内部信号発生手段への複数ビットのメモリセ
   ル情報は外部アドレス信号のうち少なくとも１個の外部
   アドレスを除く外部アドレス信号により選択され、それ
   ゆえ従って前記テストモード時においては、前記外部ア
   ドレス信号を受けるピン端子のうち少なくとも１個が不
   要となり、前記論理演算選択信号は前記不要となった外
   部アドレス入力ピン端子を介して与えられる、特許請求
   の範囲第１項または第２項に記載の半導体記憶装置。
4. （４）前記論理演算選択信号は、前記半導体記憶装置の
   動作電源電圧より高いレベルの第１のレベルと、前記第
   １のレベルより低いレベルの第２のレベルとを含む、特
   許請求の範囲第１項ないし第３項のいずれかに記載の半
   導体記憶装置。
5. （５）前記論理演算選択信号が前記第１のレベルにある
   ときに前記第１の演算手段出力が選択され、かつ前記論
   理演算選択信号が前記第２のレベルとなったときに前記
   第２の演算手段出力が選択される、特許請求の範囲第２
   項または第４項に記載の半導体記憶装置。
6. （６）前記第１の演算手段出力は３値出力を与え、前記
   第２の演算手段は２値出力を与える、特許請求の範囲第
   １項ないし第５項のいずれかに記載の半導体記憶装置。