KR910003600B1 - 내부회로에 있어 동작모드의 스위칭 기능을 갖는 반도체집적회로 - Google Patents

내부회로에 있어 동작모드의 스위칭 기능을 갖는 반도체집적회로 Download PDF

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사또시 모모조노
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

내부회로에 있어 동작모드의 스위칭 기능을 갖는 반도체 집적회로
제 1 도는 비교적 단시간 내에 검사가 수행될 수 있기 위한 메모리셀로 구성된 반도체집적회로로의 일예의 블록도.
제 2a 및 제 2b 도는 제 1 도에 각각 도시된 반도체 집적회로에 사용되는 종래의 행인에어블신호 발생회로 및 종래의 전압검출회로의 상세예.
제 3a 및 제 3b 도는 각각 제 2a 및 제 2b 도에 도시된 회로의 대응으로서 본 발명에 따른 행인에어블신호 발생회로 및 전압검출회로의 일 실시예를 나타내는 상세회로도.
제 4 도는 본 발명에 따른 전압검출회로 및 종래의 전압검출회로에 있어서 입력신호의 전위와 외부로부터 외부입력단자로 흐르는 전류간의 관계에 해당하는 일 예의 특성도.
제 5a 및 제 5b 도는 본 발명에 따른 전압검출회로의 동작을 설명하는 도식적 타이밍도.
본 발명은 내부회로의 동작모드를 스위치(switch)할 수 있는 반도체 집적회로에 관한 것이다.
더 자세히 설명하면, 외부입력단자로부터 공급된 입력신호의 전위값에 따라 정상모드로부터 검사모드, 혹은 이와 역으로 스위치될 수 있는 메모리셀 어레이로 구성된 반도체집적회로에 관한 것이다.
최근, 메모리셀 어레이의 용량은 증가되어서, 대용량(예를 들어, 1메가워드× 1비트)을 갖는 메모리셀 어레이가 검사될 때, 각 메모리셀에 검사데이터를 연속적으로 기입할 때, 및 각 메모리셀로부터 검사데이터를 연속적으로 판독할 때 요구되는 시간은 증가되었다.
예를들면 상기 용량 및 약 260나노세컨드의 사이클 시간을 갖는 다이나믹 RAM의 검사가 마아치(March) 패턴(공지의 검사패턴)을 이용하여 수행되면 상기 검사 수행에 약 3.2초의 검사시간이 필요하다.
또한 필요한 여러 종류의 검사의 증가에 따라 검사시간이 더 증가되면 이러한 검사수행코스트도 역시 증가된다.
따라서 비교적 단시간 내에 큰 용량을 갖는 메모리셀 어레이를 검사하기 위하여 메모리셀 어레이는 여러 메모리블록으로 분할되고, 각 메모리블록은 메모리셀 어레이가 정상모드에서 동작할 때 기능하는 정상동작을 위한 기능블록 및 메모리셀 어레이가 검사모드에서 동작할 때 기능하는 검사를 위한 기능블록을 통하여 데이터 입력단자 및 데이터 출력단자에 접속되어 있다. 정상동작을 위한 기능블록은 보통 메모리블록중 하나를 선택하기 위한 디코더로 구성된다.
따라서 기입모드에서 소정 기입데이터는 정상동작을 위한 기능블록에 구비된 디코더에 의해 선택된 메모리 블록에 배열된 소정 메모리셀이 기입된다.
한편, 판독모드에서, 상기 디코더에 의해 선택된 메모리블록에 배열된 소정 메모리셀에 기입되는 데이터는 판독데이터로서 출력된다.
더욱이, 메모리셀 어레이에 대한 검사가 수행될 때, 정상동작을 위한 기능블록을 통하여 형성된 상기 회로는 검사를 위한 기능블록을 통하여 형식된 회로로 스위치되며, 검사 데이터는 검사를 위한 기능블록을 통하여 각 메모리셀에 배열된 대응 메모리셀의 각각에 동시에 기입된다.
따라서, 검사모드에서 비교적 단시간에 모든 메모리블록에 대한 검사를 동시에 수행하는 것이 가능하다.
상기와 같은 구조를 갖는 반도체 집적회로에서, 외부로부터 메모리셀 어레이의 동작모드를 스위치하기 위한, 예를들면 정상모드로부터 검사모드로 혹은 역으로 메모리셀 어레이를 스위치하기 위한 신호를 공급하기 위하여 단자를 제공하는 것이 필요하다.
그러나, 반도체집적회로의 칩을 수요하는 패키지에 구비될 수 있는 단자의 수는 제한되어 있으므로, 외부로부터 메모리셀 어레이의 동작모드를 스위치하기 위한 신호를 수신하기 위하여 패키지에 배타적인 단자를 제공하기 어려우며 따라서 특히, 메모리셀 어레이의 용량이 증가되었을 때, 칩이 패키지에 수용된 이후에 메모리셀에 어레이에 대한 검사를 수행하기가 곤란하다.
따라서, 정상모드에서 공급된 입력신호의 경우와 비교할 때 상이한 값에 세트된 전위를 갖는 검사모드에서의 입력신호를 패키지에 구비된 기존의 단자를 이용하여(예를 들면, 메모리블록중 하나를 선택하기 위하여 상기 디코더에 접속된 어드레스단자)외부로부터 공급하여, 정상모드로부터 검사모드로, 혹은 이외 역으로 입력신호의 전위를 검출하는 전압검출회로에 의해 출력되는 신호에 따라 메모리셀 어레이의 동작모드를 스위치하는 것이 제안되었다.
그러나, 종래의 전압검출회로에 있어서, 소정전위를 갖는 입력신호가 외부로부터 외부입력단지(예를 들면, 상가 디코더에 접속된 어드레스단자)에 공급된다면, 소정 누설전류는 내부회로의 동작모드가 정상모드에 있을 때만 외부입력단자속으로 흐른다.
이러한 접속에서 그러한 반도체집적회로에서 외부로부터 반도체집적회로의 외부입력단자로 흐르는 입력신호로 인한 누설전류는 정격값으로서 예를 들면, 10μA내에서 제한된다.
그러한 정격값은 보통 예를 들어 다이나믹 RAM으로 구성되는 반도체집적회로용 구동회로의 구동능력에 따라 결정된다. 즉, 그러한 반도체집적회로의 정상모드의 실제상태를 고려해보면, 많은 반도체집적회로(예를 들어, 100반도체집적회로)가 통상 공통 구동회로에 의하여 병렬로 구동된다.
따라서, 100반도체집적회로가 공통 구동회로에 의해 구동되고 구동회로로부터 각 반도체집적회로의 외부 입력단자로 흐르는 각 누설전류치가 상기 정격값(즉, 10μA)을 초과하면, 구동회로는 상기 100반도체집적회로를 구동하기 위하여 총 값이 mA범위에 있는 전류를 출력해야 한다.
따라서 구동회로로부터 반도체집적회로의 외부입력단자로 흐르는 누설전류가 상기 정격값(예를 들어, 10μA)을 초과하면 구동회로의 구동능력이 정상모드의 상기 반도체집적회로의 모두를 구동하기에는 불충분하며, 예를 들어 구동회로에 제공된 트랜지스터가 파괴될 가능성이 존재한다는 점에서 문제점이 발생된다.
본 발명은 이런 문제를 해결하기 위한 것이며, 본 발명의 주목적은 구동회로로부터 정상모드의 반도체 집적회로의 외부입력단자로 흐르는 누설전류를 억제하는 것이다.
상기 목적을 위하여 본 발명에 따르면, 전윈전압 수신용 제1 및, 제2전원선, 입력신호 수신용 외부입력단자, 및 상기 전원전압보다 높은 소정전압보다 더 높은 고전압을 상기 외부입력단자에서 검출하기 위한 고전압 검출회로를 가지며, 상기 고전압 검출회로는 검출전압 발생을 위하여 상기 외부입력단자에 접속된 입력회로 ; 기준전압발생을 위한 기준전압 발생회로 ; 및 상기 검출전압과 상기 기준전압간의 차를 증폭시키고 이에 의하여 상기 고전압의 인가여부를 결정하기 위하여 상기 검출전압 및 상기 기준전압을 수신하도록 접속된 차동전압 증폭기도 구성되며 상기 입력회로는 상기 검출전압을 제공하기 위하여 상기 외부입력단자에 접속된 레벨시프트수단 ; 상기 레벨시프트수단과 상기 제2전원선 사이에 접속된 임피이던스수단 ; 및 상기 고전압이 상기 외부 입력단지에 인가되지 않을 때, 전류가 상기 제1전원선으로부터 상기 누설전류 보상수단 및 상기 임피이더스 수단을 통하여 상기 제2전원선으로 흐르는 것을 허여하기 위하여 상기 제1전원선과 상기 레벨시프트수단 사이에 접속된 누설전류 보상수단으로 구성되는 것을 특징으로 하는 반도체 집적회로가 제공되었다.
더욱이 본 발명에 따르면 내부회로 ; 상기 내부회로의 동작모드를 스위치하기 위해 입력신호를 수신하기 위한 외부 입력단자 ; 상기 외부입력단자와 제1전원선 사이에 직렬로 접속되고 인접한 2소정 트랜지스터에 의해 형성된 제1노드로부터 제1전압을 발생하는 복수의 제1트랜지스터, 제2전원선과 상기 제1트랜지스터에 인접한 2소정 트랜지스터에 의해 형성된 제2노드 사이에 접속된 적어도 제2트랜지스터, 및 상기 제1과제2전원선 사이에 직렬로 접속되고 인접한 2소정 트랜지스터에 의해 형성된 제3노드로부터 제2전압을 발생하는 복수의 제3트랜지스터로 구성되는 차동전압 발생기 ; 및 상기 제1전압과 상기 제2전압사이의 차동전압을 증폭하고 이에 의하여 상기 내부회로의 동작모드가 검사모드인지 정상모드인지를 결정하기 위하여 상기 제1노드 및 상기 제3노드에 접속된 차동전압증폭기로 구성되는 것을 특징으로 하는 반도체 집적회로가 제공되었다.
따라서 본 발명에 따르면, 전류가 외부로부터 반도체집적회로의 외부입력단자로 흐르기 시작하는 입력신호의 전위는 상기 트랜지스터의 드레스호울드 전압뿐만 아니라 제 2전원선의 전위에도 좌우된다. 즉, 입력신호의 전위가 검사모드에 세트에 값에 도달하지만 않으면, 구동회로로부터 반도체집적회로의 외부입력단자로 누설전류가 흐르지 않는다.
결과적으로, 본 발명에 따르면, 구동회로로부터 정상모드의 반도체집적회로의 외부입력단자로 흐르는 누설저류를 억제하여 많은 반도체집적회로를 구동하기 위한 구동회로의 구동능력을 감소시키는 것이 가능하다.
본 발명의 배경성명을 명확히 하기 위하여, 제 1 도의 검사가 비교적 단시간 내에 수행될 수 있도록 하기 위하여, 대용량을 갖는 메모리셀 어레이로 구성된 반도체집적회로의 일 예가 도시되어 있다.
제 1 도에서, 부재번호(1)4메모리블록 (10.11.12,13,)으로 구성되는 (1메가 워드)×(1비트) 의 용량을 갖는 메모리셀 어레이며 각 블록은(256킬로워드)×(1비트)의 용량을 갖는다.
부재번호(2)는 메모리셀 어레이가 정상 동작할 때 기능하는 정상동작용 기능블록이다. 기능블록(2)은 통상 어드레스 버퍼를 포함하는 1/4디코더(21)로 구성된다.
행어드레스신호(A9) 및 열어드레스신호(A9')는 외부로부터 어드레스단자(84)를 통하여 1/4디코더(21)에 공급되며, 1/4디코더는 어드레스신호(A9,A9')에 따라서 4메모리블록(10 내지 13)에 각각 접속된 4 데이터버스(D0내지 D3)중 하나를 선택한다.
따라서, 기입모드에서 소정 기입데이터(DIN)는 데이터 입력단자(81), 입력비퍼(41), 디코더(21) 및 선택된 데이터버스를 통하여 선택된 데이터버스에 접속된 메모리블록의 소정 메모리셀에 기입된다.
또한 판독모드에서 선택된 데이터버스에 접속된 메모리 블록의 소정 메모리셀에 기입된 데이터는 선택된 데이타버스, 디코더(21) 및 출력버퍼(42)를 통하여 판독데이터(DOUT)로서 데이터 출력단자(82)에 공급된다.
이러한 접속에서, 잘 알려진 바와 같이 행어드레스신호(A0내지 A8) 및 열어드레스신호(A0'내지 A8')는 디코더를 통하여 메모리블록의 각각에 공급되어(도시되지 않음) 데이터(DIN)는 기입모드로 기입되고 데이타(DOUT) 판독모드로 출력되는 메모리블록(10 내지 13)의 각각의 배열된 소정 메모리셀에 대응하는 행 및 열 어드레스를 지정한다.
제 1 도의 반도체집적회로는 정상모드로 상기 언급한 것처럼 동작하지만 메모리셀 어레이(1)에 대한 검사가 수행될 때 입력버퍼(41)혹은 출력버퍼(42)와 메모리블록(10 내지 13)의 각각 사이에 형성된 회로는 정상동작용 기능블록(2)을 통해 형성된 상기 회로로부터 하기 설명되는 검사용 기능블록(3)을 통해 형성된 기타 회로로 스위치된다.
이러한 접속에서 부재번호(9)는 칩이며, 상기 메모리셀(1), 정상동작용 기능블록(2), 및 검사용 기능블록(3)은 칩(9)에 배열되어 있다.
검사용 기능블록(3)은 테스트 데이타를 메모리블록(10내지 13)의 각각에 기입하기 위한 4회로(31,32,33,34) 및 각 메모리블록(10 내지 13)으로부터 결과데이터를 논리적으로 판독하기 위한 논리회로(35)로 구성된다.
각 회로(31 내지 34)는 입력버퍼(41)로부터 입력된 검사데이터를 증폭하여 검사데이터를 행어드레스신호(A0내지 A8를 지정하여) 및 열 어드레스(내지) A0내지 A8를 지정하여 각 메모리블록(10 내지 13)에 배열된 대응 메모리셀에 각각에 공급한다.
따라서, 검사모드에서 상기 검사용 기능블록(3)을 사용하여 4메모리블록(10 내지 13)을 동시에 검사하는 것이 가능하다. 테스트모드에서의 전회로의 동작은 지금부터 더 상세히 서술될 것이다.
메모리셀에 대한 검사가 수행될 때, 데이터 입력단자(81) 및 입력버퍼(41)를 통하여 입력된 검사데이터는 회로(31 내지 34)의 각각을 통하여 각 메모리블록(10 내지13)에 동시에 공급되며, 검사데이타는 각 메모리블록(10 내지 13)에 배열된 각 대응메모리셀(이 경우에는 4메모리셀)에 동시에 기입된다.
그 다음에 각 메모리블록(10 내지 13)에 배열된 각 대응메모리셀에 기입된 검사데이터는 논리회로(35)에 공급되며, 각 메모리블록(10 내지 13)에 배열된 각 대응메모리셀로부터 공급된 검사데이터(이 경우에는 4세트의 데이터)의 전압레벨이 모두 일치하는지를 검사한다.
따라서, 논리회로(35)는 논리회로(35)가 상기 4데이터의 전압레벨이 모두 일치한다는 것을, 즉 상기 대응 메모리셀의 모두가 정상인 것을 검출할 때만 소정신호를 출력한다.
이러한 방식으로, 각 메모리블록(10 내지 13)에 배열된 모든 대응메모리셀은 상기 메모리셀이 정상 혹은 결함 있는지를 결정하기 위하여 계속 검사된다.
상기 구성에 따르면, 각 메모리블록에 배열된 대응메모리셀(이 경우에는 4메모리셀)이 검사모드에서 동시에 검사되므로 상기 대응메모리셀 각각이 상이한 시간에 하나씩 검사되는 경우와 비교할 때 검사시간을 더 단축시키는 것이(이 경우에는 1/4로 단축)가능하다.
이러한 접속에서, 그러한 메모리셀 어레이에서는 여러 메모리블록으로 분할되므로 이러한 메모리블록이 정상모드에서 동작할 때 각 메모리블록(10 내지13)에 상이한 기능을 제공하는 것이 가능하다.
논리회로(35)의 출력신호는 출력버퍼(42)에 공급되므로 상기 대응 메모리셀의 각각에 대한 검사는 논리회로(35) 및 출력버퍼(42)를 통하여 데이터 출력단자(82)로부터 출력된 신호(DOUT)에 따라 수행되며, 이때 상기 대응메모리셀의 각각에 기입된 검사데이xk는 메모리블록(10내지13)의 각각에서 검사모드의 논리회로(35)에 공급된다.
그러한 반도체집적회로에서, 내부회로의 동작모드를 스위칭하기 위한 입력신호가 외부로부터 공급되는 단자를 제공하여 정상모드에서 검사모드로 혹은 이와 역으로 메모리셀 어레이를 스위치하는 것이 필요하다
그러나 메모리셀 어레이를 포함하는 반도체집적회로의 칩을 수용하는 패키지에 제공될 수 있는 단자(핀)의 수는 소정수로 제한되어 있으므로, 특히 메모리셀 어레이의 동작모드를 스위칭하기 위한 상기 신호가 기존의 단자에 부가하여 외부로부터 공급될 수 있는 패키지의 배타적인 단자를 제공하는 것은 어렵다.
따라서, 전위가 정상모드에서 공급된 입력신호와는 다른 검사모드에서의 값에 세트된 외부로부터 패키지에 제공된 기존단자(예를 들면, 디코더(21)에 접속된 어드레스단자(84))를 통하여 입력신호를 공급하여, 정상모드로부터 검사모드로 (즉, 기능블록(2)을 통하여 형성된 회로로부터 기능블록(3)을 통하여 형성된 회로로),혹은 역으로 단자(84) 로부터 공급된 입력신호의 전위를 검출하는 전압검출회로(6)의 출력신호(TE)에따라 메모리셀 어레이의 동작모드를 스위치하는 것이 제안되었다.
더욱이, 제 1 도의 반도체집적회로에서, 행어드레스스트로우브신호 (
Figure kpo00002
)는 단자(85)를 통하여 외부로부터 행인에이블신호 발생회로(5)에 공급되며, 행인에이블신호(REB)는 회로(5)에서 출력된다. 행인에이블신호(REB)는 전압검출회로(6) 및 여러기타 내부회로에 공급된다.
회로(5)로부터 출력된 신호(REA)는 하기에 상세히 기술되는 바와 같이 전압검출회로(6)에서도 역시 공급된다. 행어드레스 스트로우브(
Figure kpo00003
)는 외부 어드레스신호에 들어가기 위한 타이밍 제어신호로써 뿐만 아니라, 당 분야에서 잘 알려진 것처럼, 장치의 액티브 주기를 제어 및 정의하기 위한 칩선택신호로서도 사용된다. 따라서 행인에이블신호(REB)는 여러 내부회로를 동작시키는데 사용된다.
신호(REB)는 전위가 저레벨에서 고레벨로 변할 때(즉, 칩(9)이 선택될 때), 전압검출회로(6)는 단자(84)를 통하여 외부로부터 공급된 입력신호의 전위를 검출할 수 있도록 트리거되며, 회로(6)가 입력신호가 정상모드에서의 공급된 입력신호 (예를 들어, 어드레스 신호)와 다른 소정값에 세트되었음을 검출할 때에는, 회로(6)는 메모리셀 어레이(1)의 동작모드를 스위치하기 위한 출력신호(TE)를 발생하며, 메모리셀 어레이(1)는 출력신호(TE)의 전위에 따라서 정상모드로부터 검사모드로, 혹은 이와 역으로 스위치 된다.
행어드레스 스터로우브(
Figure kpo00004
)가 TTL시 레벨(즉, 0.8볼트조다 낮은 소정 저레벨 및 2.4볼트보다 높은 소정 고레벨을 갖느다)로 외부로부터 단자 (85)를 통하여 회로(5)에 공급되고 이에 의하여 회로(5)의 외부로부터 획득된 행인에이블신호(REB)의 전의는 Vcc(예를들면 , 5볼트) 및 Vss(예를들면,0볼트)가 되며, 이때 행어드레스 스트로우브신호 (
Figure kpo00005
)의 전압레벨을 각각 낮고 높다.
그다음에, 상기 언급한 바와 같이 얻어진 행인에이블신호(REB)는 메모리셀 어레이 (1)(예를들면, 어드레스 버퍼)를 동작시키기 위하여 전압검출회로(6)외에도 여러 내부회로에 내부회로에 공급되며, 소정 메모리셀에 데이타를 기입 및 소정 메모리셀로부터 데이터를 판독하기 위한 동작은 행이에이블신호(REB)의 전압레벨이 높게 될 때마다 수행된다.
또한, 예를들어 디코더(21)에 접속된 어드레스단자(84)는 입력신호가 전압검출회로(6)에 공급되는 단자로서 이용된다.
따라서, 어드레스단자(84)는 행 및 열어드레스신호(A9및 A9)를 디코더(21)에 공급하며, 이때 메모리셀 어레이(1)는 정상모드에 있으며, 단자(84)는 어드레스신호(A9및 A9)와는 다른 전위값을 갖는 입력신호가 검사모드에서 공급되는 단자로서도 역시 사용된다.
제 2a 및 2b 도는 각각 제 1 도에도시된 반도체 집적회로에 사용되는 종래의 행이에이블신호 발생회로(5) 및 종래의 전압검출회로(6)를 도시한 것이다. 제 2a 도에서 심볼(Q11,Q15 및 Q17)은 게이트가 공통으로 드레인에게 접속된 사선을 더하여 도시된 공핍형(depletion type) 트랜지스터를 나타내며, 심볼(Q12,Q13,Q14,Q16,Q18)은 인핸스먼트형 트랜지스터이다.
외부로부터 단자(85)를 통하여 인가된 행어드레스 스트로우브신호(
Figure kpo00006
)의 전위가 고레벨에서 저레벨로 변할 때, 트랜지스터(Q12,Q13)는 오프되며 트랜지스터(Q11,Q12)간의 노드 (A)의 전위는 고레벨이 된다. 따라서 제 1 클록 신호는 신호(
Figure kpo00007
)의 전위레벨에 따라서 노드(A)로부터 발생된다. 더욱이, 노드(A)의 전위가 고레벨이 될 때, 트랜지스터(Q14,Q16)는 온되며, 트랜지스터(Q17,Q18)간의 노드(B)의 전위는 고레벨이 된다.
따라서 제2클럭신호는 신호(
Figure kpo00008
)의 전위레벨의 변화에 따라서 제 1클록신호와 비교할 때 조금 늦은 시각에 노드(B)로부터 발생된다.
이러한 접속에서, 노드(A)로부터의 제1클록신호 및 노드(B)로부터의 제 2클록신호는 제 1 도 신호(REA 및 REB)와 같이 각각 전압검출회로 (6)에 공급된다.
상기 설명한 바와같이, 예를들면 제2클록신호는 제 1 도와 같이 행인에에블신호(REB)로서도 사용된다.
따라서, 상기 행인에이블신호 발생회로(5)도 역시 이하 상세히 기술될 전압검출회로(6)에 부비된 차동전압 증폭기용 제어회로에서 사용된다.
다음에 제 2b의 전압검출회로(6)에서, 부재번호(61,62,63)는 차동전압발생기, 차동전압증폭기, 및 출력제어회로를 각각 나타낸 것이다.
차동전압발생기(61)는 예를들어 외부입력단자(예를들면, 제 1 도의 단자(84)와 접지 전위(Vss)를 갖는 전원선 사이에 직렬 접속된 다수의 트랜지스터(Q21내지 Q27) 및 소정 포지티브전위(Vcc)를 갖는 전원선과 접지전위(Vss)를 갖는 상기 전원선 사이에 직렬로 접속된 다수의 트랜지스터(Q31내지Q34)로 구성된다.
상기 다수의 트랜지스터중에서 , 트랜지스터(Q21 내지 Q26 및 Q31 내지 Q33)는 공통 접속된 드레인 및 게이트를 갖는 인핸스먼트형 트랜지스터이며, 트랜지스터(Q27,Q34)는 공통 접속된 드레인 및 게이트를 갖는 공핍형 트랜지스터이다.
차동전압증폭기 (62)는 다수의 트랜지스터 (Q41 내지 Q51)로 구성되며, 상기 사수의 트랜지스터중에서 트랜지스터(Q41 ,Q42)는 공통 접속된 드레인 및 게이트를 갖는 공핍형 트랜지스터이며, 트랜지스터(Q43 내지 Q51)는 인핸스먼트형 트랜지스터이다.
상기 회로(5)의 노드(A)는 트핸지스터(Q12,Q44)의 각 게이트에 접속되어 있으며, 따라서 상기 지연클록신호(REA)는 트랜지스터(Q43,Q44)의 각 게이트에 공급된다.
또한, 트랜지스터(Q24,Q25)간의 노드(C)는 트랜지스터(Q47)의 게이트에 접속되어, 따라서 노드 (C)의 전위(검출전압)는 트랜지스터(Q47)의 게이트에 공급된다.
더욱이 , 트랜지스터(Q31 및 Q32) 사이에 형성된 노드(D)는 트랜지스터(Q48)의 게이트에 접속되며, 따라서 노드(D)의 전위(기준전압)는 트랜지스터(Q48)의 게이트에 공급된다.
트랜지스터(Q41 및 Q49)사이에 형성된 노드(E)는 트랜지스터(Q50 및 Q46)의 각 게이트에 접속되며, 트랜지스터(Q42 및 Q50)사이에 형성된 노드(F)는 트랜지스터(Q49 및 Q45)의 각 게이트에 접속된다. 따라서 , 차동전압증폭기는 플립-플롭회로를 형성한다.
전위(VIN)를 갖는 입력신로가 외부입력단자(예를들면,제 1 도의 단자(84))에 공급될 때, 노드(C)의 전위는 (VIN-4Vth)가 되며, 여기서 Vth는 각 트랜지스터(Q21 내지 Q24)의 드레스호울드 전압이다.
한편, 노드(D)의 전위는(Vcc-Vth)가 되며, 여기서 Vth는 트랜지스터(Q31)의 드레스호울도 전압이다.
따라서, 노드(D)의 전위는 입력신호의 전위(VIN)의 범위에 관계없이 결정된다. 한편, 노드(C)의 전위는 입력신호의 (VIN)의 변화에 의존한다.
따라서, 상기 예에서 내부회로의 동작모드 스의치용 입력신호의 전위(VIN)는 검사모드에서의 (Vcc+3Vth)보다 높은 값에 세트되며, 따라서 노드(C)의 전위는 노드(D)의 전위는 노드(D)의 전위(예를들어 Vcc-Vth)보다 높게된다.
한편, 정상모드에서, 상기 전위(VIN)는 Vcc 보다 통상 낮게 되며, 예를들어 단자(84)에 가해진 어드레스 신호의 전위레벨(예를들어, TTL 레벨)에 의해 결정된다.
따라서, 노드(C)의 전위는 노드(D)의 전위보다 낮은 값으로 강하된다. 이러한 접속에서 트랜지스터(Q25 내지 Q27)는 노드(C)와 접지전위(Vss)를 갖는 전원선 사이의 누설경로로서 접속되며, 이 경로를 통하여 내부회로의 동작모드가 검사모드로부터 정상모드로 스위치될 때, 노드(C)의 전위가 고레벨에서 저레벨로 강하된다.
다음에 노드(C 및 D)의 각 전위가 각각 트랜지스터(Q47,Q48)의 각 게이트에 공급되며, 차동전압증폭기(62) 구비된 플립-플롭회로의 상태는 노드(C 및 D)의 전위간의 관계에 따라 결정된다.
따라서, 내부회로의 동작모드가 검사모드인지 정상모드인지를 플립-플롭의 상태에 따라 결정하는 것도 가능하다
즉, 입력신호의 전위(VIN)가 상기(Vcc+3Vth)보다 높게 될 때, 노드(C)의 전위는 노드(D)의 전위보다 높게 된다. 따라서, 노드(A)로부터 발생된 제1클록신호(REA)의 전위가 고레벨이 될 때 , 소정의 대전류가 트랜지스터(Q41,Q43,Q45,Q47)를 통하여 흐른다. 결과적으로, 노드(E)의 전위는 저레벨로 되기 쉬우며, 노드(F)의 전위는 고레벨이 되기 쉽다. 따라서, 노드(E 및 F)의 상이한 전위로 인한 차동저압은 플립-플롭회로에서 발생된다.
따라서, 제 2지연클록신호(REB)의 전위가 고레벨이 될 때 플립-플롭회로는 트리거되어 액티브 상태로 되며, 트랜지스터(Q49,Q51)는 온되며, 트랜지스터(Q50)는 오프된다.
따라서 플립-플롭회로는 노드(C)의 전위가 검사모드에서의 노드(D)의 전위보다 높기만 하면, 클록신호(REB)의 전위의 변화에는 관계없이 노드(E,F)의 각 전위가 각각 저레벨 및 고레벨에 세트되는 상태로 안정하게 래치된다.
더욱이 출력제어회로(63)는 다수의 트랜지스터(Q61 내지 Q68)로 구성되며, 상기 다수의 트랜지스터(Q61 내지 68)중에서 트랜지스터(Q65,Q67)는 공통 접속된 드레인 및 게이트를 갖는 공핍형 트랜지스터이며, 트랜지스터(Q64 내지Q64,Q66,Q68)는 인핸스먼드형 트랜지스터이다
따라서, 검사모드에서 노드(E 및 F)의 각 전위가 각각 저레벨 및 고레벨이 될 때, 트랜지스터(Q62)는 온되며 트랜지스터(Q63)는 오프된다. 따라서 트랜지스터(Q66)는 온되며 트랜지스터(Q68)는 오프된다. 결과적으로 트랜지스터(Q67 및 Q68)간의 노드로부터 얻어진 출력신호(TE)의 전위는 검사모드에서 고레벨이 된다.
역으로 정상모드에서, 플립-플롭회로는 노드(D)의 전위보다 낮은 노드(C)의 전위로 인하여, 노드(E 및 F)의 각 전위가 각각 고레벨 및 저레벨로 되는 상태로 래치된다. 결과적으로 상기 출력신호(TE)의 전위는 정상모드의 저레벨로 된다. 따라서, 출력신호(TE)의 전위에 따라 정상모드로부터 검사모드로 혹은 이와 역으로 내부회로의 동작모드를 스위치하는 것이 가능하다.
그러나, 제 2b 도 의 종애의 전압검먹출회로에 구비된 차동전압발생기에서 , 외부입력단자에 가해진 입력 신호의 전위(VIN)가 소정값(이 경우에는 6Vth보다 높은 값이며, 여기서 Vth는 트랜지스터(Q21,Q26)각각의 드레스호울드 전압이다)에 도달하면, 입력신호의 전위(VIN)와 포지티브사이드 전원선의 전위(Vcc)간의 관계에 불구하고 소정 누설 전류가 트랜지스터(Q21 내지 Q27)를 통해 흐른다.
즉, 입력신호의 전위(VIN)가 검사모드를 선택하는 정규전압(예를들어 Vcc+3Vth)보다 낮으면, 소정 누설전류가 트랜지스터(Q21 내지 Q27)를 통해 흐른다.
이러한 접속에서, 외부입력단자와 노드(C)간의 트랜지스터(Q21 내지 Q24)뿐만 아니라 노드 (C)와 전위(Vss)를 갖는 네가티브사이드 전원선간의 트랜지스터(Q25 내지 Q27)를 제공하여 노드(D)의 전위보다 낮은 값으로 노드(C)의 전위를 강하하여 이때 내부회로의 동자모드가 상기 언급한 검사모드로부터 정상모드로 스위치되는 것이 필요하다.
결과적으로, 정상모드에서, Vcc보다 낮은 소정전위(예를들어, TTL레벨을 갖는 어드레스 신호의 전위)가 외부 입력단자에 공급된다 할지라도, 정상모드에서 공급된 상기 전위가 6Vth보다 높으면 (이 상기예에서 상기 Vth의값은 트랜지스터(Q21 내지 Q26)의 특성변량에 따라 변한다. )예를들어 10mA이상의 소정 전류가 정상모EM에서의 트랜지스터(Q21 내지 Q27)를 통하여 흐른다.
그러나 그러한 반도체집적회로에서, 외부로부터 반도체집적회로의 외부입력단자로 흐르는 입력신호로 인한 누설전류는 정격치로서 예를들어 10mA 이내로 제한된다.
그러한 정격치는 통상 다이나믹 RAM으로 구성되는 반도체집적회로용 구동회로의 구동능역에 따라 결정된다. 즉, 그러한 반도체집적회로의 정상모드의 실제상태를 고려하면, 많은 반도체집적회로(약 100반도체집적회로)가 공통 구동회로에 의하여 병렬로 흔히 구동된다.
따라서, 100반도체집적회로가 공통 구동회로에 의해 구동되고 구동회로로부터 상기 반도체집적회로의 각 외부입력단자로 흐르는 각 누설전류의 값이 상기 정격치 (즉, 10mA)를 초과하면, 구동회로는 상기 100반도체집적회로를 구동하기 위하여 mA 범위내의 총 값을 갖는 전류를 출력해야 한다.
따라서, 구동회로로부터 반도체집적회로의 외부입력단자로 흐르는 누설전류가 상기 정격치 (예를들어, 10mA)를 초과하면, 구동회로의 구동능력이 정상모드의 상기 반도체집적회로의 모드를 구동하기에는 불충분하며 구동회로의 트랜지스터가 파괴될 가능성이 발생한다는 점에서 문제가 된다.
본 발명은 그런 문제점을 해결하기 위한 것이며, 본 발명의 주 목적은 구동회로로부터 정상모드의 반도체집적회로의 외부입력단자로 흐르는 누설전류를 억제하는 것이다.
제 3a 및 제 3b 도는 각각 본 발명에 따른 행인에이블신호 발생회로(5) 및 전압검출회로(6:고전압검출회로)의 일실시예를 도시한 상세회로도이다. 제 3a 도에 도시된 회로(5)의 구성은 제 2a 도의 회로와 동일하다.
또한 제 3b 도에서, 제 2b 도와 동일부재는 동일부재번호 혹은 부호에 의해 표현된다. 제 3b 도 전압검출회로(6)와 제 2b도의 전압검출회로(6)간의 차이점은 제 3b 도에 도시된 본 발명에 따른 전압검출회로에 구비된 차동전압발생기(6)에서, 소정수의 트랜지스터(예를들어, 제 3b 도에 도시된 직렬로 접속된 트랜지스터(Q28 및 Q29)는 전위(Vcc)를 갖는 전원선과 트랜지스터(Q21 내지 Q27)의 2소정 인접트랜지스터에 의해 형성된 노드(N1)사이의 누설전류 보상수단으로서 부가적으로 접속된다는 것이다.
이러한 접속에서, 제 3b 도에 도시된 회로(6)에서, 두 트랜지스터(Q25 및 Q26)에 의해 형성된 노드는 노드(N1)로서 선택된다.
또한 , 트랜지스터(Q28,Q29)은 공통 접속된 드레인 및 게이트를 갖는 인핸스먼트형 트랜지스터이다. 트랜지스터(Q21 내지 Q25)는 레벨 시프트수단으로서의 기능을 하며, 트랜지스터(Q26 및 Q27)는 임피이던스 수단으로서의 기능을 한다.
따라서, 제3도에 도시된 회로(6)에서, 노드(N1)의 전위는 (Vcc-2Vth)가 되며, 여기서 Vth는 각 트랜지스터(Q28 및 Q29)의 드레스호울드 전압이다.
결과적으로, 전위(VIN)를 갖는 입력신호가 외부입력단자를 통하여 차동전압발생기(61)에 인가될 때 조차도 전위(VIN)가 (Vcc-2Vth+5Vth), 즉(Vcc+3Vth)의 값보다 높게 되지만 않으면 트랜지스터(Q21 내지 Q27)를 통하여 전류가 흐르지 않는다.
즉, 내부회로의 동작모드를 스위치하기 위한 입력 신호의 전위(VIN)가 검사모드에 세트된 값, 즉 이 실시예에서는 (Vcc+3Vth)보다 높은 값어 도달하지 않으면, 전류가 트랜지스터(Q21 내지 Q27)를 통하여 흐르지 않는다.
따라서, 내부회로의 동작모드가 정상모드에 있고 입력신호의 전위가 Vcc(예를들면, TTL레벨 전위를 갖는 어드레스신호의 전위)보다 낮게 되면, 구동회로로부터 외부입력단자로 누설전류가 흐르지 않는다. 이러한 접속에서, 소정 전류가 전원선(Vcc)으로부터 트랜지스터 (Q28, Q29, Q26, 및 Q27)를 통하여 전원선(Vss)으로 항상 흐르므로, 동작모드가 섬사모드로부터 정상모드로 스위치될 때, 노드(C)의 전위를 낮게 하는 것이 가능하다,
내부회로의 동작모드가 검사모드일 때 소정 전류는 트랜지스터(Q21 내지 Q27)를 통하여 외부입력단자로부터 흐르지만, 이것이 상기 언급한 문제를 야기하지 않는데 이는 그러한 반도체집적회로용 검사는 조정(forwarding) 이전에 각 장치를 위해 (평행이 아님) 하나씩 연속 수행되기 때문이다.
제 4 도는 본 발명에 다른 차동전압발생기(제 3b 도에 도시) 및 종래의 차동전압발생기 (제 2b 도에 도시)에서 외부입력단자로 흐르는 전류 (세로좌표에 대응)와 입력신호의 전위(VIN)(가로좌표에 대응)와의 관계에 대응하는 특성예를 도시한 것이다.
제 4 도에서, 선(Ⅰ1)은 제 3b 도의 본 발명의 일실시예에 따른 특성예를 나타낸 것이고, 선(Ⅰ2)은 제 2b 도의 종래 발생기에 따른 특성예를 보여준다.
이러한 접속에서, 전원전위(Vcc)는 5볼트에 세트되고 인핸스먼트령 트랜지스터의 각 드레스호울드 전압(Vth)은 0.5볼트에 세트된다.
제 4 도에 도시된 것처럼, 본 발명의 일실시예에 따라서, 전류는 상기 전위(VIN)가 약 6.5볼트, 즉 검사모드에서의 (VCC+3Vth)보다 높은 값보다 더 높게 되지만 않으면, 외부입력단자속으로 흐르지 않는다.
역으로 종래의 차동전압발생기에서 상기 전(VIN)위가 예를들어 약 2볼트가 될 때 전류는 외부입력단자로 흐르기 시작한다.
제 5a 및 제 5b 도는 본 발명에 따른 전압검출회로의 동작을 설명하는 도식적 타이밍도이다.
상기 설명한 바와 같이, 외부로부터 단자(85)를 통하여 공급된 행어드레스 스트로우브신호(
Figure kpo00009
)의 전위가 고레벨에서 저레벨로 변화할 때 (즉, 행인에이블신호의 전위가 저레벨에서 고레벨로 변할 때), 전압검출회로(6)에 구비된 플립-플롭회로는 트리거 되어 액티브상태로 된다.
이때, 입력신호의 전위(VIN)가 정상모드로에서 세트된 소정 레벨이면 (이 레벨은 제 5a 도에 도시된 바와 같이, 통상 상기 언급한 TTL 레벨과 동일하고 VCC레벨보다는 통상 낮다.)전압검출회로(6)로부터 얻어진 출력신호(TE)의전위는 제5B도와 같이낮다.(즉, VSS레벨)
행어드레스 스트로우브신호(
Figure kpo00010
)의 전위는 저레벨로부터 고레벨로 변하지만 (즉, 행인에이블신호의 전위가 고레벨에서 저레벨에서 변한다), 출력신호(TE)의 전위는 제 5b 도의 정상모드의 주기에 도시된 바와 같은 상기 저레벨에서 래치된다.
다음에, 신호(
Figure kpo00011
)의 전위가 고레벨에서 저레벨로 변할 때 입력신호의 전위(VIN)가 검사모드레서 세트된 소정치(예를들어 제 5a 도의 상기 VCC-3Vth보다 높은 값)이면, 출력신호로(TE)의 전위는 제5B도와 같이 높게 된다(즉, 거의 VCC레벨과 동일)
따라서, 내부회로(예를들면, 메모리셀 어레이(1)의 동작모드는 제 5b 도의 스위칭 모드주기에 도시된 바와같이 정상모드로부터 검사모드로 변한다.
따라서 신호(
Figure kpo00012
)의 전위는 높지만, 출력신호(TE)의 전위는 고레벨에서 유지되며. 신호(
Figure kpo00013
)의 전위가 고레벨에서 저레벨로 변할 때, 내부회로의 동작모드는 제5B도의 검사모드 주기에서 도시된 바와같이 검사모드로 시프트된다.
신호(
Figure kpo00014
)의 전위가 순환적으로 저레벨로부터 고레벨로 변하지만 , 출력신호(TE)의 전위는 입력신호의 전위(VIN)가 검사모드의 상기 값을 유지하는 한 상기 고레벨에서 래치된다.
따라서, 입력신호의 전위가 검사모드에 세트된 값을 유지하는 한 검사데이타는 신호 (RAS)의 전위가 낮게 되고 메모리셀 어레이가 액티브될 때마다 메모리블록(10내지13)에 구비된 대응메모리셀의 각각에 혹은 각각으로부터 동시에 기입 혹은 판독된다.
상기 서술에서, 메모리셀 어레이의 동작모드가 정상모드에서 검사모드로 스위치되는 경우를 예시하였지만, 신호(
Figure kpo00015
)의 전위가 고레벨로부터 저레벨로 변할 때 전압검출회로(6)를 트리거함에 의한 입력신호의 전위변화에 따라 동작모드를 검사모드로부터 정상모드로 스위치하는 것 역시 가능하다.
또한, 상기 실시예에서 입력신호는 정상동작을 위한 기능 블록(2)에 구비된 디코더(21)에 접속된 어드레스단자(84)를 통하여 외부로부터 전압검출회로 (6)에 공급되지만, 데이터 입력단자(81) 혹은 데이터 출력단자(82)와 같은 기타 단자로 역시 신호(
Figure kpo00016
)의 소정 에지 (예를들면, 전위의 낙하에지(falling edge)와 동기로 입력신호를 간헐적으로 공급함에 의하여 입력신호를 공급하기 위한 단자로서 사용될수 있다.
상기 설명한 바와같이 , 본 발명에 따르면, 전류가 외부로부터 반도체집적회로의 외부입력단자로 흐르기 시작하는 입력신호의 전위(VIN)는 상기 드레스호울드 전압(Vth)뿐만 아니라 전원전위(VCC)에도 좌우된다.
즉, 누설전류는 입력신호의 전위(VIN)가 검사모드에 세트된 값, 예를들어(VCC+3Vth)보다 높은 값에 도달하지만 않으면 구동회로로부터 반도체집적회로의 외부입력단자로 흐르지 않는다.
결과적으로, 구동회로로부터 정상모드의 반도체집적회로의 외부입력단자로 흐르는 누설전류를 억제하고 많은 반도체집적회로를 구동하기 위한 구동회로의 구동능력을 줄이는 것이 가능하다.

Claims (13)

  1. 전원전압수신용 제1 및 제2전원선(VSS및 VCC), 입력신호수용 외부입력단자(VIN), 및 상기전원 전압보다 높은 소정 전압보다 더 높은 고전압을 상기 외부입력단자에서 검출하기 위한 고전압검출회로(61,62)를 가지며, 상기 고전압 검출회로는 검출전압발생을 위하여 상기 외부입력단자에 접속된 입력회로(Q21~Q29) : 기준전압발생을 위한 기준전압발생회로(Q31~Q34) ; 및 상기검출전압과 상기기준전압간의 차를 증폭하고, 이에 의하여 상기 고전압의 인가여부를 결정하기 위하여 상기 검출전압 및 상기 기준전압을 수신하도록 접속된 차동전압증폭기(62)로 구성되며, 상기 입력회로는, 상기검출전압을 제공하기 위하여 상기 외부입력단자에 접속된 레벨시프트수단(Q21~Q25) ; 상기레벨시프트수단과 상기 제2전원선 사이에 접속된 임피이던스수단(Q28,Q29); 및 상기 고전압이 상기 외부입력단자에 인가되지 않을 때, 전류가 상기 제 1전원선(Vss)으로부터 상기 누설넌류, 보상수단(Q26,Q27) 및 상기 임피이던스 수단(Q28, Q29) 을 통하여 제 2 전원선(Vcc)으로 흐르는 것을 허여하기 위하여 상기 제 1전원선과 상기 헤벨시프트 수단사이에 접속된 누설 전류 보상수단 (Q26,Q27)으로 구성되는 것을 특징으로 하는 반도체집적회로.
  2. 내부회로(61,62,62) ; 상기 내부회로의 동작모드를 스위치하기 위해 입력신호를 수신하기 위한 외부 입력단자(VIN) ; 상기 외부입력단자(VIN)와 제1전원선(Vss)사이에 직렬로 접속되고 인접한 2소정 트랜지스터에 의해 형성된 제1노드(C)로부터 제 1전압을 발생하는 복수의 제 1트랜지스터(Q21~Q27), 제2전원선(Vcc)과 상기 제1트랜지스터에 인접란 2소정 트랜지스터에 의해 형성된 제2노드(N1)사이에 접속된 적어도 하나의 제2트랜지스터(Q28,Q29), 및 상기 제 1 과 제 2 전원선 사이에 직렬로 접속되고 인접한 2소정 트랜지스터에 의해 형성된 제 3 조드(D)로부터 제 2 전압을 발생하는 복수의 제 3 트랜지스터(Q31~Q34)로 구성되는 차동전압발생기(61) ; 및 상기 제1전압과 상기 제2전압 사이의 차동전압을 증폭하고 이에 의하여 상기 내부회로의 동작모드가 검사모드인지 정상모드인지를 결정하기 위하여 상기 제1노드 (C) 및 상기 제3노드(D)에 접속된 차동전압증폭기(62)로 수성되는 것을 특징으로 하는 반도체집적회로.
  3. 제 2 항에 있어서, 상기 제1트랜지스터(Q21~Q27), 상기 제2트랜지스터(Q28,Q29) 및 상기 제3트랜지스터(Q31~Q34)의 각각은 공통 접속된 드레인 및 게이트를 갖는 인핸스먼트형 트랜지스터인 것을 특징으로 하는 반도체집적회로.
  4. 제 2 항에 있어서, 상기 제1클록신호(A) 및 제 2지연클록신호(B)를 발생하는 상기 차동전압증폭기(62)용 제어회로(5)를 더 포함하며, 상기 차동정압증폭기(62)는 상기 제1클록신호 및 상기 제2클록신호(A 및 B)가 인가되는 플립-플롭회로로 구성되고, 상기 플립-플롭회로의 상태는 상기 제1클록신호(A)가 소정의 전위레벨이 될 때 상기 제1전압 및 상기 제2전압에 따라 결정되며, 상기 플립-플롭회로는 상기 제2지연 클록신호(B)가 소정의 전위레벨이 될 때 트리거 및 래치되는 것을 특징으로 하는 반도체집적회로.
  5. 제 2 항에 있어서, 상기 입력단자의 전위가 검사모드에서의 상기 제2전원(Vcc)의 전위보다 높은 것을 특징으로하는 반도체집적회로.
  6. 제 2 항에 있어서, 상기 제1노드(C)의 전위는 검사모드에서 상기 제3노드(D)의 전위보다 높은 것을 특징으로 하는 반도체집적회로.
  7. 제 2 항에 있어서, 상기 제1노드(C)의 전위는 상기 입력신호의 전위(VIN)레벨의 변화에 좌우되는 것을 특징으로 하는 반도체집적회로.
  8. 제 2 항에 있어서 ,상기 제2노드(N1) 및 상기 제3노드(D)의 전위는 상기 제2전원선(Vcc)의 전위 레벨에 따라 결정되는 것을 특징으로 하는 반도체 집적회로.
  9. 제 2 항에 있어서, 상기 입력단자의 전위는 정상모드에서 상기 제 2 전원선(Vcc)의 전위보다 낮게되는 것을 특징으로 하는 반도체집적회로.
  10. 제 2 항에 있어서, 상기 입력단자의 전위는 정상모드에서 상기 제 3 노드(D)의 전위보다 낮게되는 정상모드에서 어드레스단자로서 사용되는 것을 특징으로 하는 반도체집적회로.
  11. 제 2항에 있어서, 상기 입력단자는 정상모드에서 어드레스 단자로써 사용되는 것을 특징으로 하는 반도체집적회로.
  12. 제 2 항에 있어서, 상기 입력단자는 정상모드에서 데이타 입력단자 및 데이타 출력단자로서 사용되는 것을 특징으로 하는 반도체집적회로.
  13. 제 2 항에 있어서, 상기 클록신호는 행인에이블신호로서 사용되는 것을 특징으로 하는 반도체 집적회로.
KR1019870008400A 1986-08-01 1987-07-31 내부회로에 있어 동작모드의 스위칭 기능을 갖는 반도체집적회로 KR910003600B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61179840A JPS6337269A (ja) 1986-08-01 1986-08-01 モ−ド選定回路
JP179840 1986-08-01

Publications (2)

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