JPS6323666B2 - - Google Patents
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- JPS6323666B2 JPS6323666B2 JP58038166A JP3816683A JPS6323666B2 JP S6323666 B2 JPS6323666 B2 JP S6323666B2 JP 58038166 A JP58038166 A JP 58038166A JP 3816683 A JP3816683 A JP 3816683A JP S6323666 B2 JPS6323666 B2 JP S6323666B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】
（技術分野）
この発明は、選択エピタキシヤル成長n+形導
電層の絶縁膜上への横方向成長の効果によつてｎ
形活性層上に対して、シヨツトキ接合ゲート電極
の相対位置関係を自動的に設定して構成されるシ
ヨツトキ接合形化合物半導体電界効果トランジス
タの製造方法に関する。
電層の絶縁膜上への横方向成長の効果によつてｎ
形活性層上に対して、シヨツトキ接合ゲート電極
の相対位置関係を自動的に設定して構成されるシ
ヨツトキ接合形化合物半導体電界効果トランジス
タの製造方法に関する。
（従来技術）
GaASあるいはInPなどの化合物半導体を基板
とする電界効果トランジスタは、シリコン基板の
ものに比べて超高周波・超高速の信号処理の領域
で非常に良好な性能を発揮することは周知の通り
であり、その高性能化のための基本的事項として
ゲート長の短縮化、ソース・ドレイン間の直列付
加抵抗の低減などが重要である。
とする電界効果トランジスタは、シリコン基板の
ものに比べて超高周波・超高速の信号処理の領域
で非常に良好な性能を発揮することは周知の通り
であり、その高性能化のための基本的事項として
ゲート長の短縮化、ソース・ドレイン間の直列付
加抵抗の低減などが重要である。
しかしながら、これらを実現するためには、微
細構造のシヨツトキ接合電極の製作、ソース・ド
レイン間の活性層長さの最適化とそのゲート電極
に対する精密な相対位置関係の確保などの製造上
の困難な問題があり、素子の構成に全く新規な発
明に基づく飛躍が必要である。
細構造のシヨツトキ接合電極の製作、ソース・ド
レイン間の活性層長さの最適化とそのゲート電極
に対する精密な相対位置関係の確保などの製造上
の困難な問題があり、素子の構成に全く新規な発
明に基づく飛躍が必要である。
ここで、従来のシヨツトキ接合形化合物半導体
電界効果トランジスタについての構造とその製造
方法について概述する。第１図ａ、第１図ｂはそ
の工程説明図である。
電界効果トランジスタについての構造とその製造
方法について概述する。第１図ａ、第１図ｂはそ
の工程説明図である。
まず、第１図ａに示すように、半絶縁性GaAs
基板１上にエピタキシヤル成長によりｎ形GaAs
活性層２およびn+形GaAs導電層３を積層し、こ
のn+形GaAs導電層３の表面に絶縁膜４を設け、、
この絶縁膜４にレジスト塗布露光描画法により、
シヨツトキ接合ゲート電極を設定するための絶縁
膜開窓エツチングを行ない、絶縁膜４をマスクに
n+形GaAs導電層３とｎ形GaAs活性層２内に食
い込む選択エツチングをし、その堀り込まれたｎ
形GaAs活性層２上に絶縁膜４をマスクとして、
シヨツトキ接合金属の真空蒸着・リフトオフによ
りシヨツトキ接合ゲート電極５を形成している。
基板１上にエピタキシヤル成長によりｎ形GaAs
活性層２およびn+形GaAs導電層３を積層し、こ
のn+形GaAs導電層３の表面に絶縁膜４を設け、、
この絶縁膜４にレジスト塗布露光描画法により、
シヨツトキ接合ゲート電極を設定するための絶縁
膜開窓エツチングを行ない、絶縁膜４をマスクに
n+形GaAs導電層３とｎ形GaAs活性層２内に食
い込む選択エツチングをし、その堀り込まれたｎ
形GaAs活性層２上に絶縁膜４をマスクとして、
シヨツトキ接合金属の真空蒸着・リフトオフによ
りシヨツトキ接合ゲート電極５を形成している。
このような工程により、設定されたシヨツトキ
接合ゲート電極５に加えて、第１図ｂに示すよう
に、n+形GaAs導電層３にオーム性接触のソース
電極６およびドレイン電極７を設けている。
接合ゲート電極５に加えて、第１図ｂに示すよう
に、n+形GaAs導電層３にオーム性接触のソース
電極６およびドレイン電極７を設けている。
このような従来のシヨツトキ接合形化合物半導
体電界効果トランジスタの構成には、次のような
重要な欠点が生じている。
体電界効果トランジスタの構成には、次のような
重要な欠点が生じている。
まず、セルフアライン方式によるシヨツトキ接
合ゲート電極５の形成では、高精度なマスク形成
が要求されるが、通常の絶縁膜開窓エツチングで
形成される開窓の周辺形状はレジストパターンお
よび絶縁膜エツチングの周辺効果により良好な形
状の確保が困難であり、工業的には1μｍ以下の
微細構造ゲート電極形成において重大な欠点とな
つている。
合ゲート電極５の形成では、高精度なマスク形成
が要求されるが、通常の絶縁膜開窓エツチングで
形成される開窓の周辺形状はレジストパターンお
よび絶縁膜エツチングの周辺効果により良好な形
状の確保が困難であり、工業的には1μｍ以下の
微細構造ゲート電極形成において重大な欠点とな
つている。
次に、ｎ形GaAs活性層２とn+形GaAs導電層
３との積層エピタキシヤルを使用するために、ｎ
形GaAs活性層２のエツチングによる厚さ制御の
困難性が必然であることに加えて、ｎ−n+層境
界面で不純物濃度勾配分布のだれなどの悪影響が
加わり、ｎ形GaAs活性層２の高品質化、均一化
が困難となる。
３との積層エピタキシヤルを使用するために、ｎ
形GaAs活性層２のエツチングによる厚さ制御の
困難性が必然であることに加えて、ｎ−n+層境
界面で不純物濃度勾配分布のだれなどの悪影響が
加わり、ｎ形GaAs活性層２の高品質化、均一化
が困難となる。
また、この積層に関連して、絶縁膜をマスクと
する化合物半導体の選択堀込みエツチングでは、
深さ方向と横方向とのエツチング速度との関係
上、良好なチヤンネル動作およびソース・ゲート
間、ドレイン・ゲート間の漏洩電流を防止するに
必要な適正なソース・ドレイン間を確保するため
には、かなりの堀込み深さが必要となり、このこ
とはゲート電極に対するソース・ドレイン電極の
段差を大きくする欠点を有している。
する化合物半導体の選択堀込みエツチングでは、
深さ方向と横方向とのエツチング速度との関係
上、良好なチヤンネル動作およびソース・ゲート
間、ドレイン・ゲート間の漏洩電流を防止するに
必要な適正なソース・ドレイン間を確保するため
には、かなりの堀込み深さが必要となり、このこ
とはゲート電極に対するソース・ドレイン電極の
段差を大きくする欠点を有している。
（発明の目的）
この発明は、上記従来の欠点を除去するために
なされたもので、ゲート長を短くでき、ソース・
ドレイン間の直列的付加抵抗を最小にでき、高性
能な集積化素子とすることのできるシヨツトキ接
合形化合物半導体電界効果トランジスタの製造方
法を提供することを目的とする。
なされたもので、ゲート長を短くでき、ソース・
ドレイン間の直列的付加抵抗を最小にでき、高性
能な集積化素子とすることのできるシヨツトキ接
合形化合物半導体電界効果トランジスタの製造方
法を提供することを目的とする。
（発明の構成）
この発明のシヨツトキ接合形化合物半導体電界
効果トランジスタの製造方法は、ｎ形化合物半導
体活性層を有する半絶縁性化合物半導体基板上に
活性領域部分を被い、ソース・ドレイン電極域を
開窓した絶縁膜を設け、この開窓部と活性域部を
被つている絶縁膜上の一部に横方向への選択エピ
タキシヤル成長を行なうとともに、横方向成長端
面をマスクとして絶縁膜を開窓エツチングして、
活性域部を露出させ、この活性域部上に横方向成
長端面をマスクとしてシヨツトキ接合ゲート電極
金属を形成するようにしたものである。
効果トランジスタの製造方法は、ｎ形化合物半導
体活性層を有する半絶縁性化合物半導体基板上に
活性領域部分を被い、ソース・ドレイン電極域を
開窓した絶縁膜を設け、この開窓部と活性域部を
被つている絶縁膜上の一部に横方向への選択エピ
タキシヤル成長を行なうとともに、横方向成長端
面をマスクとして絶縁膜を開窓エツチングして、
活性域部を露出させ、この活性域部上に横方向成
長端面をマスクとしてシヨツトキ接合ゲート電極
金属を形成するようにしたものである。
（実施例）
以下、この発明のシヨツトキ接合形化合物半導
体電界効果トランジスタの製造方法の実施例につ
いて図面に基づき説明する。第２図ａ〜第２図ｄ
はその一実施例を得るための工程説明図である。
体電界効果トランジスタの製造方法の実施例につ
いて図面に基づき説明する。第２図ａ〜第２図ｄ
はその一実施例を得るための工程説明図である。
まず、第２図ａに示すように、（100）面を結晶
面とした半絶縁性GaAs基板８の表面にｎ形
GaAs活性層９をエピタキシヤル成長法で設け、
このｎ形GaAs活性層９の表面に絶縁膜として、
SiO2膜もしくはSi3N4膜を設け、通常のレジスト
マスクによる露光描画法により、ｎ形GaAs活性
域部１０に絶縁膜１１を残し、ソース・ドレイン
電極域部１２，１３を開窓する。
面とした半絶縁性GaAs基板８の表面にｎ形
GaAs活性層９をエピタキシヤル成長法で設け、
このｎ形GaAs活性層９の表面に絶縁膜として、
SiO2膜もしくはSi3N4膜を設け、通常のレジスト
マスクによる露光描画法により、ｎ形GaAs活性
域部１０に絶縁膜１１を残し、ソース・ドレイン
電極域部１２，１３を開窓する。
次に、第２図ｂに示すように、この開窓した部
分をマスクとしてｎ形GaAs活性層９上に
n+GaAs層１４の選択エピタキシヤル成長を行な
い、この工程において、この発明の基本的特徴で
ある絶縁膜１１上への横方向成長部１５，１６を
形成する。
分をマスクとしてｎ形GaAs活性層９上に
n+GaAs層１４の選択エピタキシヤル成長を行な
い、この工程において、この発明の基本的特徴で
ある絶縁膜１１上への横方向成長部１５，１６を
形成する。
この場合の選択エピタキシヤル成長法として
は、開管式〔Ga（CH3）3−AsH3−H3〕系のMO
−CVD法が最も効果的である。
は、開管式〔Ga（CH3）3−AsH3−H3〕系のMO
−CVD法が最も効果的である。
GaAsのエピタキシヤル成長においては、結晶
軸方向によつて、成長速度が異なり、特に絶縁膜
をマスクとする選択エピタキシヤル成長において
は、成長速度の結晶軸依存性のためにパターンの
形状に関係して種々の新しい現象が起こる。
軸方向によつて、成長速度が異なり、特に絶縁膜
をマスクとする選択エピタキシヤル成長において
は、成長速度の結晶軸依存性のためにパターンの
形状に関係して種々の新しい現象が起こる。
第３図はこの発明の基本原理としている絶縁膜
上への横方向成長の横断面図を示すものであり、
同図のような断面形状は（100）面結晶の２つの
直交するへき開面の片方の軸方向（第３図ａ）あ
るいはその方向と36.96゜の方向（第３図ｂ）に対
して実現されることが実験的に確認された。
上への横方向成長の横断面図を示すものであり、
同図のような断面形状は（100）面結晶の２つの
直交するへき開面の片方の軸方向（第３図ａ）あ
るいはその方向と36.96゜の方向（第３図ｂ）に対
して実現されることが実験的に確認された。
このようなひさし状に延びた横方向結晶形状は
ゲート電極金属のマスクとして、リフトオフを容
易にし、かつゲート電極金属とn+層との適当な
空隙を構成する。
ゲート電極金属のマスクとして、リフトオフを容
易にし、かつゲート電極金属とn+層との適当な
空隙を構成する。
次に、第２図ｃに示すように、第２図ｂの工程
で詳述したように、n+GaAs層１４のエピタキシ
ヤル成長によつて横方向に拡げられたことによつ
て形成された横方向成長部１５，１６の端面をマ
スクとしてｎ形GaAs活性域部１０の絶縁膜開窓
エツチングを行なう。
で詳述したように、n+GaAs層１４のエピタキシ
ヤル成長によつて横方向に拡げられたことによつ
て形成された横方向成長部１５，１６の端面をマ
スクとしてｎ形GaAs活性域部１０の絶縁膜開窓
エツチングを行なう。
次に、第２図ｄに示すように、前工程で開窓さ
れたｎ形GaAs活性域部１０に対して、選択エピ
タキシヤル成長の横方向成長端面をセルフアライ
ン方式のためのマスクとして、シヨツトキ接合ゲ
ート電極金属１７を真空蒸着、リフトオフ法によ
り形成する。
れたｎ形GaAs活性域部１０に対して、選択エピ
タキシヤル成長の横方向成長端面をセルフアライ
ン方式のためのマスクとして、シヨツトキ接合ゲ
ート電極金属１７を真空蒸着、リフトオフ法によ
り形成する。
次に、通常の露光描画法によるレジストマスク
の形成、電極金属の真空蒸着、リフトオフおよび
アロイを行うことにより、第２図ｅに示すよう
に、n+GaAs層１４のソース電極およびドレイン
電極域にオーム性接触のソース電極１８およびド
レイン電極１９を形成する。以上により、この発
明の電界効果トランジスタが完成される。
の形成、電極金属の真空蒸着、リフトオフおよび
アロイを行うことにより、第２図ｅに示すよう
に、n+GaAs層１４のソース電極およびドレイン
電極域にオーム性接触のソース電極１８およびド
レイン電極１９を形成する。以上により、この発
明の電界効果トランジスタが完成される。
（発明の効果）
このように、この発明のシヨツトキ接合形化合
物半導体電界効果トランジスタの製造方法は、絶
縁膜上への横方向成長技術に立脚して、この横方
向成長部１５，１６の端面をシヨツトキ接合ゲー
ト電極形成のためのセルフアライン方式のマスク
として、効果的に活用したものである。
物半導体電界効果トランジスタの製造方法は、絶
縁膜上への横方向成長技術に立脚して、この横方
向成長部１５，１６の端面をシヨツトキ接合ゲー
ト電極形成のためのセルフアライン方式のマスク
として、効果的に活用したものである。
したがつて、この発明の構成の最も基本的な効
果は、n+GaAs層１４の選択エピタキシヤル成長
の横方向成長端面をマスクとすることに起因し、
次のような特徴を発揮する。
果は、n+GaAs層１４の選択エピタキシヤル成長
の横方向成長端面をマスクとすることに起因し、
次のような特徴を発揮する。
すなわち、第一は、選択エピタキシヤル成長は
母材単結晶の結晶性をそのまま引き継いだ関係上
横方向成長部も優れた単結晶性を示しており、し
たがつて極めて正確な形状が確保される。
母材単結晶の結晶性をそのまま引き継いだ関係上
横方向成長部も優れた単結晶性を示しており、し
たがつて極めて正確な形状が確保される。
このことは、非常に直線性のよい形状に優れた
ゲートマスクの実現を可能とし、従来の実施例に
おける絶縁膜をマスクとする場合の欠点を完全に
克服し極めて形状良好なゲート電極を形成するこ
とができる。
ゲートマスクの実現を可能とし、従来の実施例に
おける絶縁膜をマスクとする場合の欠点を完全に
克服し極めて形状良好なゲート電極を形成するこ
とができる。
第二には、MO−CVD法による結晶成長にお
ける優れた成長制御性により横方向成長の両端面
間距離は非常に狭い間隙、たとえば0.3μｍ程度ま
でも極めて正確に実現可能であることが、実験的
にも確認されたところであつて、このことは従来
の露光描画法により実現可能な限界を超越した短
ゲート長のシヨツトキ接合ゲート電極の形成を可
能とする効果を有する。
ける優れた成長制御性により横方向成長の両端面
間距離は非常に狭い間隙、たとえば0.3μｍ程度ま
でも極めて正確に実現可能であることが、実験的
にも確認されたところであつて、このことは従来
の露光描画法により実現可能な限界を超越した短
ゲート長のシヨツトキ接合ゲート電極の形成を可
能とする効果を有する。
第三に、ソース・ゲート間およびゲート・ドレ
イン間はそれぞれの側の横方向成長量によつて精
度よく制御された状態で完全にセルフアライン方
式の手法が実現され、ソースおよびドレインの
n+GaAs層１４とｎ形GaAs活性域部１０上のシ
ヨツトキ接合ゲート電極との相対位置関係を自動
的に設定することができる。
イン間はそれぞれの側の横方向成長量によつて精
度よく制御された状態で完全にセルフアライン方
式の手法が実現され、ソースおよびドレインの
n+GaAs層１４とｎ形GaAs活性域部１０上のシ
ヨツトキ接合ゲート電極との相対位置関係を自動
的に設定することができる。
次に、この発明におけるｎ形GaAs活性層９は
n+GaAs層１４の構成時に絶縁膜に保護されてい
るために、ｎ−n+層界面で問題になる不純物濃
度勾配のだれなどの悪影響がなく、高品質、均一
性を有するゲート域を形成しうる効果を有する。
n+GaAs層１４の構成時に絶縁膜に保護されてい
るために、ｎ−n+層界面で問題になる不純物濃
度勾配のだれなどの悪影響がなく、高品質、均一
性を有するゲート域を形成しうる効果を有する。
また、ソース・ドレイン間の活性域部は絶縁膜
１１のパターンで正確に確保しているため、シヨ
ツトキ接合ゲート電極の動作を害することなし
に、ソース・ドレイン間の直列付加抵抗を低減で
きる効果も有している。
１１のパターンで正確に確保しているため、シヨ
ツトキ接合ゲート電極の動作を害することなし
に、ソース・ドレイン間の直列付加抵抗を低減で
きる効果も有している。
以上詳述したように、この発明のシヨツトキ接
合化合物半導体電界効果トランジスタの製造方法
によれば、半導体基板上に活性域部を被い、ソー
ス・ドレイン電極域を開窓した絶縁膜を形成し、
この開窓部と活性域を被つている絶縁膜上の一部
に選択エピタキシヤル成長の横方向成長を適用し
て、ソース・ドレインに対して相対位置関係を自
動的に高精度で設定したシヨツトキ接合ゲート電
極を形成するようにしたので、極めて形状良好で
しかも、短ゲート長化およびソース・ドレイン間
の直列付加抵抗の最小化を達成した高性能集積化
素子とすることができる効果を有する。
合化合物半導体電界効果トランジスタの製造方法
によれば、半導体基板上に活性域部を被い、ソー
ス・ドレイン電極域を開窓した絶縁膜を形成し、
この開窓部と活性域を被つている絶縁膜上の一部
に選択エピタキシヤル成長の横方向成長を適用し
て、ソース・ドレインに対して相対位置関係を自
動的に高精度で設定したシヨツトキ接合ゲート電
極を形成するようにしたので、極めて形状良好で
しかも、短ゲート長化およびソース・ドレイン間
の直列付加抵抗の最小化を達成した高性能集積化
素子とすることができる効果を有する。
第１図ａおよび第１図ｂはそれぞれ従来のシヨ
ツトキ接合形化合物半導体電界効果トランジスタ
の製造工程を示す図、第２図ａ〜第２図ｅはそれ
ぞれこの発明のシヨツトキ接合形化合物半導体電
界効果トランジスタの製造方法の一実施例を得る
ための工程説明図、第３図ａおよび第３図ｂはそ
れぞれこの発明のシヨツトキ接合形化合物半導体
電界効果トランジスタにおける絶縁膜上のn+層
の横方向成長を示す横断面図である。 ８……半絶縁性GaAs基板、９……ｎ形GaAs
活性層、１０……ｎ形GaAs活性域部、１１……
絶縁膜、１２，１３……ソース・ドレイン電極域
部、１４……n+GaAs層、１５，１６……横方向
成長部、１７……シヨツトキ接合ゲート電極金
属、１８……ソース電極、１９……ドレイン電
極。
ツトキ接合形化合物半導体電界効果トランジスタ
の製造工程を示す図、第２図ａ〜第２図ｅはそれ
ぞれこの発明のシヨツトキ接合形化合物半導体電
界効果トランジスタの製造方法の一実施例を得る
ための工程説明図、第３図ａおよび第３図ｂはそ
れぞれこの発明のシヨツトキ接合形化合物半導体
電界効果トランジスタにおける絶縁膜上のn+層
の横方向成長を示す横断面図である。 ８……半絶縁性GaAs基板、９……ｎ形GaAs
活性層、１０……ｎ形GaAs活性域部、１１……
絶縁膜、１２，１３……ソース・ドレイン電極域
部、１４……n+GaAs層、１５，１６……横方向
成長部、１７……シヨツトキ接合ゲート電極金
属、１８……ソース電極、１９……ドレイン電
極。
Claims (1)
- １ 表層にｎ形化合物半導体活性層を有する半絶
縁性化合物半導体基板上に、このｎ形化合物半導
体活性層の活性域部を被つてソース・ドレイン電
極域を開窓した絶縁膜を設ける工程と、n+形導
電層を上記絶縁膜の開窓部および上記活性域部を
被つている上記絶縁膜上の横方向への一部に選択
エピタキシヤル成長させる工程と、この選択エピ
タキシヤル成長の横方向成長端面をマスクとして
上記活性域部の絶縁膜を開窓エツチングすること
により上記活性域部を露出させる工程と、この露
出した活性域部上に上記横方向成長端面マスクと
してシヨツトキ接合ゲート電極金属を形成する工
程とを備えてなることを特徴とするシヨツトキ接
合形化合物半導体電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816683A JPS59165461A (ja) | 1983-03-10 | 1983-03-10 | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816683A JPS59165461A (ja) | 1983-03-10 | 1983-03-10 | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165461A JPS59165461A (ja) | 1984-09-18 |
| JPS6323666B2 true JPS6323666B2 (ja) | 1988-05-17 |
Family
ID=12517812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816683A Granted JPS59165461A (ja) | 1983-03-10 | 1983-03-10 | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165461A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3509963A1 (de) * | 1985-03-20 | 1986-09-25 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Junction-feldeffekttransistor mit selbstjustierendem gate |
| JPH0758715B2 (ja) * | 1985-08-14 | 1995-06-21 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JPH0758716B2 (ja) * | 1985-09-10 | 1995-06-21 | 松下電器産業株式会社 | 電界効果トランジスタの製造方法 |
| KR100434698B1 (ko) | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 선택적 에피성장법 |
| KR100455724B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100455725B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100431295B1 (ko) | 2001-10-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| US9837499B2 (en) * | 2014-08-13 | 2017-12-05 | Intel Corporation | Self-aligned gate last III-N transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS57133682A (en) * | 1980-12-24 | 1982-08-18 | Philips Nv | Method of producing field effect transistor |
-
1983
- 1983-03-10 JP JP3816683A patent/JPS59165461A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS57133682A (en) * | 1980-12-24 | 1982-08-18 | Philips Nv | Method of producing field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165461A (ja) | 1984-09-18 |
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