JPS6154265B2 - - Google Patents
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- JPS6154265B2 JPS6154265B2 JP13700879A JP13700879A JPS6154265B2 JP S6154265 B2 JPS6154265 B2 JP S6154265B2 JP 13700879 A JP13700879 A JP 13700879A JP 13700879 A JP13700879 A JP 13700879A JP S6154265 B2 JPS6154265 B2 JP S6154265B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
この発明は、化合物半導体装置、特に化合物半
導体GaAsを基材とするシヨツトキ接合形電界効
果トランジスタ装置の製造方法に関するものであ
る。
導体GaAsを基材とするシヨツトキ接合形電界効
果トランジスタ装置の製造方法に関するものであ
る。
化合物半導体GaAsを基材とする電界効果トラ
ンジスタは、通常のSiを基材とするそれと比較し
て、超高周波，超高速の信号処理の適用域で非常
に良好な性能を発揮し得ることが知られており、
近年の情報機器の進展の趨勢として、その高密度
集積化装置の開発の期待が大きい。
ンジスタは、通常のSiを基材とするそれと比較し
て、超高周波，超高速の信号処理の適用域で非常
に良好な性能を発揮し得ることが知られており、
近年の情報機器の進展の趨勢として、その高密度
集積化装置の開発の期待が大きい。
一方、電界効果トランジスタ装置の超高周波，
超高速化のための基本的な事項は、第１には活性
層厚さの薄層化とその精密な厚さ制御であり、第
２にはゲート長およびソース―ドレイン間距離の
可能な限りの短縮と相対位置の精密制御であり、
第３にはソースおよびドレイン電極域でのオーム
性接続抵抗の低減のためn+層の組入れである。
かゝる構成は、特に高密度集積化装置の場合に
は、製造技術の高度化のみにより達成し得るもの
ではなく、装置構造設計および製造工程設計から
新規な発想にもとづく飛躍が必要不可欠である。
超高速化のための基本的な事項は、第１には活性
層厚さの薄層化とその精密な厚さ制御であり、第
２にはゲート長およびソース―ドレイン間距離の
可能な限りの短縮と相対位置の精密制御であり、
第３にはソースおよびドレイン電極域でのオーム
性接続抵抗の低減のためn+層の組入れである。
かゝる構成は、特に高密度集積化装置の場合に
は、製造技術の高度化のみにより達成し得るもの
ではなく、装置構造設計および製造工程設計から
新規な発想にもとづく飛躍が必要不可欠である。
さて、第１図は、GaAsを基材とするシヨツト
キ接合形電界効果トランジスタ装の従来の製造方
法を説明するための図である。この図に示すよう
に、従来は、半絶縁性GaAs基板結晶１の表面の
全面にエピタキシヤル法によりｎ形GaAs層２と
n+形GaAs層３を形成したエピタキシヤル基板を
使用して、メサエツチによりデバイス域が設定さ
れている。また、ソースおよびドレイン電極４お
よび５を設けた後に、この電極金属をマスクとし
てゲート電極域のn+形GaAsのエツチとその横方
向のエツチの拡がりにより活性層域６が設定さ
れ、さらに上記電極金属をマスクとして蒸着法に
よりシヨツトキ接合のゲート電極７が形成されて
いる。
キ接合形電界効果トランジスタ装の従来の製造方
法を説明するための図である。この図に示すよう
に、従来は、半絶縁性GaAs基板結晶１の表面の
全面にエピタキシヤル法によりｎ形GaAs層２と
n+形GaAs層３を形成したエピタキシヤル基板を
使用して、メサエツチによりデバイス域が設定さ
れている。また、ソースおよびドレイン電極４お
よび５を設けた後に、この電極金属をマスクとし
てゲート電極域のn+形GaAsのエツチとその横方
向のエツチの拡がりにより活性層域６が設定さ
れ、さらに上記電極金属をマスクとして蒸着法に
よりシヨツトキ接合のゲート電極７が形成されて
いる。
このような従来の製造方法は、超高周波帯用の
高性能な素子単体を実現する最も優れた方法であ
る。しかるに、この製造方法は、高密度集積化装
置への拡張展開に関しては以下の理由により本質
的な重大な欠点を有する。すなわち、第１に、全
面エピタキシヤル基板を使用してメサエツチによ
りデバイス域を設定しているため、および後述す
る理由で比較的厚いエピタキシヤル層を使用しな
ければならないために、高密度集積化に必須なプ
レーナ化が極めて困難である。第２の欠点は、活
性層域６の設定のためのGaAsエツチにおいて、
活性層厚さを決定する深さ方向のエツチ量と電極
間隔を決定する横方向のエツチ量との双方の制御
が必要であり、電極間の短絡事故防止および電極
間静電容量の低減のためには比較的に厚いｎ形あ
るいはn+形層にして深いエツチにより薄い活性
層を実現させなければならない。このことは、高
度な製造管理のもとでも、多数素子からなる集積
化装置での素子間バラツキによる製造歩留り，量
産性の確保を全く困難とする。
高性能な素子単体を実現する最も優れた方法であ
る。しかるに、この製造方法は、高密度集積化装
置への拡張展開に関しては以下の理由により本質
的な重大な欠点を有する。すなわち、第１に、全
面エピタキシヤル基板を使用してメサエツチによ
りデバイス域を設定しているため、および後述す
る理由で比較的厚いエピタキシヤル層を使用しな
ければならないために、高密度集積化に必須なプ
レーナ化が極めて困難である。第２の欠点は、活
性層域６の設定のためのGaAsエツチにおいて、
活性層厚さを決定する深さ方向のエツチ量と電極
間隔を決定する横方向のエツチ量との双方の制御
が必要であり、電極間の短絡事故防止および電極
間静電容量の低減のためには比較的に厚いｎ形あ
るいはn+形層にして深いエツチにより薄い活性
層を実現させなければならない。このことは、高
度な製造管理のもとでも、多数素子からなる集積
化装置での素子間バラツキによる製造歩留り，量
産性の確保を全く困難とする。
この発明は上記の点に鑑みなされたもので、従
来の製造方法の基本的な欠点な根本的に解決した
化合物半導体装置の製造方法を提供することを目
的とする。
来の製造方法の基本的な欠点な根本的に解決した
化合物半導体装置の製造方法を提供することを目
的とする。
すなわち、この発明は、GaAsを基材とするシ
ヨツトキ接合形電界効果トランジスタ装置に関し
て、異種化合物半導体を含む選択エピタキシヤル
層を適用し、１種のレジストマスク工程により各
電極域の絶縁膜開窓エツチを行い、それによる絶
縁膜パターンを基準として活性層厚さおよび電極
系の相対位置関係を高精度に自動的に設定するこ
とを特徴とするものである。以下この発明の一実
施例を図面を参照して説明する。
ヨツトキ接合形電界効果トランジスタ装置に関し
て、異種化合物半導体を含む選択エピタキシヤル
層を適用し、１種のレジストマスク工程により各
電極域の絶縁膜開窓エツチを行い、それによる絶
縁膜パターンを基準として活性層厚さおよび電極
系の相対位置関係を高精度に自動的に設定するこ
とを特徴とするものである。以下この発明の一実
施例を図面を参照して説明する。
第２図はこの発明の製造方法の基本的な一実施
例を示す図である。この図により一実施例を説明
すると、まず第２図ａまでの工程では、Crドー
プの半絶縁性GaAs基板結晶あるいは高比抵抗バ
ツフア層を有する半絶縁性GaAs基板結晶１１の
表面に、SiO2，Al2O3，Si3N4などの絶縁膜１２
を被覆し、レジストマスク１３を設けてデバイス
域の絶縁膜１２開窓エツチを行う。
例を示す図である。この図により一実施例を説明
すると、まず第２図ａまでの工程では、Crドー
プの半絶縁性GaAs基板結晶あるいは高比抵抗バ
ツフア層を有する半絶縁性GaAs基板結晶１１の
表面に、SiO2，Al2O3，Si3N4などの絶縁膜１２
を被覆し、レジストマスク１３を設けてデバイス
域の絶縁膜１２開窓エツチを行う。
次に、エピタキシヤル成長を選択埋込み形とす
るために、デバイス域の絶縁膜１２開窓部の基板
結晶１１のエツチ溝形成を行つた後、第２図ｂの
工程で、絶縁膜１２のデバイス域開窓部に対する
前記溝に対するｎ形GaAs層１４，n+形GaAlAs
層１５およびn+形GaAs層１６の３層の選択エピ
タキシヤル層を形成する。ここで、ｎ形GaAs層
１４は活性層を構成するもので、代表的にはｎ
１〜２×1017／cm3、厚さ0.1〜0.3μｍに設定され
る。また、n+形のGaAlAs層１５およびGaAs層
１６は、共にソース，ドレイン電極域の低オーム
性電極接続を得るためのものであり、代表的には
夫々不純物濃度1018／cm3以上に、厚さ0.2〜0.3μ
ｍ程度に設定される。なお、中間層にn+形
GaAlAs層１５を設ける理由は、後述のように
GAs層１４，１６との間で選択的エツチを行わせ
てこの発明の一つの重要な特徴を発揮せしめるた
めである。
るために、デバイス域の絶縁膜１２開窓部の基板
結晶１１のエツチ溝形成を行つた後、第２図ｂの
工程で、絶縁膜１２のデバイス域開窓部に対する
前記溝に対するｎ形GaAs層１４，n+形GaAlAs
層１５およびn+形GaAs層１６の３層の選択エピ
タキシヤル層を形成する。ここで、ｎ形GaAs層
１４は活性層を構成するもので、代表的にはｎ
１〜２×1017／cm3、厚さ0.1〜0.3μｍに設定され
る。また、n+形のGaAlAs層１５およびGaAs層
１６は、共にソース，ドレイン電極域の低オーム
性電極接続を得るためのものであり、代表的には
夫々不純物濃度1018／cm3以上に、厚さ0.2〜0.3μ
ｍ程度に設定される。なお、中間層にn+形
GaAlAs層１５を設ける理由は、後述のように
GAs層１４，１６との間で選択的エツチを行わせ
てこの発明の一つの重要な特徴を発揮せしめるた
めである。
また、上記エピタキシヤル成長を選択埋込み形
とするための基板結晶１１のエツチ方法として
は、通常一般的に使用されている溶液エツチ法あ
るいは気相反応エツチ法が容易に適用可能であ
り、エツチ深さは上述の３層の成長厚さの総和と
大体近似させる。さらに、エピタキシヤル成長法
としては、通常の液相法（LPE）あるいは気相法
（VPE）が適用し得ることは勿論であるが、最近
急速に技術開発が進展したMO―CVD法あるいは
分子線エピタキシヤル法（MBE）が特に効果的
である。ちなみに、MO―CVD法は、トリメチル
ガリウム，トリメチルアルミなどの有機金属とア
ルジン（AsH3）との気相反応により化合物半導体
の単結晶を成長させるものある。また、MBE法
は化合物半導体の各要素原子を分子線の形で基板
に照射して単結晶成長を行うものである。
とするための基板結晶１１のエツチ方法として
は、通常一般的に使用されている溶液エツチ法あ
るいは気相反応エツチ法が容易に適用可能であ
り、エツチ深さは上述の３層の成長厚さの総和と
大体近似させる。さらに、エピタキシヤル成長法
としては、通常の液相法（LPE）あるいは気相法
（VPE）が適用し得ることは勿論であるが、最近
急速に技術開発が進展したMO―CVD法あるいは
分子線エピタキシヤル法（MBE）が特に効果的
である。ちなみに、MO―CVD法は、トリメチル
ガリウム，トリメチルアルミなどの有機金属とア
ルジン（AsH3）との気相反応により化合物半導体
の単結晶を成長させるものある。また、MBE法
は化合物半導体の各要素原子を分子線の形で基板
に照射して単結晶成長を行うものである。
しかる後、第２図ｃの工程では、前工程までに
使用した絶縁膜１２をエツチ除去して改めて全面
絶縁膜１７を被覆し、ソース，ドレインおよびゲ
ート電極域を同時に設定するレジストマスク１８
を設けて各電極域部の絶縁膜１７開窓エツチを行
う。この工程により形成された絶縁膜１７パター
ンは、以後の第２図ｆの工程まで保持されて、電
極系の相対位置関係の高精度自動位置合せの規準
としての重要な役割りを果たす。
使用した絶縁膜１２をエツチ除去して改めて全面
絶縁膜１７を被覆し、ソース，ドレインおよびゲ
ート電極域を同時に設定するレジストマスク１８
を設けて各電極域部の絶縁膜１７開窓エツチを行
う。この工程により形成された絶縁膜１７パター
ンは、以後の第２図ｆの工程まで保持されて、電
極系の相対位置関係の高精度自動位置合せの規準
としての重要な役割りを果たす。
次いで、第２図ｄの工程では、レジストマスク
１９を設けてソースおよびドレイン電極域の絶縁
膜１７開窓部以外を覆い、n+形GaAs層１６に対
して良好なオーム性接触を形成するためのAu―
Ge合金あるいはAu―Ge―Ni合金などの蒸着・リ
フトオフを行い、ソースおよびドレイン電極２０
および２１を形成する。
１９を設けてソースおよびドレイン電極域の絶縁
膜１７開窓部以外を覆い、n+形GaAs層１６に対
して良好なオーム性接触を形成するためのAu―
Ge合金あるいはAu―Ge―Ni合金などの蒸着・リ
フトオフを行い、ソースおよびドレイン電極２０
および２１を形成する。
次に、第２図ｅの工程では、レジストマスク２
２を設けてゲート電極域の絶縁膜１７開窓部以外
を覆い、ゲート電極域のn+形GaAs層１６および
n+形GaAlAs層１５のエツチによりこの発明の特
徴の１つである活性層の精密成形を行なうもので
ある。この工程におけるエツチ処理の第１の段階
は、n+形GaAs層１６のみをエツチしGaAlAs層
１５は全くエツチしないような選択的なエツチ作
用を有するエツチ液が使用される。かゝるエツチ
液としては、アンモニア水（NH4OH）と過酸化
水素水（H2O2）の混合液で、その混合比が約１：
10以上の組成のものが好適である。エツチ処理の
第２の段階は、n+形GaAlAs層１５のみをエツチ
しGaAs層１４には無反応の選択的作用のエツチ
液で行われ、かゝるエツチ液としては塩酸
（HCl）と燐酸（H3PO4）との１：１の混合液が好
適である。
２を設けてゲート電極域の絶縁膜１７開窓部以外
を覆い、ゲート電極域のn+形GaAs層１６および
n+形GaAlAs層１５のエツチによりこの発明の特
徴の１つである活性層の精密成形を行なうもので
ある。この工程におけるエツチ処理の第１の段階
は、n+形GaAs層１６のみをエツチしGaAlAs層
１５は全くエツチしないような選択的なエツチ作
用を有するエツチ液が使用される。かゝるエツチ
液としては、アンモニア水（NH4OH）と過酸化
水素水（H2O2）の混合液で、その混合比が約１：
10以上の組成のものが好適である。エツチ処理の
第２の段階は、n+形GaAlAs層１５のみをエツチ
しGaAs層１４には無反応の選択的作用のエツチ
液で行われ、かゝるエツチ液としては塩酸
（HCl）と燐酸（H3PO4）との１：１の混合液が好
適である。
なお、上述の２段階の選択エツチにおいては、
異種半導体界面に達した時点で深さ方向のエツチ
が停止し、以後は横方向のエツチのみが進行する
ことになり、したがつて活性層の厚さは最初のエ
ピキシヤル層厚さが常にそのまゝ確保された状態
でソース・ドレイン電極域間の活性層の長さが任
意に設定可能である。
異種半導体界面に達した時点で深さ方向のエツチ
が停止し、以後は横方向のエツチのみが進行する
ことになり、したがつて活性層の厚さは最初のエ
ピキシヤル層厚さが常にそのまゝ確保された状態
でソース・ドレイン電極域間の活性層の長さが任
意に設定可能である。
次に、第２図ｆの工程では、絶縁膜１７のパタ
ーンをマスクとして、Alなどのシヨツトキー接
合形成用金属を蒸着し、自動位置合せされた状態
でゲート電極２３が形成されると共に、ソースお
よびドレイン電極部にも同時にこの金属の被膜２
４および２５が形成される。そして、以上の工程
の終了により、電極系の相対位置関係の自動位置
合せの役割りをすべて果した絶縁膜１７パターン
が、リフトオフ工程の一環として除去される。
ーンをマスクとして、Alなどのシヨツトキー接
合形成用金属を蒸着し、自動位置合せされた状態
でゲート電極２３が形成されると共に、ソースお
よびドレイン電極部にも同時にこの金属の被膜２
４および２５が形成される。そして、以上の工程
の終了により、電極系の相対位置関係の自動位置
合せの役割りをすべて果した絶縁膜１７パターン
が、リフトオフ工程の一環として除去される。
しかる後、第２図ｇの工程で、表面安定化のた
めの保護膜あるいは集積化装置の電極配線の層間
絶縁膜として絶縁膜２６が設けられるもので、以
上でGaAsを基材とするシヨツトキ接合形電界効
果トランジスタ装置が完成する。
めの保護膜あるいは集積化装置の電極配線の層間
絶縁膜として絶縁膜２６が設けられるもので、以
上でGaAsを基材とするシヨツトキ接合形電界効
果トランジスタ装置が完成する。
以上の一実施例により詳述したように、この発
明の製造方法では、第１に、デバイス域をｎ形
GaAs，n+形GaAlAsおよびn+形GaAsの３層の選
択エピタキシヤル層で構成し、異種半導体層間の
選択エツチ（中間にGaAlAs層を設けての選択エ
ツチ）により活性層形状を設定している。したが
つて、活性層厚さは、最初のｎ形GaAsエピタキ
シヤル層厚さに等しい一定厚さに完全に保証され
るようになり、これは特性の均一性の向上および
バラツキの低減による歩留り向上に直接的に貢献
する。また、深さ方向のエツチ量に関係なく横方
向エツチ量が設定可能なために、所定の活性層の
長さを形成するのに充分に薄いn+形層で充分で
あつて、このことは選択エピタキシヤル法さらに
埋込み選択エピタキシヤル法適用の効果と合せ
て、高密度集積化装置に必須なプレーナ化構造の
実現に大いに役立つている。
明の製造方法では、第１に、デバイス域をｎ形
GaAs，n+形GaAlAsおよびn+形GaAsの３層の選
択エピタキシヤル層で構成し、異種半導体層間の
選択エツチ（中間にGaAlAs層を設けての選択エ
ツチ）により活性層形状を設定している。したが
つて、活性層厚さは、最初のｎ形GaAsエピタキ
シヤル層厚さに等しい一定厚さに完全に保証され
るようになり、これは特性の均一性の向上および
バラツキの低減による歩留り向上に直接的に貢献
する。また、深さ方向のエツチ量に関係なく横方
向エツチ量が設定可能なために、所定の活性層の
長さを形成するのに充分に薄いn+形層で充分で
あつて、このことは選択エピタキシヤル法さらに
埋込み選択エピタキシヤル法適用の効果と合せ
て、高密度集積化装置に必須なプレーナ化構造の
実現に大いに役立つている。
この発明では第２に、製造工程中の１種類のレ
ジストマスクによりソース，ドレインおよびゲー
トの各電極域を同時に設定する絶縁膜パターンを
形成し、この絶縁膜パターンを次後の各工程にお
ける電極系構造の形成の規準として使用すること
により、電極系の相対位置関係を自動的に位置合
せできるようにしている。このことは、装置の高
性能化，高密度集積化にもとなう電極系の微細構
造化に対して、高精密な製造方法を提供するもの
であり、装置の均一性，歩留り，生産性の向上に
直接的に貢献するものである。また、絶縁膜パタ
ーンをマスクとするシヨツトキ接合金属の自動位
置合せ蒸着形成法は、上述の活性層形状の合理的
な形成法と合せて、浮遊静電容量が少なく構造的
に凹凸の少いゲート域構造を実現しており、高密
度集積化装置における性能向上および表面安定化
絶縁膜あるいは電極配線層間絶縁膜の被覆を容易
にし、信頼性向上に大いに役立つものである。
ジストマスクによりソース，ドレインおよびゲー
トの各電極域を同時に設定する絶縁膜パターンを
形成し、この絶縁膜パターンを次後の各工程にお
ける電極系構造の形成の規準として使用すること
により、電極系の相対位置関係を自動的に位置合
せできるようにしている。このことは、装置の高
性能化，高密度集積化にもとなう電極系の微細構
造化に対して、高精密な製造方法を提供するもの
であり、装置の均一性，歩留り，生産性の向上に
直接的に貢献するものである。また、絶縁膜パタ
ーンをマスクとするシヨツトキ接合金属の自動位
置合せ蒸着形成法は、上述の活性層形状の合理的
な形成法と合せて、浮遊静電容量が少なく構造的
に凹凸の少いゲート域構造を実現しており、高密
度集積化装置における性能向上および表面安定化
絶縁膜あるいは電極配線層間絶縁膜の被覆を容易
にし、信頼性向上に大いに役立つものである。
さらに、この発明の方法によれば、限定された
デバイス域のみの結晶成長であるため、素子間分
離のためのメサエツチが不要である。一方、全面
エピタキシヤル成長の場合には、メサエツチが必
須であり、異種化合物半導体の多層エピタキシヤ
ル成長層でのエツチ速度の差異が、逆にメサエツ
チ側面の形状に有害な凹凸を生じさせて、該部の
配線パターンの断線などの事故を誘起させる欠点
がある。この発明の方法によれば、この欠点を完
全に解消できる。
デバイス域のみの結晶成長であるため、素子間分
離のためのメサエツチが不要である。一方、全面
エピタキシヤル成長の場合には、メサエツチが必
須であり、異種化合物半導体の多層エピタキシヤ
ル成長層でのエツチ速度の差異が、逆にメサエツ
チ側面の形状に有害な凹凸を生じさせて、該部の
配線パターンの断線などの事故を誘起させる欠点
がある。この発明の方法によれば、この欠点を完
全に解消できる。
また、この発明の方法では、埋込み形の選択エ
ピタキシヤル成長を行うものであり、この埋込み
形の選択エピタキシヤル成長技術では、基板結晶
の結晶軸の選定および基板温度などに成長条件の
選定により、溝の側面側からの成長と底面側から
の成長の相互関係の結果として、埋込み部の周辺
の結晶の連続性は極めて良効であり、デバイスの
プレーナ形構成に極めて好適であるという効果が
ある。
ピタキシヤル成長を行うものであり、この埋込み
形の選択エピタキシヤル成長技術では、基板結晶
の結晶軸の選定および基板温度などに成長条件の
選定により、溝の側面側からの成長と底面側から
の成長の相互関係の結果として、埋込み部の周辺
の結晶の連続性は極めて良効であり、デバイスの
プレーナ形構成に極めて好適であるという効果が
ある。
さらに、この発明の方法によれば、GaAsと
GaAlAsとの選択エツチ技術を利用して、ゲート
領域部の表面形状を崩さずに任意の活性層の長さ
を得ることができるものであり、かつ活性層の長
さの制御を正確に行えるものである。すなわち、
この発明の方法によれば、n+形GaAlAs層上にn+
形GaAs層が積層されている。このn+形GaAs層
は、該層をエツチングする１回目の選択エツチに
より形状が決まる。したがつて、次にn+形
GaAlAs層の２回目の選択エツチを行つて、その
横方向エツチにより任意の長さの活性層を得よう
とも、ゲート領域部の表面形状は、不変のn+形
GaAs層によつて所望形状が確保されるのであ
る。また、n+形GaAlAs層とn+形GaAs層は共に
化合物半導体で密着性がよく、故に、相互の界面
からエツチング液がしみ込んで異常エツチングを
起すことがないので、n+形GaAlAs層の横方向エ
ツチ量、換言すれば活性層の長さを正確に制御し
得るのである。
GaAlAsとの選択エツチ技術を利用して、ゲート
領域部の表面形状を崩さずに任意の活性層の長さ
を得ることができるものであり、かつ活性層の長
さの制御を正確に行えるものである。すなわち、
この発明の方法によれば、n+形GaAlAs層上にn+
形GaAs層が積層されている。このn+形GaAs層
は、該層をエツチングする１回目の選択エツチに
より形状が決まる。したがつて、次にn+形
GaAlAs層の２回目の選択エツチを行つて、その
横方向エツチにより任意の長さの活性層を得よう
とも、ゲート領域部の表面形状は、不変のn+形
GaAs層によつて所望形状が確保されるのであ
る。また、n+形GaAlAs層とn+形GaAs層は共に
化合物半導体で密着性がよく、故に、相互の界面
からエツチング液がしみ込んで異常エツチングを
起すことがないので、n+形GaAlAs層の横方向エ
ツチ量、換言すれば活性層の長さを正確に制御し
得るのである。
第１図はGaAsを基材とするシヨツトキ接合形
電界効果トランジスタ装置の従来の製造方法を説
明するための断面図、第２図ａないしｇはこの発
明による化合物半導体装置の製造方法の一実施例
を工程順に示す断面図である。 １１……半絶縁性GaAs基板結晶、１２……絶
縁膜、１３……レジストマスク、１４……ｎ形
GaAs層、１５……n+形GaAlAs層、１６……n+
形GaAs層、１７……絶縁膜、１８，１９……レ
ジストマスク、２０，２１……ソースおよびドレ
イン電極、２２……レジストマスク、２３……ゲ
ート電極、２４，２５……被覆、２６……絶縁
膜。
電界効果トランジスタ装置の従来の製造方法を説
明するための断面図、第２図ａないしｇはこの発
明による化合物半導体装置の製造方法の一実施例
を工程順に示す断面図である。 １１……半絶縁性GaAs基板結晶、１２……絶
縁膜、１３……レジストマスク、１４……ｎ形
GaAs層、１５……n+形GaAlAs層、１６……n+
形GaAs層、１７……絶縁膜、１８，１９……レ
ジストマスク、２０，２１……ソースおよびドレ
イン電極、２２……レジストマスク、２３……ゲ
ート電極、２４，２５……被覆、２６……絶縁
膜。
Claims (1)
- １ 半絶縁性基板あるいはバツフア層を有する半
絶縁性基板のデバイス域に溝を形成し、該溝にｎ
形GaAs活性層，n+形GaAlAs層およびn+形GaAs
層を選択エピタキシヤル法により埋込み形成し、
絶縁被覆を設けてレジストマスクによりソース，
ドレインおよびゲートの各電極域の絶縁膜の同時
開窓エツチを行う工程と、ゲート電極域を覆うレ
ジストマスクを設けてオーム性電極金属の蒸着・
リフトオフ法によりソースおよびドレイン電極形
成を行う工程と、ゲート電極域の絶縁膜開窓部の
n+形GaAsおよびn+形GaAlAs層の２段階の選択
エツチを行う工程と、上記絶縁膜パターンをマス
クとしてシヨツトキ接合金属の蒸着・リフトオフ
を行いゲート接合電極を形成する工程とを具備す
ることを特徴とする化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13700879A JPS5661169A (en) | 1979-10-25 | 1979-10-25 | Preparation of compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13700879A JPS5661169A (en) | 1979-10-25 | 1979-10-25 | Preparation of compound semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661169A JPS5661169A (en) | 1981-05-26 |
| JPS6154265B2 true JPS6154265B2 (ja) | 1986-11-21 |
Family
ID=15188645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13700879A Granted JPS5661169A (en) | 1979-10-25 | 1979-10-25 | Preparation of compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5661169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154147A (ja) * | 1988-12-06 | 1990-06-13 | Hitachi Constr Mach Co Ltd | 超音波探触子 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998559A (ja) * | 1982-11-27 | 1984-06-06 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS6037784A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS63276230A (ja) * | 1987-05-08 | 1988-11-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04260338A (ja) * | 1991-02-14 | 1992-09-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1979
- 1979-10-25 JP JP13700879A patent/JPS5661169A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154147A (ja) * | 1988-12-06 | 1990-06-13 | Hitachi Constr Mach Co Ltd | 超音波探触子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5661169A (en) | 1981-05-26 |
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