JPH0758716B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0758716B2 JPH0758716B2 JP60199714A JP19971485A JPH0758716B2 JP H0758716 B2 JPH0758716 B2 JP H0758716B2 JP 60199714 A JP60199714 A JP 60199714A JP 19971485 A JP19971485 A JP 19971485A JP H0758716 B2 JPH0758716 B2 JP H0758716B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、選択的なエピタキシャル結晶成長により、自
己整合でショットキー型電界効果トランジスタ（以下ME
SFETと略す）のソース、ドレインを形成することによ
り、高周波通信ならびに高速コンピュータ等に利用でき
る電界効果トランジスタの製造方法に関する。
己整合でショットキー型電界効果トランジスタ（以下ME
SFETと略す）のソース、ドレインを形成することによ
り、高周波通信ならびに高速コンピュータ等に利用でき
る電界効果トランジスタの製造方法に関する。
従来の技術 近年、衛星通信等にみられる数〜数十GHz帯を用いたア
ナログ高周波通信や、高速演算処理を必要とする高速コ
ンピュータ等のデジタル回路の分野において、半導体デ
バイスの高速化、低雑音化等の性能向上のための開発が
さかんに行なわれている。特に従来からの半導体の主流
であるシリコンに比べ、ヒ化ガリウム（以下GaAsと略
す）に代表されるIII−Ｖ族化合物半導体は、荷電担体
の移動度がシリコンに比べ大きく、より高速な半導体デ
バイスとして、アナログの分野はもちろん、デジタルの
分野においてもまさに実用化の域に達している。そして
さらに高速性能の向上を目ざし、短ゲート長化および、
寄生抵抗・寄生容量の低減のために、種々のIII−Ｖ族
化合物半導体によるMESFETが提案されている。
ナログ高周波通信や、高速演算処理を必要とする高速コ
ンピュータ等のデジタル回路の分野において、半導体デ
バイスの高速化、低雑音化等の性能向上のための開発が
さかんに行なわれている。特に従来からの半導体の主流
であるシリコンに比べ、ヒ化ガリウム（以下GaAsと略
す）に代表されるIII−Ｖ族化合物半導体は、荷電担体
の移動度がシリコンに比べ大きく、より高速な半導体デ
バイスとして、アナログの分野はもちろん、デジタルの
分野においてもまさに実用化の域に達している。そして
さらに高速性能の向上を目ざし、短ゲート長化および、
寄生抵抗・寄生容量の低減のために、種々のIII−Ｖ族
化合物半導体によるMESFETが提案されている。
以下、図面を参照しながら、上述したIII−Ｖ族化合物
半導体による従来の電界効果トランジスタの製造方法の
一例について説明する。
半導体による従来の電界効果トランジスタの製造方法の
一例について説明する。
第２図a,b,c,d,e,fは、従来のMESFETを作成する工程の
構造断面図である。第２図において１はGaAs半絶縁性基
板、２はGaAs MESFETのチャネルとなる活性層、３は前
記活性層２を選択イオン注入で形成するためのイオン注
入マスク、４は窒化シリコン（以下SiNと略す）膜、５
はダミーゲート6aを形成するためのマスクとなる二酸化
シリコン（以下SiO2と略す）パターン、６は後工程で前
記ダミーゲート6aとなる有機膜、７は前記SiO2パターン
５を弗素系プラズマ８により形成するためのフォトレジ
スト、９は前記SiO2パターン５をマスクとしてプラズマ
エッチングにより前記ダミーゲート6aを形成する酸素プ
ラズマ、ｌは、前記酸素プラズマ９を用いたプラズマエ
ッチングによるオーバーエッチ長、10は前記SiO2パター
ン５および前記ダミーゲート6aをマスクとしたシリコン
イオンビーム11の選択イオン注入により形成されたn+注
入部、12は前記ダミーゲート6aの反転パターンとして形
成したSiO2反転パターン、13,14はそれぞれ前記GaAs ME
SFETのゲートおよびソース・ドレイン電極である。
構造断面図である。第２図において１はGaAs半絶縁性基
板、２はGaAs MESFETのチャネルとなる活性層、３は前
記活性層２を選択イオン注入で形成するためのイオン注
入マスク、４は窒化シリコン（以下SiNと略す）膜、５
はダミーゲート6aを形成するためのマスクとなる二酸化
シリコン（以下SiO2と略す）パターン、６は後工程で前
記ダミーゲート6aとなる有機膜、７は前記SiO2パターン
５を弗素系プラズマ８により形成するためのフォトレジ
スト、９は前記SiO2パターン５をマスクとしてプラズマ
エッチングにより前記ダミーゲート6aを形成する酸素プ
ラズマ、ｌは、前記酸素プラズマ９を用いたプラズマエ
ッチングによるオーバーエッチ長、10は前記SiO2パター
ン５および前記ダミーゲート6aをマスクとしたシリコン
イオンビーム11の選択イオン注入により形成されたn+注
入部、12は前記ダミーゲート6aの反転パターンとして形
成したSiO2反転パターン、13,14はそれぞれ前記GaAs ME
SFETのゲートおよびソース・ドレイン電極である。
以上のように構成されたMESFETの製造方法について、以
下に説明する。
下に説明する。
まず活性層２をGaAs半絶縁性基板１上にイオン注入マス
ク３を用いた選択イオン注入により形成する（第２図
ａ）。次に、前記イオン注入マスク３を除去後、プラズ
マ化学気相蒸着（plasma−enhanced Chemical Vaper De
position以下Ｐ−CVDと略す）法によりSiN膜４を形成
し、続いて前記SiN膜４上に、有機膜６とSiO2膜とフォ
トレジスト膜とからなる３層膜を形成し、前記フォトレ
ジスト膜をフォトリソグラフィーによりパターニングし
フォトレジスト７を形成し、前記フォトレジスト７をマ
スクとして弗素系プラズマ８による反応性イオンエッチ
ング（Reactive Ion Etching以下RIEと略す）で前記SiO
2膜をパターニングしSiO2パターン５を形成する（第２
図ｂ）。
ク３を用いた選択イオン注入により形成する（第２図
ａ）。次に、前記イオン注入マスク３を除去後、プラズ
マ化学気相蒸着（plasma−enhanced Chemical Vaper De
position以下Ｐ−CVDと略す）法によりSiN膜４を形成
し、続いて前記SiN膜４上に、有機膜６とSiO2膜とフォ
トレジスト膜とからなる３層膜を形成し、前記フォトレ
ジスト膜をフォトリソグラフィーによりパターニングし
フォトレジスト７を形成し、前記フォトレジスト７をマ
スクとして弗素系プラズマ８による反応性イオンエッチ
ング（Reactive Ion Etching以下RIEと略す）で前記SiO
2膜をパターニングしSiO2パターン５を形成する（第２
図ｂ）。
次に前記フォトレジスト７および前記SiO2パターン５を
マスクとして酸素プラズマ９によるRIEで、前記有機膜
６を前記GaAs半絶縁性基板１に対し垂直に形成後、さら
にオーバーエッチを行ない、オーバーエッチ長ｌを有す
るダミーゲート6aを形成する。なお前記酸素プラズマ９
によるRIEにより前記フォトレジスト７は消失する（第
２図ｃ）。次に前記SiO2パターン５および前記ダミーゲ
ート6aをマスクとして、シリコンイオンビーム11の選択
イオン注入によりn+注入部10を形成する（第２図ｄ）。
マスクとして酸素プラズマ９によるRIEで、前記有機膜
６を前記GaAs半絶縁性基板１に対し垂直に形成後、さら
にオーバーエッチを行ない、オーバーエッチ長ｌを有す
るダミーゲート6aを形成する。なお前記酸素プラズマ９
によるRIEにより前記フォトレジスト７は消失する（第
２図ｃ）。次に前記SiO2パターン５および前記ダミーゲ
ート6aをマスクとして、シリコンイオンビーム11の選択
イオン注入によりn+注入部10を形成する（第２図ｄ）。
第２図ｄにおいて、前記n+注入部10は、前記ダミーゲー
ト6aに対し前記オーバーエッチ長ｌだけ離れて形成され
る。次にスパッタ法によりSiO2膜を形成後、前記ダミー
ゲート6aならびに前記有機膜６によるリフトオフ法によ
り、SiO2反転パターン12を形成する（第２図ｅ）。さら
に前記活性層２および前記n+注入部10に注入したイオン
を活性化するために800℃20分程度のアニールを行った
後、前記SiO2反転パターン12の一部および前記SiN膜４
の一部を除去し前記MESFETのソース・ドレイン電極14を
形成し、前記ソース・ドレイン電極14と前記n+注入部10
とがオーミック接触となるように460℃30秒程度のアロ
イングを行なう。最後に前記活性層２上の前記SiO2反転
パターン12の開口部にある前記SiN膜４を除去後ゲート1
3を形成することにより、前記GaAs MESFETが完成する
（第２図ｆ）。（例えば、山崎ら著，電気電子技術者協
会、電子デバイスに関する会合、第29巻、11号，第1772
頁〜第1777頁,1982年（IEEE Transactions on Electron
Devices,VOL.ED−29,NO.11,PP1772〜1777（1982）参
照）。以上のように、ダミーゲート6aをSiO2パターン５
に対しオーバーエッチ長ｌとなるように形成することに
より、ゲート13とn+注入部10とが、前記オーバーエッチ
長ｌだけ隔離した自己整合により形成され、GaAs MESFE
Tのゲート・ソース摩耗の寄生抵抗（以下Rsと略す）を
低減するとともに、前記オーバーエッチ長ｌによりゲー
ト耐圧も保たれ、前記GaAs MESFETの特性向上となるも
のである。
ト6aに対し前記オーバーエッチ長ｌだけ離れて形成され
る。次にスパッタ法によりSiO2膜を形成後、前記ダミー
ゲート6aならびに前記有機膜６によるリフトオフ法によ
り、SiO2反転パターン12を形成する（第２図ｅ）。さら
に前記活性層２および前記n+注入部10に注入したイオン
を活性化するために800℃20分程度のアニールを行った
後、前記SiO2反転パターン12の一部および前記SiN膜４
の一部を除去し前記MESFETのソース・ドレイン電極14を
形成し、前記ソース・ドレイン電極14と前記n+注入部10
とがオーミック接触となるように460℃30秒程度のアロ
イングを行なう。最後に前記活性層２上の前記SiO2反転
パターン12の開口部にある前記SiN膜４を除去後ゲート1
3を形成することにより、前記GaAs MESFETが完成する
（第２図ｆ）。（例えば、山崎ら著，電気電子技術者協
会、電子デバイスに関する会合、第29巻、11号，第1772
頁〜第1777頁,1982年（IEEE Transactions on Electron
Devices,VOL.ED−29,NO.11,PP1772〜1777（1982）参
照）。以上のように、ダミーゲート6aをSiO2パターン５
に対しオーバーエッチ長ｌとなるように形成することに
より、ゲート13とn+注入部10とが、前記オーバーエッチ
長ｌだけ隔離した自己整合により形成され、GaAs MESFE
Tのゲート・ソース摩耗の寄生抵抗（以下Rsと略す）を
低減するとともに、前記オーバーエッチ長ｌによりゲー
ト耐圧も保たれ、前記GaAs MESFETの特性向上となるも
のである。
発明が解決しようとする問題点 しかしながら上記のような構造では、選択イオン注入し
たイオンを活性化するためのアニールにおいて、注入し
たイオンの熱拡散により前記n+注入部10が、前記GaAs半
絶縁基板１の表面に平行な方向すなわちMESFETのチャネ
ルの方向へ拡がり、前記MESFETのピンチオフ電圧が、ゲ
ート長が短くなるほど負の方向に変化する、いわゆるシ
ョートチャネル効果が生じる。前記ショートチャネル効
果は、前記MESFETの前記Gateにより、ドレイン電流を制
御しにくくなるもので、ドレインコンダクタンス（以下
gdと略す）を上昇させ、相互コンダクタンス（以下gmと
略す）を低下させ、短ゲート長化が、かえって特性を劣
化させることになる。（例えば松本ら著，電子通信学会
技術報告，第82図，第131号，第89頁〜94頁，（SSD82−
69）参照），また前記n+注入部10はMESFETのソース・ソ
レインとなるが、前記MESFETの短ゲート長化に伴い、ソ
ース・ドレイン間隔も短くなり、GaAs半絶縁性基板１を
通じて前記n+注入部10の間すなわちソース・ドレイン間
を流れるリーク電流によっても、前記gdが上昇し、前記
gmが低下するため、特性向上の妨げとなるという問題点
を有していた。
たイオンを活性化するためのアニールにおいて、注入し
たイオンの熱拡散により前記n+注入部10が、前記GaAs半
絶縁基板１の表面に平行な方向すなわちMESFETのチャネ
ルの方向へ拡がり、前記MESFETのピンチオフ電圧が、ゲ
ート長が短くなるほど負の方向に変化する、いわゆるシ
ョートチャネル効果が生じる。前記ショートチャネル効
果は、前記MESFETの前記Gateにより、ドレイン電流を制
御しにくくなるもので、ドレインコンダクタンス（以下
gdと略す）を上昇させ、相互コンダクタンス（以下gmと
略す）を低下させ、短ゲート長化が、かえって特性を劣
化させることになる。（例えば松本ら著，電子通信学会
技術報告，第82図，第131号，第89頁〜94頁，（SSD82−
69）参照），また前記n+注入部10はMESFETのソース・ソ
レインとなるが、前記MESFETの短ゲート長化に伴い、ソ
ース・ドレイン間隔も短くなり、GaAs半絶縁性基板１を
通じて前記n+注入部10の間すなわちソース・ドレイン間
を流れるリーク電流によっても、前記gdが上昇し、前記
gmが低下するため、特性向上の妨げとなるという問題点
を有していた。
本発明は上記問題点に鑑み、ダミーゲート形成後、MESF
ETのソース・ドレインをエピタキシャル法により自己整
合で作成し、ショートチャネル効果を低減し、かつRsを
も低減され、もって高速高性能な電界効果トランジスタ
の製造方法を提供するものである。
ETのソース・ドレインをエピタキシャル法により自己整
合で作成し、ショートチャネル効果を低減し、かつRsを
も低減され、もって高速高性能な電界効果トランジスタ
の製造方法を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明の電界効果トランジ
スタの製造方法は、ゲートのパターン反転によるショッ
トキー型電界効果トランジスタの製造に際し、活性層を
有するIII−Ｖ族化合物半絶縁性基板上に、後工程でパ
ターン反転によりゲートを形成するためのダミーゲート
を形成し、前記ダミーゲートの両側の前記活性層上に、
低抵抗エピタキシャル層を成長させ、自己整合により前
記ショットキー型電界効果トランジスタのソースおよび
ドレインを形成すると同時に前記ダミーゲート上に、多
結晶質層または非晶質層を成長させ、さらに前記基板上
に第１の平坦化膜を形成後、エッチバックを行ない、露
呈した前記多結晶質層または前記非晶質層を除去し、次
に前記基板上に第２の平坦化膜を形成後、エッチバック
を行ない、露呈した前記ダミーゲートを除去し、パター
ン反転によりゲートを形成するものである。
スタの製造方法は、ゲートのパターン反転によるショッ
トキー型電界効果トランジスタの製造に際し、活性層を
有するIII−Ｖ族化合物半絶縁性基板上に、後工程でパ
ターン反転によりゲートを形成するためのダミーゲート
を形成し、前記ダミーゲートの両側の前記活性層上に、
低抵抗エピタキシャル層を成長させ、自己整合により前
記ショットキー型電界効果トランジスタのソースおよび
ドレインを形成すると同時に前記ダミーゲート上に、多
結晶質層または非晶質層を成長させ、さらに前記基板上
に第１の平坦化膜を形成後、エッチバックを行ない、露
呈した前記多結晶質層または前記非晶質層を除去し、次
に前記基板上に第２の平坦化膜を形成後、エッチバック
を行ない、露呈した前記ダミーゲートを除去し、パター
ン反転によりゲートを形成するものである。
本発明は、上記した工程によって、MESFETのソース・ド
レインを、活性層の上面にエピタキシャル層として形成
することにより、アニールを行なう必要がなく注入イオ
ンの熱拡散によるソース・ドレイン間隔の短縮化を防
ぎ、さらに低抵抗であるソース・ドレインをGaAs半絶縁
性基板に対し、活性層を介して形成することにより前記
ソース・ドレインからの前記GaAs半絶縁性基板へのリー
ク電流が抑制され、ショートチャネル効果が低減され
る。またソース・ドレインはゲートに対し自己整合で形
成されるため、Rsに寄与する寄生抵抗も少なく、MESFET
の高gm化ならびに高速性能の向上化をもたらすこととな
る。
レインを、活性層の上面にエピタキシャル層として形成
することにより、アニールを行なう必要がなく注入イオ
ンの熱拡散によるソース・ドレイン間隔の短縮化を防
ぎ、さらに低抵抗であるソース・ドレインをGaAs半絶縁
性基板に対し、活性層を介して形成することにより前記
ソース・ドレインからの前記GaAs半絶縁性基板へのリー
ク電流が抑制され、ショートチャネル効果が低減され
る。またソース・ドレインはゲートに対し自己整合で形
成されるため、Rsに寄与する寄生抵抗も少なく、MESFET
の高gm化ならびに高速性能の向上化をもたらすこととな
る。
実施例 以下本発明の一実施例の電界効果トランジスタの製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
第１図a,b,c,d,e,f,g,h,i,jは、本発明の一実施例にお
ける電界効果トランジスタの製造方法を示した構造断面
図である。
ける電界効果トランジスタの製造方法を示した構造断面
図である。
第１図a,b,c,d,e,f,g,h,i,jにおいて、21はGaAs半絶縁
性基板、22はイオン注入マスク23を用いたシリコンイオ
ンビーム24の選択イオン注入により形成したGaAa MESFE
Tの活性層、25はゲートパターン、26は前記ゲートパタ
ーン25をマスクとした弗素系プラズマ27によるエッチン
グによりダミーゲート26aを形成する絶縁膜、28は前記
活性層22上に低抵抗エピタキシャル層として形成した前
記GaAs MESFETのソース・ドレイン層、29は前記ダミー
ゲート26a上、および前記絶縁膜26上に非晶質もしくは
多結晶質な膜として形成した堆積層、30は前記堆積層29
を選択的に除去するための有機膜、31は前記ソース・ド
レイン層28とオーミック接合したソース・ドレイン電
極、32は前記ダミーゲート26aの反転パターンとなるゲ
ート反転レジスト、33はゲート34を前記ゲート反転レジ
スト32とともに、リフトオフ法で形成するためのリフト
オフレジストである。
性基板、22はイオン注入マスク23を用いたシリコンイオ
ンビーム24の選択イオン注入により形成したGaAa MESFE
Tの活性層、25はゲートパターン、26は前記ゲートパタ
ーン25をマスクとした弗素系プラズマ27によるエッチン
グによりダミーゲート26aを形成する絶縁膜、28は前記
活性層22上に低抵抗エピタキシャル層として形成した前
記GaAs MESFETのソース・ドレイン層、29は前記ダミー
ゲート26a上、および前記絶縁膜26上に非晶質もしくは
多結晶質な膜として形成した堆積層、30は前記堆積層29
を選択的に除去するための有機膜、31は前記ソース・ド
レイン層28とオーミック接合したソース・ドレイン電
極、32は前記ダミーゲート26aの反転パターンとなるゲ
ート反転レジスト、33はゲート34を前記ゲート反転レジ
スト32とともに、リフトオフ法で形成するためのリフト
オフレジストである。
以上のように構成された電界効果トランジスタの製造方
法について、以下第１図を用いて説明する。
法について、以下第１図を用いて説明する。
第１図は製造工程を示したものであって、まず比抵抗が
107Ωcm以上であるGaAs半絶縁性基板21上に、加速電圧
を100KeVとしたシリコンイオンビーム24を、フォトレジ
ストをパターニングしたイオン注入マスク23を用いてド
ース量6.0×1012dose/cm2として選択イオン注入し、活
性層22を形成する（第１図ａ）。次に前記イオン注入マ
スク23を有機溶剤で除去後、SiO2膜を減圧化学気相蒸着
（Low Pressure Chemical Vaper Deposition,以下LPCVD
と略す）法により約0.2μｍ厚に形成し、850℃20分間の
キャップアニールにより前記活性層22の活性化を行な
う。次に前記SiO2膜を除去後再びLPCVD法によりSiO2膜
を厚さ約0.8μｍに形成し、後工程でダミーゲート26aと
なる絶縁膜26とした後、リフトオフ法によりアルミニウ
ム（以下Alと略す）を厚さ0.1μｍとしたゲートパター
ン25を形成する（第１図ｂ）。
107Ωcm以上であるGaAs半絶縁性基板21上に、加速電圧
を100KeVとしたシリコンイオンビーム24を、フォトレジ
ストをパターニングしたイオン注入マスク23を用いてド
ース量6.0×1012dose/cm2として選択イオン注入し、活
性層22を形成する（第１図ａ）。次に前記イオン注入マ
スク23を有機溶剤で除去後、SiO2膜を減圧化学気相蒸着
（Low Pressure Chemical Vaper Deposition,以下LPCVD
と略す）法により約0.2μｍ厚に形成し、850℃20分間の
キャップアニールにより前記活性層22の活性化を行な
う。次に前記SiO2膜を除去後再びLPCVD法によりSiO2膜
を厚さ約0.8μｍに形成し、後工程でダミーゲート26aと
なる絶縁膜26とした後、リフトオフ法によりアルミニウ
ム（以下Alと略す）を厚さ0.1μｍとしたゲートパター
ン25を形成する（第１図ｂ）。
次に前記ゲートパターン25をマスクとして、弗素系プラ
ズマ27によるRIEにより前記絶縁膜26を前記GaAs半絶縁
性基板21に対しほぼ垂直な異方性エッチングを行ないダ
ミーゲート26aを形成する（第１図ｃ）。次にAlからな
る前記ゲートパターン25を塩酸で除去後分子線エピタキ
シャル（Molecular Beam Epitaxial以下MBEと略す）法
により基板温度600℃で、シリコンをドーパントしたキ
ャリア密度約３×1018cm-1とした低抵抗GaAsを堆積する
ことにより、前記活性層22上にはエピタキシャル成長し
た低抵抗GaAsからなるソース・ドレイン層28が、また同
時に前記ダミーゲート26a上ならびに前記絶縁膜26上に
は、多結晶化し高抵抗となったGaAsからなる堆積層29が
形成される（第１図ｄ）。
ズマ27によるRIEにより前記絶縁膜26を前記GaAs半絶縁
性基板21に対しほぼ垂直な異方性エッチングを行ないダ
ミーゲート26aを形成する（第１図ｃ）。次にAlからな
る前記ゲートパターン25を塩酸で除去後分子線エピタキ
シャル（Molecular Beam Epitaxial以下MBEと略す）法
により基板温度600℃で、シリコンをドーパントしたキ
ャリア密度約３×1018cm-1とした低抵抗GaAsを堆積する
ことにより、前記活性層22上にはエピタキシャル成長し
た低抵抗GaAsからなるソース・ドレイン層28が、また同
時に前記ダミーゲート26a上ならびに前記絶縁膜26上に
は、多結晶化し高抵抗となったGaAsからなる堆積層29が
形成される（第１図ｄ）。
次にフォトレジストをスピン塗布後、酸素プラズマによ
る前記フォトレジストのエッチングを行ない、前記堆積
層29を頭出しした有機膜30とする（第１図ｅ）。次に頭
出しされた前記堆積層29を酒石酸・過酸化水素系のGaAs
エッチャントで除去する（第１図ｆ）。次に前記有機膜
30を有機溶剤で除去後、金・ゲルマニウム系合金からな
るオーミック電極を形成し、ソース・ドレイン電極31と
する（第１図ｇ）。次にネガ型レジストをスピン塗布
後、再び酸素プラズマによる前記ネガ型レジストのエッ
チングを行ないゲート反転レジスト32を形成し前記ダミ
ーゲート26aの頭出しを行なう（第１図ｈ）。次に、ポ
ジ型レジストにより前記ダミーゲート26aの頭出しの部
分が充分露呈するようにパターニングを行ないリフトオ
フレジスト33とした後、弗酸系のエッチャントで前記ダ
ミーゲート26aを除去する（第１図ｉ）。次にAlを真空
蒸着し、前記リフトオフレジスト33ならびに前記ゲート
反転レジスト32の除去によるリフトオフ法によりゲート
34を形成する（第１図ｊ）。
る前記フォトレジストのエッチングを行ない、前記堆積
層29を頭出しした有機膜30とする（第１図ｅ）。次に頭
出しされた前記堆積層29を酒石酸・過酸化水素系のGaAs
エッチャントで除去する（第１図ｆ）。次に前記有機膜
30を有機溶剤で除去後、金・ゲルマニウム系合金からな
るオーミック電極を形成し、ソース・ドレイン電極31と
する（第１図ｇ）。次にネガ型レジストをスピン塗布
後、再び酸素プラズマによる前記ネガ型レジストのエッ
チングを行ないゲート反転レジスト32を形成し前記ダミ
ーゲート26aの頭出しを行なう（第１図ｈ）。次に、ポ
ジ型レジストにより前記ダミーゲート26aの頭出しの部
分が充分露呈するようにパターニングを行ないリフトオ
フレジスト33とした後、弗酸系のエッチャントで前記ダ
ミーゲート26aを除去する（第１図ｉ）。次にAlを真空
蒸着し、前記リフトオフレジスト33ならびに前記ゲート
反転レジスト32の除去によるリフトオフ法によりゲート
34を形成する（第１図ｊ）。
以上のように本実施例によれば、GaAs FETのソース・ド
レイン層28をエピタキシャル成長により形成するため、
前記ソース・ドレイン層28の活性化のための熱処理を必
要とせず、もってキャリアを提供する不純物イオン（本
実施例ではシリコン）の熱拡散による分布変化が生じる
ことなく、さらに前記ソース・ドレイン層28が、活性層
22の上部に形成され、直接GaAs半絶縁性基板に接しない
ため、低抵抗な前記ソース・ドレイン層28から前記GaAs
半絶縁性基板21へのリーク電流も少なく、ショートチャ
ネル効果の低減となり、高gm化ならびに高周波特性の大
幅な向上となる。
レイン層28をエピタキシャル成長により形成するため、
前記ソース・ドレイン層28の活性化のための熱処理を必
要とせず、もってキャリアを提供する不純物イオン（本
実施例ではシリコン）の熱拡散による分布変化が生じる
ことなく、さらに前記ソース・ドレイン層28が、活性層
22の上部に形成され、直接GaAs半絶縁性基板に接しない
ため、低抵抗な前記ソース・ドレイン層28から前記GaAs
半絶縁性基板21へのリーク電流も少なく、ショートチャ
ネル効果の低減となり、高gm化ならびに高周波特性の大
幅な向上となる。
なお、本実施例ではダミーゲート26aをSiO2膜からなる
絶縁膜26より形成したが、ダミーゲート26aは、GaAsの
活性層22と反応しないものならば何でもよく、例えば窒
化シリコン（SiN）や窒化アルミニウム（AlN）等の絶縁
膜や、タングステン（Ｗ）、レニウム（Re）、モリブデ
ン（Mo）等の高融点金属もしくはそれらの合金ならびに
シリサイド等としてもよい。またソース・ドレイン層28
の形成をMBE法で行なったが、ソース・ドレイン層28の
形成は、GaAsの活性層22にエピタキシャル成長する方法
であれば何でもよく、例えば液相エピタキシャル（Liqu
idphase Epitaxial（LPE））法や気相エピタキシャル
（Vaper Phase Epitaxial（VPE））法、もしくは有機金
属気相蒸着（Metal Organic Chemical Vaper Depositio
n（Mo−CVD））法により形成してもよい。
絶縁膜26より形成したが、ダミーゲート26aは、GaAsの
活性層22と反応しないものならば何でもよく、例えば窒
化シリコン（SiN）や窒化アルミニウム（AlN）等の絶縁
膜や、タングステン（Ｗ）、レニウム（Re）、モリブデ
ン（Mo）等の高融点金属もしくはそれらの合金ならびに
シリサイド等としてもよい。またソース・ドレイン層28
の形成をMBE法で行なったが、ソース・ドレイン層28の
形成は、GaAsの活性層22にエピタキシャル成長する方法
であれば何でもよく、例えば液相エピタキシャル（Liqu
idphase Epitaxial（LPE））法や気相エピタキシャル
（Vaper Phase Epitaxial（VPE））法、もしくは有機金
属気相蒸着（Metal Organic Chemical Vaper Depositio
n（Mo−CVD））法により形成してもよい。
発明の効果 以上のように本発明は以下の効果を有している。
（１）ソース、ドレイントの活性化のための熱処理が不
要であり、キャリア分布が変化しない。
要であり、キャリア分布が変化しない。
（２）ソース、ドレインが、ダミーゲートの極近傍に容
易に形成され、寄生抵抗が大幅に低減される。
易に形成され、寄生抵抗が大幅に低減される。
（３）ダミーゲートのパターン反転によりゲート電極が
形成されるため、抵抗を大幅に低減したゲート電極を容
易に形成できる。
形成されるため、抵抗を大幅に低減したゲート電極を容
易に形成できる。
（４）以上の結果、素子の高周波特性が大幅に改善され
るとともに素子の作製も容易である。
るとともに素子の作製も容易である。
第１図a,b,c,d,e,f,g,h,i,jは本発明の一実施例におけ
る電界効果トランジスタの製造方法を示す構造断面図、
第２図a,b,c,d,e,fは従来の電界効果トランジスタの製
造方法を示す構造断面図である。 1,21……GaAs半絶縁性基板、2,22……活性層、3,23……
イオン注入マスク、４……窒化シリコン膜、6a,26a……
ダミーゲート、11,24……シリコンイオンビーム、10…
…n+注入部、12……SiO2反転パターン、13,34……ゲー
ト、14,31……ソース・ドレイン電極、28……ソース・
ドレイン層、29……堆積層、6,30……有機膜、32……ゲ
ート反転レジスト、33……リフトオフレジスト。
る電界効果トランジスタの製造方法を示す構造断面図、
第２図a,b,c,d,e,fは従来の電界効果トランジスタの製
造方法を示す構造断面図である。 1,21……GaAs半絶縁性基板、2,22……活性層、3,23……
イオン注入マスク、４……窒化シリコン膜、6a,26a……
ダミーゲート、11,24……シリコンイオンビーム、10…
…n+注入部、12……SiO2反転パターン、13,34……ゲー
ト、14,31……ソース・ドレイン電極、28……ソース・
ドレイン層、29……堆積層、6,30……有機膜、32……ゲ
ート反転レジスト、33……リフトオフレジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−5582（ＪＰ，Ａ) 特開 昭59−165461（ＪＰ，Ａ) 特開 昭59−161076（ＪＰ，Ａ) 特開 昭59−222965（ＪＰ，Ａ) 特開 昭59−229875（ＪＰ，Ａ) 特開 昭58−85570（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ゲートのパターン反転によるショットキー
型電界効果トランジスタの製造に際し、活性層を有する
III−Ｖ族化合物半絶縁性基板上に、後工程でパターン
反転によりゲートを形成するためのダミーゲートを形成
し、 前記ダミーゲートの両側の前記活性層上に、低抵抗エピ
タキシャル層を成長させ、自己整合により前記ショット
キー型電界効果トランジスタのソースおよびドレインを
形成すると同時に前記ダミーゲート上に、多結晶質層ま
たは非晶質層を成長させ、 さらに前記基板上に第１の平坦化膜を形成後、エッチバ
ックを行ない、露呈した前記多結晶質層または前記非晶
質層を除去し、 次に前記基板上に第２の平坦化膜を形成後、エッチバッ
クを行ない、露呈した前記ダミーゲートを除去し、パタ
ーン反転によりゲートを形成する、電界効果トランジス
タの製造方法。 - 【請求項２】ダミーゲートを、酸化シリコン，窒化シリ
コン，高融点金属または高融点金属合金とする、特許請
求の範囲第１項に記載の電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199714A JPH0758716B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199714A JPH0758716B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260268A JPS6260268A (ja) | 1987-03-16 |
| JPH0758716B2 true JPH0758716B2 (ja) | 1995-06-21 |
Family
ID=16412387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199714A Expired - Lifetime JPH0758716B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758716B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541230B2 (ja) * | 1987-08-06 | 1996-10-09 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS5885570A (ja) * | 1981-11-18 | 1983-05-21 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
| JPH0618217B2 (ja) * | 1983-03-03 | 1994-03-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS59165461A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS59229875A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1985
- 1985-09-10 JP JP60199714A patent/JPH0758716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260268A (ja) | 1987-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |