JPS6215863A - 自己整合金属−半導体電界効果トランジスタの製造方法 - Google Patents
自己整合金属−半導体電界効果トランジスタの製造方法Info
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- JPS6215863A JPS6215863A JP61135125A JP13512586A JPS6215863A JP S6215863 A JPS6215863 A JP S6215863A JP 61135125 A JP61135125 A JP 61135125A JP 13512586 A JP13512586 A JP 13512586A JP S6215863 A JPS6215863 A JP S6215863A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は自己整合金属−半導体電界効果型トランジスタ
(MESFET)の製造方法に関する。
(MESFET)の製造方法に関する。
このトランジスタは半導体基体上に形成され、且つ電流
チャネルと、関連したソース、ゲート及びドレインの各
電極とを持っている。この製造方法はGaAsの如きI
−V族化合物半導体を使う技術に特に適している。
チャネルと、関連したソース、ゲート及びドレインの各
電極とを持っている。この製造方法はGaAsの如きI
−V族化合物半導体を使う技術に特に適している。
B、開示の概要
本明細書はリセスド(埋設された〕耐火性サブミクロン
・ゲートを持つ自己整合MESFET構造(10,30
)の製造方法を開示している。
・ゲートを持つ自己整合MESFET構造(10,30
)の製造方法を開示している。
GaAsのような■−v族化合物半導体から成る半絶縁
性基体(11,31)上にチャネル(12,32)を形
成し、次にアニールを施した後、耐火性ゲート(13G
、33G)が付着されノ(ターン化される。次に、MO
CVD又はMBEプロセスを使って例えばGa AsO
高濃度でドープされたコンタクト層が成長され、結果と
して、材料の多結晶(14P、34P)がゲート部分の
上に成長し、材料の単結晶(14S、14D、54S、
34D)が露出した半導体基体上に成長する。次に、多
結晶材料は選択的蝕刻プロセスで除去され、次に、ソー
ス及びドレイン電極(15S、15D、35S、35D
)が付着される。プロセスの信頼性を向上させるために
、絶縁性側壁(45−43)をゲート(33G)の垂直
エツジに与え、これによりソース対ゲート、又はドレイ
ン対ゲートの短絡を回避することが出来る。
性基体(11,31)上にチャネル(12,32)を形
成し、次にアニールを施した後、耐火性ゲート(13G
、33G)が付着されノ(ターン化される。次に、MO
CVD又はMBEプロセスを使って例えばGa AsO
高濃度でドープされたコンタクト層が成長され、結果と
して、材料の多結晶(14P、34P)がゲート部分の
上に成長し、材料の単結晶(14S、14D、54S、
34D)が露出した半導体基体上に成長する。次に、多
結晶材料は選択的蝕刻プロセスで除去され、次に、ソー
ス及びドレイン電極(15S、15D、35S、35D
)が付着される。プロセスの信頼性を向上させるために
、絶縁性側壁(45−43)をゲート(33G)の垂直
エツジに与え、これによりソース対ゲート、又はドレイ
ン対ゲートの短絡を回避することが出来る。
C1従来の技術
MES FETはマイクロウェーブ技術のみならず、ス
イッチング及びデータ処理システムのアプリケーション
においても、確固たる地位を占める素子となった。その
秀れた装置の特性のために、GaAsの構造が注目を集
めるようになり、高速度の集積回路のアプリケーション
のためのサブミクロンのFET、即ちゲートの長さが1
ミクロン以下のトランジスタに対する要求が増加してい
る。
イッチング及びデータ処理システムのアプリケーション
においても、確固たる地位を占める素子となった。その
秀れた装置の特性のために、GaAsの構造が注目を集
めるようになり、高速度の集積回路のアプリケーション
のためのサブミクロンのFET、即ちゲートの長さが1
ミクロン以下のトランジスタに対する要求が増加してい
る。
多様なFET構造が提案されておシ、殆んどの提案のね
らいは、デバイスの最大動作速度を実質的に決定するゲ
ートの長さと寄生抵抗とを減少することにある。そのよ
うなプロセスは以下の文献に記載されている。
らいは、デバイスの最大動作速度を実質的に決定するゲ
ートの長さと寄生抵抗とを減少することにある。そのよ
うなプロセスは以下の文献に記載されている。
(イ) 1982年の゛電子デバイスに関するIEEE
論文誌(I EEE Transactions o
nElectron Devices ) ”第ED
−29巻第1541頁以下の横山の文献。
論文誌(I EEE Transactions o
nElectron Devices ) ”第ED
−29巻第1541頁以下の横山の文献。
(ロ) 1983年の”固体回路のI EEEジャー
ナル(IgEE Journal of 5ol
id 5tateCircuits )″第5C−1
8巻第520頁以下の横山の文献。
ナル(IgEE Journal of 5ol
id 5tateCircuits )″第5C−1
8巻第520頁以下の横山の文献。
(ハ) 1982年の“電子デバイスに関するIEEE
論文誌(I EEE Transactions
onElectron Devices )”第ED
−29巻第1772頁以下の山崎の文献。
論文誌(I EEE Transactions
onElectron Devices )”第ED
−29巻第1772頁以下の山崎の文献。
に) 1983年の゛電子デバイスに関するIEEE論
文誌(I EEE Journal on El
ectronDevices )”第gD−30巻第6
63頁以下の加藤の文献。
文誌(I EEE Journal on El
ectronDevices )”第gD−30巻第6
63頁以下の加藤の文献。
提案された構造は、本質的に2つのタイプがある。第1
のタイプ(a)は最初のメタライゼーションとして耐火
性ゲート付着後付着れを850°C又はそれ以上の温度
で、インブラント後にアニール処理するタイプと、第2
のタイプ(b)は酸化物又はフォトレジストで構成され
るパダミー”ゲートを最初に使うタイプであって、最終
処理ステップの最後のゲート・メタライゼーションでダ
ミー・ゲートを置換し、従って、高温のアニール温度に
耐える必要がないものである。技術的に言えば、第1の
プロセス(a)は簡単であるけれども、ゲート物質の選
択に制限がある。更にまた、プロセス(、)は、それ自
体問題を含むインプランテーションを必要としない自己
整合コンタクトを有する構造を与え、基体へのチャージ
注入を減少し、且つチャネルとの容量結合、即ち短チヤ
ネル効果を減少するコンタクト形状を与える。
のタイプ(a)は最初のメタライゼーションとして耐火
性ゲート付着後付着れを850°C又はそれ以上の温度
で、インブラント後にアニール処理するタイプと、第2
のタイプ(b)は酸化物又はフォトレジストで構成され
るパダミー”ゲートを最初に使うタイプであって、最終
処理ステップの最後のゲート・メタライゼーションでダ
ミー・ゲートを置換し、従って、高温のアニール温度に
耐える必要がないものである。技術的に言えば、第1の
プロセス(a)は簡単であるけれども、ゲート物質の選
択に制限がある。更にまた、プロセス(、)は、それ自
体問題を含むインプランテーションを必要としない自己
整合コンタクトを有する構造を与え、基体へのチャージ
注入を減少し、且つチャネルとの容量結合、即ち短チヤ
ネル効果を減少するコンタクト形状を与える。
本発明のプロセスは、耐火性ゲートに関連し7た利点を
有する耐火性ゲートF’ETデバイスの製造に向けられ
ているけれども、この新規なデバイスはゲート付着後の
アニーリング熱処理を必要としないから、ゲート金属は
高いアニール温度に耐える必要がない。ゲートに与えら
れる最高の温度は、後続するMOCVD又はMBEプロ
セスの間で、約550°C乃至600°Cの温度である
。本発明はより広い範囲のゲート材料の使用を可能にす
る。
有する耐火性ゲートF’ETデバイスの製造に向けられ
ているけれども、この新規なデバイスはゲート付着後の
アニーリング熱処理を必要としないから、ゲート金属は
高いアニール温度に耐える必要がない。ゲートに与えら
れる最高の温度は、後続するMOCVD又はMBEプロ
セスの間で、約550°C乃至600°Cの温度である
。本発明はより広い範囲のゲート材料の使用を可能にす
る。
信頼性があシ且つ精密な高速度PET製造プロセスの開
発において、特に、自己整合ゲート技術と、リセスド・
チャネル構造のような特別な技術と装置構造とが導入さ
れて来た。これらの技術は、例えば、リサーチ・スタデ
イズ・プレス(Re5earStudies Pre
ss)が刊行した1982年版のベンジエリ(R,S、
Pengelly)著の「マイクロウェーブ電界効果型
トランジスタの理論、設計及び応用J (Microw
ave Field−EffectTransist
ors−Theory、Design andApp
lications )と題する書籍の第4章の129
頁以降に記載されている。上述した構造は、リセス(く
ぼみ)の蝕刻の後でゲートの付着が行われるという点と
、デバイスの閾値電圧がリセスの深さに大きく左右され
るという点と、蝕刻のプロセスが充分な精密さで制御す
るのは困難であるという点とが共通した弱点である。
発において、特に、自己整合ゲート技術と、リセスド・
チャネル構造のような特別な技術と装置構造とが導入さ
れて来た。これらの技術は、例えば、リサーチ・スタデ
イズ・プレス(Re5earStudies Pre
ss)が刊行した1982年版のベンジエリ(R,S、
Pengelly)著の「マイクロウェーブ電界効果型
トランジスタの理論、設計及び応用J (Microw
ave Field−EffectTransist
ors−Theory、Design andApp
lications )と題する書籍の第4章の129
頁以降に記載されている。上述した構造は、リセス(く
ぼみ)の蝕刻の後でゲートの付着が行われるという点と
、デバイスの閾値電圧がリセスの深さに大きく左右され
るという点と、蝕刻のプロセスが充分な精密さで制御す
るのは困難であるという点とが共通した弱点である。
本発明のプロセスは本質的には、プロセスの順序が逆に
されたことによる利点を与える。逆にされたプロセスの
順序とはゲートが最初に付着され、その後続ステップで
リセス構造が形成されることである。その結果、新しい
プロセスはゲート金属の全面付着を可能とし、微妙で精
密なリセス蝕刻工程を必要としない。
されたことによる利点を与える。逆にされたプロセスの
順序とはゲートが最初に付着され、その後続ステップで
リセス構造が形成されることである。その結果、新しい
プロセスはゲート金属の全面付着を可能とし、微妙で精
密なリセス蝕刻工程を必要としない。
ch 本発明に従った新規なプロセスは、金属マスク
又は酸化物マスク上で、Ga AsやGa A It
Asのような少くとも成る種の半導体材料の成長が局部
的に多結晶になるという事実を利用する。このプロセス
はまた、多結晶材料の蝕刻速度が単結晶材料の蝕刻速度
よシ遥かに速いという事実を利用している。換言すれば
、半導体基体上に成長した単結晶材料は単純な蝕刻液に
は侵されないので、これは、金属マスク又は酸化物マス
クの上に成長した多結晶領域全簡単な湿式蝕刻ステップ
で除去できることを意味する。
又は酸化物マスク上で、Ga AsやGa A It
Asのような少くとも成る種の半導体材料の成長が局部
的に多結晶になるという事実を利用する。このプロセス
はまた、多結晶材料の蝕刻速度が単結晶材料の蝕刻速度
よシ遥かに速いという事実を利用している。換言すれば
、半導体基体上に成長した単結晶材料は単純な蝕刻液に
は侵されないので、これは、金属マスク又は酸化物マス
クの上に成長した多結晶領域全簡単な湿式蝕刻ステップ
で除去できることを意味する。
酸化マスク上の成長が多結晶であること、そして多結晶
及び単結晶の半導体材料の蝕刻速度が大きく相異してい
るという事実は公知であり、成る限られた応用(本発明
のプロセスとは本質的に異なっている)は以下の刊行物
に記載されている。
及び単結晶の半導体材料の蝕刻速度が大きく相異してい
るという事実は公知であり、成る限られた応用(本発明
のプロセスとは本質的に異なっている)は以下の刊行物
に記載されている。
米国特許第4426767号は、背景技術の説明の項で
、多結晶は以降の処理ステップに干渉してデバイスの性
能を悪化させるので、マスク上の多結晶材料の形成は望
ましくないと記載している。
、多結晶は以降の処理ステップに干渉してデバイスの性
能を悪化させるので、マスク上の多結晶材料の形成は望
ましくないと記載している。
1984年5月の日本の応用物理誌、Vol、26、N
o、5のL642頁乃至545頁に掲載された「MOC
VDを用いた選択成長n 層を有するW S I /
T i N / Auゲートの自己整合GaAsMES
FET J (A WS I / TiN/Au
GateSelf−Aligned GaAs ME
SFETwith 5electively Gro
wn n −Layerusing MOCVD
)と題する金材の文献は金で構成された表面層のゲート
を使うことにより多結晶材料の成長を回避する複雑なプ
ロセスを開示している。
o、5のL642頁乃至545頁に掲載された「MOC
VDを用いた選択成長n 層を有するW S I /
T i N / Auゲートの自己整合GaAsMES
FET J (A WS I / TiN/Au
GateSelf−Aligned GaAs ME
SFETwith 5electively Gro
wn n −Layerusing MOCVD
)と題する金材の文献は金で構成された表面層のゲート
を使うことにより多結晶材料の成長を回避する複雑なプ
ロセスを開示している。
米国特許第4111725号は、連続した誘電体層を設
けるステップと、下にある半導体表面を露出するため開
口を開けるステップと、半導体及び誘電体マスクの表面
上に単結晶及び多結晶材料を成長するためにMBEプロ
セスを用いるステップとを含んだ、ソース及びドレイン
電極を形成する方法を開示している。後続する蝕刻は誘
電体マスクを溶解させて、多結晶材料をリフト・オフす
る。
けるステップと、下にある半導体表面を露出するため開
口を開けるステップと、半導体及び誘電体マスクの表面
上に単結晶及び多結晶材料を成長するためにMBEプロ
セスを用いるステップとを含んだ、ソース及びドレイン
電極を形成する方法を開示している。後続する蝕刻は誘
電体マスクを溶解させて、多結晶材料をリフト・オフす
る。
1986年のI EEEのGaAsICシンポジューム
におけるキム(M、E、Kim )等の「選択的MOC
vDエピタキシ及びプレーナ・イオンインプランテーシ
ョンを使ったGa A I As/ Ga As集積光
電子トランスミッタJ (Ga AJ! As/Ga
AsIntegrated Optoelectro
nicTransmitter )と題する論文は光学
デバイス構造の製造方法を記載している。この論文は、
多結晶材料が成長され、次に化学蝕刻で除去される誘電
体マスクの使用を含んでいる。
におけるキム(M、E、Kim )等の「選択的MOC
vDエピタキシ及びプレーナ・イオンインプランテーシ
ョンを使ったGa A I As/ Ga As集積光
電子トランスミッタJ (Ga AJ! As/Ga
AsIntegrated Optoelectro
nicTransmitter )と題する論文は光学
デバイス構造の製造方法を記載している。この論文は、
多結晶材料が成長され、次に化学蝕刻で除去される誘電
体マスクの使用を含んでいる。
上述のすべての刊行物は、本発明の如(F”ETの金属
ゲートをマスクとして用い、そして■−■族化合物層を
付着した時金属ゲート上に多結晶材料を成長させ、これ
によシ、後続するプロセスで多結晶をトランジスタのゲ
ート領域において選択的に蝕刻出来るようにすることは
教示又は示唆していない。
ゲートをマスクとして用い、そして■−■族化合物層を
付着した時金属ゲート上に多結晶材料を成長させ、これ
によシ、後続するプロセスで多結晶をトランジスタのゲ
ート領域において選択的に蝕刻出来るようにすることは
教示又は示唆していない。
D9発明が解決しようとする問題点
本発明の目的は従来必要であった厳密な処理ステップを
用いることなく、サブミクロンの耐火性リセスド・ゲー
トを有する自己整合金属−半導体電界効果型トランジス
タ(MESFET)構造を製欲する方法を提供すること
にある。
用いることなく、サブミクロンの耐火性リセスド・ゲー
トを有する自己整合金属−半導体電界効果型トランジス
タ(MESFET)構造を製欲する方法を提供すること
にある。
本発明の他の目的は、ゲート・コンタクトと、高度にド
ープされたソース及びトンイン・コンタクト領域との間
に効果的に自己整合を与え、且つ精密なリセス蝕刻ステ
ップを必要としないでチャネルのリセス構造を与えるM
ESFETの製造方法を提供することにあ・る。
ープされたソース及びトンイン・コンタクト領域との間
に効果的に自己整合を与え、且つ精密なリセス蝕刻ステ
ップを必要としないでチャネルのリセス構造を与えるM
ESFETの製造方法を提供することにあ・る。
E1問題点を解決するだめの手段
本発明では、半絶縁性の半導体基体にチャネルを形成し
た後、先ず金属ゲートを形成し、次に、高濃度にドープ
された半導体コンタクト層を成長させる。成長したコン
タクト層14は金属ゲート領域上では多結晶になり、半
導体基体領域上では単結晶になる。多結晶と単結晶の蝕
刻速度の違いを利用することによシ、金属ゲート領域上
の多結晶のコンタクト層部分を簡単に選択的に除去する
ことができる。従って、精密制御を必要とする処理ステ
ップを用いることなく簡単にリセスド(埋込み)ゲート
構造を得ることが出来る。
た後、先ず金属ゲートを形成し、次に、高濃度にドープ
された半導体コンタクト層を成長させる。成長したコン
タクト層14は金属ゲート領域上では多結晶になり、半
導体基体領域上では単結晶になる。多結晶と単結晶の蝕
刻速度の違いを利用することによシ、金属ゲート領域上
の多結晶のコンタクト層部分を簡単に選択的に除去する
ことができる。従って、精密制御を必要とする処理ステ
ップを用いることなく簡単にリセスド(埋込み)ゲート
構造を得ることが出来る。
本発明は従来から知られているFETの製造方法が持っ
ている欠点を克服することを意図(−ている。本発明で
与えられる主たる利点は、本発明の方法によって、幾つ
かの精密な処理ステップを回避することが出来るので、
プロセスの簡単化と信頼性を与えることである。また、
本発明のプロセスは、大部分の精密な構造部分を自己整
合のプロセスで与えるので、ゲート長全1ミクロンよシ
遥かに小さくすることが出来、且つ非常に低いソース−
ゲート抵抗が与えられ、従って、高速度集積回路用FE
Tの製造が可能である。特に、ソース対ゲート及びドレ
イン対ゲートの短絡を回避するため、ゲート電極の垂直
エツジの絶縁側壁を使った時、プロセスの信頼性及び再
現性が改善される。
ている欠点を克服することを意図(−ている。本発明で
与えられる主たる利点は、本発明の方法によって、幾つ
かの精密な処理ステップを回避することが出来るので、
プロセスの簡単化と信頼性を与えることである。また、
本発明のプロセスは、大部分の精密な構造部分を自己整
合のプロセスで与えるので、ゲート長全1ミクロンよシ
遥かに小さくすることが出来、且つ非常に低いソース−
ゲート抵抗が与えられ、従って、高速度集積回路用FE
Tの製造が可能である。特に、ソース対ゲート及びドレ
イン対ゲートの短絡を回避するため、ゲート電極の垂直
エツジの絶縁側壁を使った時、プロセスの信頼性及び再
現性が改善される。
F、実施例
先ず第1図を参照すると、本発明の原理に従って製造さ
れたMESF’ETの第1実施例が示されている。ME
SFETloは半絶縁性(SI )GaAs基体11上
に形成される。自己整合F’ET装置10は約50ナノ
メータの厚さを持つ相対的に浅いn型チャネル12と、
毎立方糎当シ4×1017原子の大きさの不純物濃度と
を持っている。
れたMESF’ETの第1実施例が示されている。ME
SFETloは半絶縁性(SI )GaAs基体11上
に形成される。自己整合F’ET装置10は約50ナノ
メータの厚さを持つ相対的に浅いn型チャネル12と、
毎立方糎当シ4×1017原子の大きさの不純物濃度と
を持っている。
Ws S lのような耐火性あるいは耐熱性の金属から
成るサブミクロン金属ゲー)13Gがチャネル12上に
置かれる。ソース及びドレイン領域を形成する高濃度に
n ドープされたGaAsコンタクト層148及び14
Dがゲート電極15Gの両側にゲート電極から分離して
設けられている。領域14S及び14Dは、図示された
ようにチャネル領域12と一部オーバラツプして、SI
基体の入面に付着される。これらの不純物濃度は毎立方
糎当シ1×1018原子であシ、それ以上の濃度でもよ
い。デバイス1oは更に、ソース及びドレイン・オーミ
ック電極15S及び15Dを含み、その下にある高濃度
ドドープされたGaAsコンタクト層14S及び14D
と接続している。
成るサブミクロン金属ゲー)13Gがチャネル12上に
置かれる。ソース及びドレイン領域を形成する高濃度に
n ドープされたGaAsコンタクト層148及び14
Dがゲート電極15Gの両側にゲート電極から分離して
設けられている。領域14S及び14Dは、図示された
ようにチャネル領域12と一部オーバラツプして、SI
基体の入面に付着される。これらの不純物濃度は毎立方
糎当シ1×1018原子であシ、それ以上の濃度でもよ
い。デバイス1oは更に、ソース及びドレイン・オーミ
ック電極15S及び15Dを含み、その下にある高濃度
ドドープされたGaAsコンタクト層14S及び14D
と接続している。
第2A図乃至第2H図において、本発明に従って、第1
図のMESFETを製造するプロセスの相次ぐステップ
の詳細が示されている。これらの相次ぐステップはステ
ップと図面との間の関連を表わす第1表に列記されてい
る。
図のMESFETを製造するプロセスの相次ぐステップ
の詳細が示されている。これらの相次ぐステップはステ
ップと図面との間の関連を表わす第1表に列記されてい
る。
第1表
1 チャネルの限定及びインブラント2A2 チャネル
のインブラントの活性化 6 耐火性ゲート層の付着 2B4 ゲー
ト電極のパターン化 2c5 高濃度にドー
プされたコンタクト層D層の被覆成長 6 ゲート金属上に形成された多結晶 2Eの除去 7 ソース及びドレイン電極の限定の 2Fだめのリ
ングラフィ 8 ソース/ドレイン金属層の付着 2G9 ソ
ース/ドレイン電極のパター 2Hン化 10 ソース/ドレイン・コンタクト の合金化 以下の記載は第1図に示されたMESFETの製造に主
として向けられているけれども、この説明は本発明の原
理を具体化した装置の製造例を示しているものである。
のインブラントの活性化 6 耐火性ゲート層の付着 2B4 ゲー
ト電極のパターン化 2c5 高濃度にドー
プされたコンタクト層D層の被覆成長 6 ゲート金属上に形成された多結晶 2Eの除去 7 ソース及びドレイン電極の限定の 2Fだめのリ
ングラフィ 8 ソース/ドレイン金属層の付着 2G9 ソ
ース/ドレイン電極のパター 2Hン化 10 ソース/ドレイン・コンタクト の合金化 以下の記載は第1図に示されたMESFETの製造に主
として向けられているけれども、この説明は本発明の原
理を具体化した装置の製造例を示しているものである。
厚さ及び他の寸法、材料、あるいはここで示されている
プロセスのパラメータは説明を簡単にするために選ばれ
たのであって、本発明の技術範囲を制限するものではな
い。蒸着すること、蝕刻すること、清浄すること、ノく
ターン化することなどの個々の処理ステップの殆んどは
公知であって、それらは通常の製造装置及び方法を用い
て遂行することが出来る。従って、これらについての説
明は省略する。
プロセスのパラメータは説明を簡単にするために選ばれ
たのであって、本発明の技術範囲を制限するものではな
い。蒸着すること、蝕刻すること、清浄すること、ノく
ターン化することなどの個々の処理ステップの殆んどは
公知であって、それらは通常の製造装置及び方法を用い
て遂行することが出来る。従って、これらについての説
明は省略する。
第2A図を参照すると、製造プロセスは、ドープされて
いない、又はクロムをドープされたGaAs基体11か
ら出発し、この基体11にn型導電性のFETチャネル
が形成される(ステップ1)。
いない、又はクロムをドープされたGaAs基体11か
ら出発し、この基体11にn型導電性のFETチャネル
が形成される(ステップ1)。
このステップは基体の領域に付着されたホトレジスト層
中に開口を設けることを含む。この開口はチャネルが形
成されるべき基体領域にあけられ、そして、露出された
基体中に直接にシリコンのようなn型イオンがイオン・
インブラントされる。
中に開口を設けることを含む。この開口はチャネルが形
成されるべき基体領域にあけられ、そして、露出された
基体中に直接にシリコンのようなn型イオンがイオン・
インブラントされる。
インプランテーションのエネルギ及び線量はイオン・イ
ンプランテーションの結果半導電nGa As層12が
浅く、即ち約50ナノメータの深さで、毎立方糎当シ約
4X1017原子を有する層であるように選ばれる。代
表的に言えば、使われる線量は50KeVにおいて、毎
平方糎当り2×1012原子である。
ンプランテーションの結果半導電nGa As層12が
浅く、即ち約50ナノメータの深さで、毎立方糎当シ約
4X1017原子を有する層であるように選ばれる。代
表的に言えば、使われる線量は50KeVにおいて、毎
平方糎当り2×1012原子である。
イオン・インブラントのステップの次には1、チャネル
のインブラントを活性化するだめに、約850°Cでア
ニール処理(ステップ2)が行なわれる。Asが逃げる
のを阻止するために、この処理は、保護ガスの雰囲気中
で行なうか、又はS iz。
のインブラントを活性化するだめに、約850°Cでア
ニール処理(ステップ2)が行なわれる。Asが逃げる
のを阻止するために、この処理は、保護ガスの雰囲気中
で行なうか、又はS iz。
N4層の如き保護膜でウエノ・の表面を被覆した後に行
われる。
われる。
また、n−チャネル12は他の技術で形成してもよい。
若し、エピタキシャル処理が使われるのならば、このプ
ロセスは、厚さが約60ナノメータ、不純物濃度が毎立
方糎当り約4×1017原子の開始エピタキシャル層を
成長することを含み、これは次にリングラフィ・プロセ
スを経て、イオン・インプランテーションで得られるチ
ャネル12とほぼ同じ性質のnチャネルを形成するメサ
を形成する。
ロセスは、厚さが約60ナノメータ、不純物濃度が毎立
方糎当り約4×1017原子の開始エピタキシャル層を
成長することを含み、これは次にリングラフィ・プロセ
スを経て、イオン・インプランテーションで得られるチ
ャネル12とほぼ同じ性質のnチャネルを形成するメサ
を形成する。
次に、第2B図を参照して、約0.25 ミクロンの厚
さのタングステン珪素(Ws S i)のような耐熱性
金属の層13が、任意の適当な既知の方法を使って、ウ
ェハ異面に付着される(ステップ3)。
さのタングステン珪素(Ws S i)のような耐熱性
金属の層13が、任意の適当な既知の方法を使って、ウ
ェハ異面に付着される(ステップ3)。
続いて、第2C図に示されたように、リソグラフィ技術
を使って、蝕刻防止マスクでゲート領域を覆い、次いで
層16の露出領域を蝕刻することによってMESFgT
ゲート16Gがパターン化される(ステップ4)。CF
4 / 02中でRIEのような異方性蝕刻プロセス
がこの目的に対して有効に使われる。
を使って、蝕刻防止マスクでゲート領域を覆い、次いで
層16の露出領域を蝕刻することによってMESFgT
ゲート16Gがパターン化される(ステップ4)。CF
4 / 02中でRIEのような異方性蝕刻プロセス
がこの目的に対して有効に使われる。
第2D図に示された次のステップ5において、構造体全
体を覆って高濃度にドープされたn GaAsコンタ
クト層14がMOCVD又はMBEプロセスを使って成
長される。この成長プロセスでは、領域14S及び14
Dが単結晶になシ、且つ金属ゲー)15Gを覆う領域1
4Pが多結晶になる。
体を覆って高濃度にドープされたn GaAsコンタ
クト層14がMOCVD又はMBEプロセスを使って成
長される。この成長プロセスでは、領域14S及び14
Dが単結晶になシ、且つ金属ゲー)15Gを覆う領域1
4Pが多結晶になる。
成長するGaAsコンタクト層が単結晶になるか、多結
晶になるかは、下側層の物質に依存し、この成長プロセ
スは通常のプロセス条件を使用して実施しうる。例えば
、MBEプロセスを用いた場合は圧力10 、基板温
度500〜600°Cで成長させるとできる。層14は
約40ナノメータの厚さであり、不純物濃度は毎立方糎
当シ1×1018原子の大きさである。
晶になるかは、下側層の物質に依存し、この成長プロセ
スは通常のプロセス条件を使用して実施しうる。例えば
、MBEプロセスを用いた場合は圧力10 、基板温
度500〜600°Cで成長させるとできる。層14は
約40ナノメータの厚さであり、不純物濃度は毎立方糎
当シ1×1018原子の大きさである。
第2E図に示された次のステップ乙において、領域14
Pの多結晶材料は例えばHclを使って、任意−の選択
的湿式蝕刻処理によって除去される。
Pの多結晶材料は例えばHclを使って、任意−の選択
的湿式蝕刻処理によって除去される。
多結晶GaAsの蝕刻速度がこの材料の単結晶の蝕刻速
度より遥かに速いので、単結晶領域14S及び14Dは
、この蝕刻処理によって実質的に影響受けない。
度より遥かに速いので、単結晶領域14S及び14Dは
、この蝕刻処理によって実質的に影響受けない。
第2F図乃至第2H図の次の3つの図はソース及びドレ
イン電極(15S及び15D)の付着を説明する図であ
る。先ず(ステップ7)、リフト・オフ用マスク22が
付着される(第2F図)。
イン電極(15S及び15D)の付着を説明する図であ
る。先ず(ステップ7)、リフト・オフ用マスク22が
付着される(第2F図)。
次に(ステップ8)、下部のコンタクト層14S、14
Dと良好な電気接触を与える金属層が付着される。この
金属層は領域15S及び15D(夫々コンタクト層14
S及び14Dの上にある)と、ゲー)13Gの上部に位
置したマスク22の上に付着された領域15Gとを含む
。次の通常のリフト・オフ・ステップ9において、マス
ク22及び金属層の部分15Gは除去されて、ソース及
びドレイン電極15S及び15Dが残る。ソース及びド
レイン電極コンタクト層は厚さ約100ナノメータのA
u −Ge −Ni−Av層で構成することが出来る。
Dと良好な電気接触を与える金属層が付着される。この
金属層は領域15S及び15D(夫々コンタクト層14
S及び14Dの上にある)と、ゲー)13Gの上部に位
置したマスク22の上に付着された領域15Gとを含む
。次の通常のリフト・オフ・ステップ9において、マス
ク22及び金属層の部分15Gは除去されて、ソース及
びドレイン電極15S及び15Dが残る。ソース及びド
レイン電極コンタクト層は厚さ約100ナノメータのA
u −Ge −Ni−Av層で構成することが出来る。
最後のステップ10において、コンタクトは450°C
の温度で30秒間で合金化される。第2H図に示された
結果の構造は第1図の構造と対応する。
の温度で30秒間で合金化される。第2H図に示された
結果の構造は第1図の構造と対応する。
集積回路においては、相互に分離される必要がある多数
の個々のMESFE’l’デバイスが、ウェハ上に形成
される。そのようなアプリケーションでは、デバイス分
離を与えるために、付加的な処理ステップが必要である
。例えば、n+Ga As層14は、上述した処理ステ
ップ(第2D図で説明された)の後に、ウェハ構造体全
体を覆い、そしてデバイス相互間を接続してしまう。こ
のような場合は、MESFETデバイスのn GaA
s領域14S、14P及び14Dを覆うマスクを次に付
着し、そして、次にマスクで覆われていないn+GaA
sを蝕刻することによりデバイスの分離を与えることが
出来る。
の個々のMESFE’l’デバイスが、ウェハ上に形成
される。そのようなアプリケーションでは、デバイス分
離を与えるために、付加的な処理ステップが必要である
。例えば、n+Ga As層14は、上述した処理ステ
ップ(第2D図で説明された)の後に、ウェハ構造体全
体を覆い、そしてデバイス相互間を接続してしまう。こ
のような場合は、MESFETデバイスのn GaA
s領域14S、14P及び14Dを覆うマスクを次に付
着し、そして、次にマスクで覆われていないn+GaA
sを蝕刻することによりデバイスの分離を与えることが
出来る。
本発明の原理に従って製造される第2実施例が第3図に
示されている。MESFET60は半絶縁GaAs基体
31上に形成される。自己整合デバイス30は1、第1
図で説明したMES PETの層12と同じ寸法と性質
を持つn型チャネル32を持っている。耐火性ゲート3
5Gがチャネル52の上に配置されており、耐火性ゲー
トの垂直エッヂは、ソース及びドレイン領域を形成する
n で高濃度にドープされたGaAsコンタクト層34
S及び34Dと、ゲート33Gとの間でのあらゆる短絡
を避けるように、絶縁側壁スペーサ43−43で覆われ
ている。後者の領域、即ちソース及びドレイン領域は図
示されているように、チャネル領域62と一部重なって
SI基体61の表面上に付着される。それらの不純物濃
度は少くとも毎立方 当、!1)IX1018原子であ
る。更に、デバイス30はソース及びドレインのオーミ
ック電極65S及び35111含み、それらはコンタク
ト層34S及び34Dに接続されているけれども、誘電
体層41S及び4iDによって基体31から隔離されて
いる。
示されている。MESFET60は半絶縁GaAs基体
31上に形成される。自己整合デバイス30は1、第1
図で説明したMES PETの層12と同じ寸法と性質
を持つn型チャネル32を持っている。耐火性ゲート3
5Gがチャネル52の上に配置されており、耐火性ゲー
トの垂直エッヂは、ソース及びドレイン領域を形成する
n で高濃度にドープされたGaAsコンタクト層34
S及び34Dと、ゲート33Gとの間でのあらゆる短絡
を避けるように、絶縁側壁スペーサ43−43で覆われ
ている。後者の領域、即ちソース及びドレイン領域は図
示されているように、チャネル領域62と一部重なって
SI基体61の表面上に付着される。それらの不純物濃
度は少くとも毎立方 当、!1)IX1018原子であ
る。更に、デバイス30はソース及びドレインのオーミ
ック電極65S及び35111含み、それらはコンタク
ト層34S及び34Dに接続されているけれども、誘電
体層41S及び4iDによって基体31から隔離されて
いる。
第4A図乃至第4H図を参照して、本発明に従って、第
3図のMESFETを製造するプロセスの一連のステッ
プの詳細が以下に説明される。これらのステップと各図
との関連は第2表に示されている。第2表に示された幾
つかの処理ステップは第1衣に示されたステップと並行
しているので、以下の説明は既に説明したステップと明
らかに相異するステップのみに限って行われる。
3図のMESFETを製造するプロセスの一連のステッ
プの詳細が以下に説明される。これらのステップと各図
との関連は第2表に示されている。第2表に示された幾
つかの処理ステップは第1衣に示されたステップと並行
しているので、以下の説明は既に説明したステップと明
らかに相異するステップのみに限って行われる。
第2表
ステップ
番号 処理ステップの内容 図面番号1 チ
ャネルの限定及びインブラント4A2 チャネルのイン
ブラントの活性化 6 耐火性ゲートの付着 4B4 ゲー
ト電極のパターン化 4C5後のコンタクト
領域のパターン化4Dのための誘電体層の付着 6 ソース及びドレイン・コンタクト 4E領域の限
定のためのリングラフィ ア ゲート電極の垂直エツジにおける 4F絶縁側壁
を形成するための、露出 した誘電体層の異方性蝕刻 8 高濃度にドープされたコンタクト4G層の被覆成長 9 ゲート金属の上、及び残っている 4H誘電体層
の上に形成された多結晶 材料の除去 10 ソース/ドレイン金属層の付着12 ノー″
/ド′イ′°″7タクトの 、H合金化 第6図に示したMESFETの製造プロセスは第4A図
に示されたように、5IGaAs基体61中にnチャネ
ル52の限定とイオンインブラントのステップ(ステッ
プ1)で開始し、次にイオンインブラントを活性化する
アニールのプロセスが続く(ステップ2)。第4B図及
び第4C図に示されたように、耐火性ゲート層33の付
着(ステップ3)とゲート電極33Gのパターン化(ス
テップ4)がこれに続く。こ′れらのステップは第2A
図乃至第2C図に関連して既に説明した第1表の対応ス
テップと同様にして達成される。
ャネルの限定及びインブラント4A2 チャネルのイン
ブラントの活性化 6 耐火性ゲートの付着 4B4 ゲー
ト電極のパターン化 4C5後のコンタクト
領域のパターン化4Dのための誘電体層の付着 6 ソース及びドレイン・コンタクト 4E領域の限
定のためのリングラフィ ア ゲート電極の垂直エツジにおける 4F絶縁側壁
を形成するための、露出 した誘電体層の異方性蝕刻 8 高濃度にドープされたコンタクト4G層の被覆成長 9 ゲート金属の上、及び残っている 4H誘電体層
の上に形成された多結晶 材料の除去 10 ソース/ドレイン金属層の付着12 ノー″
/ド′イ′°″7タクトの 、H合金化 第6図に示したMESFETの製造プロセスは第4A図
に示されたように、5IGaAs基体61中にnチャネ
ル52の限定とイオンインブラントのステップ(ステッ
プ1)で開始し、次にイオンインブラントを活性化する
アニールのプロセスが続く(ステップ2)。第4B図及
び第4C図に示されたように、耐火性ゲート層33の付
着(ステップ3)とゲート電極33Gのパターン化(ス
テップ4)がこれに続く。こ′れらのステップは第2A
図乃至第2C図に関連して既に説明した第1表の対応ス
テップと同様にして達成される。
第4D図に示された次の処理ステップは、プラズマ・ケ
ミカル蒸着(PCVD)による例えば、Si3N4.の
誘電体層41の付着である。層の厚さは50ナノメータ
乃至100ナノメータの範囲にある。第4E図は、通常
のリングラフィ技術を使って、領域428及び42Dよ
りなる蝕刻マスク(例えばフォトレジスト)が付着され
るステップ(ステップ6)を示している。次に、異方性
RIE蝕刻ステップ(ステップ7)によシ、層41の露
出した8 13 N4が除去される。マスク部分42S
及び42Dを除去した後に、第4F図に示した構造が得
られる。Si3N4は領域41S及び41Dに依然とし
て存在し、そこでSi3N4は次の処理ステップで形成
されるコンタクト領域のためのマスクとして役立ち、加
えて、ゲート電極33Gの垂直エッヂのS is N
4は、異方性蝕刻の結果として、絶縁性側壁45−45
f形成する。
ミカル蒸着(PCVD)による例えば、Si3N4.の
誘電体層41の付着である。層の厚さは50ナノメータ
乃至100ナノメータの範囲にある。第4E図は、通常
のリングラフィ技術を使って、領域428及び42Dよ
りなる蝕刻マスク(例えばフォトレジスト)が付着され
るステップ(ステップ6)を示している。次に、異方性
RIE蝕刻ステップ(ステップ7)によシ、層41の露
出した8 13 N4が除去される。マスク部分42S
及び42Dを除去した後に、第4F図に示した構造が得
られる。Si3N4は領域41S及び41Dに依然とし
て存在し、そこでSi3N4は次の処理ステップで形成
されるコンタクト領域のためのマスクとして役立ち、加
えて、ゲート電極33Gの垂直エッヂのS is N
4は、異方性蝕刻の結果として、絶縁性側壁45−45
f形成する。
ステップ8を説明する第4G図は第2D図に関
1連して説明したプロセス及び第1図に従ったM
ESFITの製造のプロセスと極めて似ているプロセス
、即ち、高濃度にドープされたnGaAsコンタクト層
の被覆成長を示す。然しなから、誘電体層41S及び4
1Dがあるために、金属ゲート36G上に成長したn
GaAs材料が多結晶であるばかりでなく、ゲートの
両側の誘電体層41S及び41Dの上に成長したnGa
As材料もまた多結晶である。換言すれば、6つの領域
34Pすべてが多結晶であるということである。他方、
領域34S及び34Dは半導体材料上に成長し且つ単結
晶である。
1連して説明したプロセス及び第1図に従ったM
ESFITの製造のプロセスと極めて似ているプロセス
、即ち、高濃度にドープされたnGaAsコンタクト層
の被覆成長を示す。然しなから、誘電体層41S及び4
1Dがあるために、金属ゲート36G上に成長したn
GaAs材料が多結晶であるばかりでなく、ゲートの
両側の誘電体層41S及び41Dの上に成長したnGa
As材料もまた多結晶である。換言すれば、6つの領域
34Pすべてが多結晶であるということである。他方、
領域34S及び34Dは半導体材料上に成長し且つ単結
晶である。
次のステップ9において、結果物が第4H図に示されて
いるように、領域34Pの多結晶材料は第2E図で説明
したのと同じ方法で除去される。
いるように、領域34Pの多結晶材料は第2E図で説明
したのと同じ方法で除去される。
即ち、多結晶GaAsの蝕刻速度は単結晶材料の蝕刻速
度よりも遥かに速いので、単結晶領域34S及び34D
が残る。然しなから、コンタクト層348及び34Dは
側壁スペーサ43−43によってゲート電極33Gから
明確に離隔されている。
度よりも遥かに速いので、単結晶領域34S及び34D
が残る。然しなから、コンタクト層348及び34Dは
側壁スペーサ43−43によってゲート電極33Gから
明確に離隔されている。
更に、コンタクト層34S及び34Dは誘電体層41S
及び41Dによって、外側に拡がらないよう制限されて
おり、これによって、多数のデバイスを形成することの
出来る集積回路ウエノ1を形成するSI基体上でデバイ
スの分離を与える。
及び41Dによって、外側に拡がらないよう制限されて
おり、これによって、多数のデバイスを形成することの
出来る集積回路ウエノ1を形成するSI基体上でデバイ
スの分離を与える。
第4図に示されていないステップは、ソース及びゲート
電極35S及び35Dを付着し且つ限定するために必要
なステップ、即ち、第1図のMESFET構造について
第2F図乃至第2H図に関して説明したステップ1D、
11及び12である。
電極35S及び35Dを付着し且つ限定するために必要
なステップ、即ち、第1図のMESFET構造について
第2F図乃至第2H図に関して説明したステップ1D、
11及び12である。
然しなから、電極層領域558及び35Dは(第2図の
領域14S及び14Dのように)nGaAs層全体に付
着されないで、第3図に示されたようにそれらは誘電体
層41S及び41Dを部分的に覆う。この図は結果のM
EspE’r構造を示す。
領域14S及び14Dのように)nGaAs層全体に付
着されないで、第3図に示されたようにそれらは誘電体
層41S及び41Dを部分的に覆う。この図は結果のM
EspE’r構造を示す。
上述した本発明の思想に基づいて他のプロセスが考えら
れる。第1図(又は第3図)に示された構造と同じME
S FETを製造するプロセスの他の例を以下に示す。
れる。第1図(又は第3図)に示された構造と同じME
S FETを製造するプロセスの他の例を以下に示す。
そのMESFETが第11図(又は第3図)と相異する
構造は、ゲートの付着の後の構造上に生成された高濃度
にドープされたn+半導禄コンタクト層14S及び14
Dが基体11の材料とは異なった半導体で構成されるこ
とと、コンタクト層14Sからチャネル12中に注入さ
れる熱電子がデバイスの特性を向上するのに用いられて
いることである。エピタキシャルに成長されたメサ型n
チャネル12を有するそのようなMESFET構造では
、基体11は5IGaAsの材料で構成することが出来
、他方、n+コンタクト層14S、14Dには例えば、
Ga o、7AQo、6AsののようなGa AρAs
が用いられる。所望の熱電子効果を得るためには、Ga
A、i! AsからGa Asチャネルに注入された
熱電子が、GaAsにおいて平衡状態に達しないうちに
、制御ゲート下のチャネル内を成る距離だけ移動する必
要がある。そうするために、nチャネル12は、ゲート
によって完全に被われた領域だけをチャネルとして使用
するように、ゲートの付着の後に蝕刻される。次いで付
着されるnGa A 11 Asコンタクト層はゲート
領域内でnチャネルに接触し、これにより、熱電子がゲ
ートで制御されるチャネル領域中に直接注入される。
構造は、ゲートの付着の後の構造上に生成された高濃度
にドープされたn+半導禄コンタクト層14S及び14
Dが基体11の材料とは異なった半導体で構成されるこ
とと、コンタクト層14Sからチャネル12中に注入さ
れる熱電子がデバイスの特性を向上するのに用いられて
いることである。エピタキシャルに成長されたメサ型n
チャネル12を有するそのようなMESFET構造では
、基体11は5IGaAsの材料で構成することが出来
、他方、n+コンタクト層14S、14Dには例えば、
Ga o、7AQo、6AsののようなGa AρAs
が用いられる。所望の熱電子効果を得るためには、Ga
A、i! AsからGa Asチャネルに注入された
熱電子が、GaAsにおいて平衡状態に達しないうちに
、制御ゲート下のチャネル内を成る距離だけ移動する必
要がある。そうするために、nチャネル12は、ゲート
によって完全に被われた領域だけをチャネルとして使用
するように、ゲートの付着の後に蝕刻される。次いで付
着されるnGa A 11 Asコンタクト層はゲート
領域内でnチャネルに接触し、これにより、熱電子がゲ
ートで制御されるチャネル領域中に直接注入される。
特別のアプリケーション及び構造のために、上述した実
施例に用いられた材料とは異なる基体材料又はn+コン
タクト層の材料を使いたい場合かある。GaAsを使う
代りに、基本材料は例えばInP又はSiであってもよ
い。
施例に用いられた材料とは異なる基体材料又はn+コン
タクト層の材料を使いたい場合かある。GaAsを使う
代りに、基本材料は例えばInP又はSiであってもよ
い。
加えて、基体上の成長を改善し、そして他方において後
で付着される電極材料と良好な接触を与えるために、例
えば、GaAs基体衣基体光面n+In Ga Asを
与え、そしてコンタクト層の上面に向ってn+InAs
に変えることによって、濃度差のあるコンタクト層を使
うことも出来る。
で付着される電極材料と良好な接触を与えるために、例
えば、GaAs基体衣基体光面n+In Ga Asを
与え、そしてコンタクト層の上面に向ってn+InAs
に変えることによって、濃度差のあるコンタクト層を使
うことも出来る。
G8発明の効果
要約すると、本発明のプロセスは、GaAsやGa A
llAs又は他の適当な半導体が金属又は酸化物のマス
ク上で成長すると、部分的に多結晶になり、多結晶Ga
Asの蝕刻速度が単結晶材料の蝕刻速度よりも遥かに速
いので、マスク領域の選択的 j・な蝕刻
が可能であるという事実を利用している。
llAs又は他の適当な半導体が金属又は酸化物のマス
ク上で成長すると、部分的に多結晶になり、多結晶Ga
Asの蝕刻速度が単結晶材料の蝕刻速度よりも遥かに速
いので、マスク領域の選択的 j・な蝕刻
が可能であるという事実を利用している。
ゲートの付着がリセス構造を形成する前に行われるので
、サブミクロンのリセスド・ゲートMESFBT構造の
集積回路の製造技術に適した非常に簡単なプロセスが得
られる。正確性を要するリセス蝕刻プロセスを用いるこ
となく、またゲート長及びゲート品質に悪影響金与える
ことなく、深いチャネル・リセスが達成出来る。また、
工程ステップが従来と逆になるため、マスクを用いない
でゲート金属を全面付着でき、非常に製造、処理が容易
になる。
、サブミクロンのリセスド・ゲートMESFBT構造の
集積回路の製造技術に適した非常に簡単なプロセスが得
られる。正確性を要するリセス蝕刻プロセスを用いるこ
となく、またゲート長及びゲート品質に悪影響金与える
ことなく、深いチャネル・リセスが達成出来る。また、
工程ステップが従来と逆になるため、マスクを用いない
でゲート金属を全面付着でき、非常に製造、処理が容易
になる。
耐火性金属ゲートのエツジの絶縁側壁の使用は、ゲート
“マスク”上の多結晶n+Ga Asの不完全な除去に
よシ惹起されるゲート対ソース、又はゲート対ドレイン
の短絡による製造後の問題を回避する。これはプロセス
の信頼性を向上し、そして高い歩止まpt得ることが出
来る。
“マスク”上の多結晶n+Ga Asの不完全な除去に
よシ惹起されるゲート対ソース、又はゲート対ドレイン
の短絡による製造後の問題を回避する。これはプロセス
の信頼性を向上し、そして高い歩止まpt得ることが出
来る。
第1図は本発明に従った第1実施例のプロセスで製造さ
れたMFSFETの断面を示す図、第2A図乃至第2H
図は第1図に示した構造を作るた図、第3図は本発明の
第2実施例のプロセスで製造されたMESF’ETの断
面を示す図、第4A図乃至第4H図は第3図に示した構
造を作るための第2実施例のプロセスのステップを説明
する図である。 出願人インターfi佃ナル・ビジ木ス・マシーンズ・コ
ーポレーション代理人 弁理士 山 本 仁
朗(外1名)
れたMFSFETの断面を示す図、第2A図乃至第2H
図は第1図に示した構造を作るた図、第3図は本発明の
第2実施例のプロセスで製造されたMESF’ETの断
面を示す図、第4A図乃至第4H図は第3図に示した構
造を作るための第2実施例のプロセスのステップを説明
する図である。 出願人インターfi佃ナル・ビジ木ス・マシーンズ・コ
ーポレーション代理人 弁理士 山 本 仁
朗(外1名)
Claims (1)
- 【特許請求の範囲】 電流チャネルと、関連するソース電極、ゲート電極及び
ドレイン電極とを有する金属−半導体電界効果トランジ
スタ(MESFET)の製造方法において、 (イ)半絶縁性半導体基体を準備するステップと、(ロ
)上記半導体基体上にチャネル層を形成するステップと
、 (ハ)上記チャネル層上に金属ゲート電極を形成するス
テップと、 (ニ)上記半導体基体の露出表面領域上に単結晶部分を
含み、上記ゲート電極の上と上記半導体基体上の誘電体
の上に多結晶部分を含む高濃度にドープされた連続した
半導体コンタクト層を成長させるステップと、 (ホ)上記多結晶部分を除去するステップと、から成る
自己整合金属−半導体電界効果トランジスタの製造方法
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP85108694A EP0208795A1 (en) | 1985-07-12 | 1985-07-12 | Method of fabricating a self-aligned metal-semiconductor FET |
EP85108694.2 | 1985-07-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6215863A true JPS6215863A (ja) | 1987-01-24 |
Family
ID=8193616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61135125A Pending JPS6215863A (ja) | 1985-07-12 | 1986-06-12 | 自己整合金属−半導体電界効果トランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4711858A (ja) |
EP (1) | EP0208795A1 (ja) |
JP (1) | JPS6215863A (ja) |
CA (1) | CA1266812A (ja) |
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US5559580A (en) * | 1994-06-08 | 1996-09-24 | Minolta Co., Ltd. | Image forming apparatus having a bipolar photosensitive member |
DE112020004264T5 (de) | 2019-09-10 | 2022-05-19 | Hakko Corporation | Lötmaschine |
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