JPS6057980A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6057980A JPS6057980A JP16729983A JP16729983A JPS6057980A JP S6057980 A JPS6057980 A JP S6057980A JP 16729983 A JP16729983 A JP 16729983A JP 16729983 A JP16729983 A JP 16729983A JP S6057980 A JPS6057980 A JP S6057980A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 8
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 238000001947 vapour-phase growth Methods 0.000 abstract description 3
- 229910045601 alloy Inorganic materials 0.000 abstract description 2
- 239000000956 alloy Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract 4
- 229910052682 stishovite Inorganic materials 0.000 abstract 4
- 229910052905 tridymite Inorganic materials 0.000 abstract 4
- 108091006146 Channels Proteins 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000009933 burial Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明は半導体装置の製造方法にかかり、特にガリウム
砒素電界効果トランジスタ（ＧａＡｓ Ｆ Ｅ Ｔ ）
の製造方法に関する。
砒素電界効果トランジスタ（ＧａＡｓ Ｆ Ｅ Ｔ ）
の製造方法に関する。
ｆｂｌ 従来技術と問題点
周知のように、半導体集積回路口Ｃ）においては高密度
、高集積化して高速に動作させる方向に技術的検討が指
向しており、シリコンより高速動作の可能なガリウム砒
素を用いたｒｃが研究されて、製作されるようになって
きた。
、高集積化して高速に動作させる方向に技術的検討が指
向しており、シリコンより高速動作の可能なガリウム砒
素を用いたｒｃが研究されて、製作されるようになって
きた。
このようなＩＣを構成するガリウム砒素トランジスタは
接合型電界効果トランジスタ（ＪＦＥＴ）であって、且
つＩＣとしては使い易いノーマリオフ型（エンハンスメ
ント形）が多い。
接合型電界効果トランジスタ（ＪＦＥＴ）であって、且
つＩＣとしては使い易いノーマリオフ型（エンハンスメ
ント形）が多い。
その−例の断面構造を第１図に示しており、１は半絶縁
性ＧａＡｓ基板、２はｎ型チャネル領域、３はゲート電
極、４はｎ＋型ソースおよびドレイン領域、５はソース
およびドレイン電極で、ゲート電極３はチャネル領域と
の間にショットキーバリヤを形成させるためのショット
キーメタルで構成されている。
性ＧａＡｓ基板、２はｎ型チャネル領域、３はゲート電
極、４はｎ＋型ソースおよびドレイン領域、５はソース
およびドレイン電極で、ゲート電極３はチャネル領域と
の間にショットキーバリヤを形成させるためのショット
キーメタルで構成されている。
ここに、ノーマリオフ型ＦＥＴはゲート電極下に零電圧
で形成される空乏層によってチャネル領域を完全に空乏
化させておく型式であるから、チヤネル領域２は低濃度
のｎ型導電不純物が含有されており、ソースおよびドレ
イン領域４はその必要がないから、ｎ＋型として高濃度
領域に形成される。そのため、チャネル領域両側に形成
される間隙、即ちゲート電極３の側端とソースおよびド
レイン領域４の側端との間隙部分６がソースおよびドレ
イン抵抗として著しく大きな抵抗値を示し、トランジス
タの高速化を阻害している。寸法的に、ゲート電極長は
１μｍ前後で、チャネル深さは２０００〜３０００人程
度と微細であるから、僅かの間隙も大きな抵抗となるわ
けである。而も、この間隙の表面に負チャージが付着す
れば空乏層が拡がって、更に高い抵抗値を示す。このよ
うなｒｊＲ隙部骨部分６ターンニングの余裕寸法とその
ずれによって生し、ｎ型領域２およびｎ＋型領領域４形
成して熱処理した後、ゲート電極３およびソース、ドレ
イン領域５をパターンニングすると、発止するものであ
る。
で形成される空乏層によってチャネル領域を完全に空乏
化させておく型式であるから、チヤネル領域２は低濃度
のｎ型導電不純物が含有されており、ソースおよびドレ
イン領域４はその必要がないから、ｎ＋型として高濃度
領域に形成される。そのため、チャネル領域両側に形成
される間隙、即ちゲート電極３の側端とソースおよびド
レイン領域４の側端との間隙部分６がソースおよびドレ
イン抵抗として著しく大きな抵抗値を示し、トランジス
タの高速化を阻害している。寸法的に、ゲート電極長は
１μｍ前後で、チャネル深さは２０００〜３０００人程
度と微細であるから、僅かの間隙も大きな抵抗となるわ
けである。而も、この間隙の表面に負チャージが付着す
れば空乏層が拡がって、更に高い抵抗値を示す。このよ
うなｒｊＲ隙部骨部分６ターンニングの余裕寸法とその
ずれによって生し、ｎ型領域２およびｎ＋型領領域４形
成して熱処理した後、ゲート電極３およびソース、ドレ
イン領域５をパターンニングすると、発止するものであ
る。
従って、この間隙部分６を無くするが、あるいは殆ど零
近くにする構造がソースおよびドレイン抵抗を低下させ
るために望ましく、かかる目的で、第２図に示す断面構
造のＧａＡｓ Ｆ Ｅ Ｔが提案されている。本例はゲ
ート電極３をマスクにしてイオン注入し、ｎ“型ソース
およびドレイン領域４を形成する所謂セルファライン型
の製造方法で作成される。しかし、ゲート電極を形成し
た後にイオン注入が行われるから、電極形成後に注入イ
オンの活性化のための熱処理が必要になり、ゲート電極
は８００〜９００℃の高温に耐えて、ショットキー特性
が損われないメタル材料に限定しなければならない。更
に、本例はゲート電極パターンが高精度に形成されねば
ｎ＋型領領域ゲート電極に近づき過ぎて、耐圧劣化など
の特性上の悪影響が生しる構造である。
近くにする構造がソースおよびドレイン抵抗を低下させ
るために望ましく、かかる目的で、第２図に示す断面構
造のＧａＡｓ Ｆ Ｅ Ｔが提案されている。本例はゲ
ート電極３をマスクにしてイオン注入し、ｎ“型ソース
およびドレイン領域４を形成する所謂セルファライン型
の製造方法で作成される。しかし、ゲート電極を形成し
た後にイオン注入が行われるから、電極形成後に注入イ
オンの活性化のための熱処理が必要になり、ゲート電極
は８００〜９００℃の高温に耐えて、ショットキー特性
が損われないメタル材料に限定しなければならない。更
に、本例はゲート電極パターンが高精度に形成されねば
ｎ＋型領領域ゲート電極に近づき過ぎて、耐圧劣化など
の特性上の悪影響が生しる構造である。
一方、これらの問題を解決するための埋没ゲート電極形
とも云うべきＧａＡｓＦＥＴが提案されており、第３図
にその断面構造図を示している。本例では上記のｎ型と
ｎ＋型との中間の濃度をもったｎ型チャネル領域７を形
成しておく。これはソースおよびドレイン領域をも兼ね
る領域である。次に、ゲート電極８を形成して、５００
″Ｃ程度の低温度熱処理によりゲート電極を埋没させる
。この熱処理の温度と時間とのコントロールによって、
電極埋没の深さが調節される。このように形成すれば、
ゲート電極の側端にチャネル領域７の高濃度表面が接触
しているために、ソースおよびコレクタの抵抗は低くな
って、またショットキーメタルも高温熱処理に耐える材
料である必要はない。しかし、問題は電極埋没深さの調
節が難しく、チャネル幅が一定しないことである。換言
すれば、スレシホールド電圧など、特性のバラツキが大
きくなる欠点がある。
とも云うべきＧａＡｓＦＥＴが提案されており、第３図
にその断面構造図を示している。本例では上記のｎ型と
ｎ＋型との中間の濃度をもったｎ型チャネル領域７を形
成しておく。これはソースおよびドレイン領域をも兼ね
る領域である。次に、ゲート電極８を形成して、５００
″Ｃ程度の低温度熱処理によりゲート電極を埋没させる
。この熱処理の温度と時間とのコントロールによって、
電極埋没の深さが調節される。このように形成すれば、
ゲート電極の側端にチャネル領域７の高濃度表面が接触
しているために、ソースおよびコレクタの抵抗は低くな
って、またショットキーメタルも高温熱処理に耐える材
料である必要はない。しかし、問題は電極埋没深さの調
節が難しく、チャネル幅が一定しないことである。換言
すれば、スレシホールド電圧など、特性のバラツキが大
きくなる欠点がある。
ｔｅｌ 発明の目的
本発明は、このようなＧａＡｓ Ｆ Ｅ Ｔにおいて上
記の従来例に起きる欠点を解消させて、而も作成の容易
な製造方法を提案するものである。
記の従来例に起きる欠点を解消させて、而も作成の容易
な製造方法を提案するものである。
＋ｄ） 発明の構成
その目的は、半絶縁性ガリウム砒素基板に選択的に不純
物元素イオンを導入して一導電型素子領域を設け、該−
導電型素子領域にゲート電極を形成する工程、次いで該
ゲート電極を含むガリウム砒素基板上に絶縁膜を被着し
た後、異方性エツチングによって前記ゲート電極の周縁
部分を除く前記ガリウム砒素基板上の絶縁膜を全面除去
する工程、次いで前記−導電型素子領域を選択的に露出
させて電極金属膜をソースおよびドレイン電極形成面に
被着し、熱処理する工程が含まれる半導体装置の製造方
法によって達成される。
物元素イオンを導入して一導電型素子領域を設け、該−
導電型素子領域にゲート電極を形成する工程、次いで該
ゲート電極を含むガリウム砒素基板上に絶縁膜を被着し
た後、異方性エツチングによって前記ゲート電極の周縁
部分を除く前記ガリウム砒素基板上の絶縁膜を全面除去
する工程、次いで前記−導電型素子領域を選択的に露出
させて電極金属膜をソースおよびドレイン電極形成面に
被着し、熱処理する工程が含まれる半導体装置の製造方
法によって達成される。
＋８１ 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第４図ないし第１０図は本発明にがかる一実施例の製造
工程順断面図である。まず、第４図に示すように半絶縁
性ＧａＡｓ基板１１上にレジスト膜マスク１３をパター
ンニングした後、露出面に選択的にシリコンイオン（Ｓ
ｉ” ）を注入し、次に８００〜９００℃の温度で熱処
理して深さ２０００〜３０００人のｎ型領域１２を形成
する。イオン注入の条件は加速電圧６０ＫｅＶ、ドーズ
量１０〜１０ ／−程度である。
工程順断面図である。まず、第４図に示すように半絶縁
性ＧａＡｓ基板１１上にレジスト膜マスク１３をパター
ンニングした後、露出面に選択的にシリコンイオン（Ｓ
ｉ” ）を注入し、次に８００〜９００℃の温度で熱処
理して深さ２０００〜３０００人のｎ型領域１２を形成
する。イオン注入の条件は加速電圧６０ＫｅＶ、ドーズ
量１０〜１０ ／−程度である。
次いで、第５図に示すようにレジスト膜マスク１２を除
去した後、ｎ型領域１３の中央にゲート電極となるべき
ゲートメタルを５０００人前後の膜厚に被着し、フォト
プロセスによってパターンニングしてゲート電極１４を
形成する。このゲート電極は、後記する電極金属例えば
金ゲルマニウム（ＡｕＧｅ）と、ＧａＡｓ基板とのアロ
イ温度（４５０〜５５０℃）に耐えられるメタルであっ
て、ショットキーバリヤが形成できるショットキーメタ
ル、−例を挙げればタングステンシリサイド（ＷＳ＋）
、タンタルシリサイド（ＴａＳｉ）等が使用される。
去した後、ｎ型領域１３の中央にゲート電極となるべき
ゲートメタルを５０００人前後の膜厚に被着し、フォト
プロセスによってパターンニングしてゲート電極１４を
形成する。このゲート電極は、後記する電極金属例えば
金ゲルマニウム（ＡｕＧｅ）と、ＧａＡｓ基板とのアロ
イ温度（４５０〜５５０℃）に耐えられるメタルであっ
て、ショットキーバリヤが形成できるショットキーメタ
ル、−例を挙げればタングステンシリサイド（ＷＳ＋）
、タンタルシリサイド（ＴａＳｉ）等が使用される。
次いで、第６図に示すように被覆性の良い被着法、例え
ば減圧気相成長法を用いて膜厚数１０００人の二酸化シ
リコン（ＳｉＯ２）膜１５を全面に被着する。この工程
で、５ｉ０２膜の代わりに窒化シリコン膜を被着しても
構わない。
ば減圧気相成長法を用いて膜厚数１０００人の二酸化シ
リコン（ＳｉＯ２）膜１５を全面に被着する。この工程
で、５ｉ０２膜の代わりに窒化シリコン膜を被着しても
構わない。
次いで、第７図に示すように異方性エツチング（方向性
を持ったエツチング）法によって５ｉ０２膜１５をエツ
チングする。そうすると、平面」二の５ｉ０２膜は全面
除去されるが、ゲート電極１４側面の周縁部分に被着し
ている５ｉ０２膜１５は除去されずに、残存させること
ができる。この周縁部の残存１ｆＪ＠は５ｉ０２膜１５
の膜厚によって制御され、例えば１０００〜２０００人
幅に形成することができる。この場合の異方性エツチン
グ法はＣＦ４ガスによるリアクティブイオンエツチング
が適当である。
を持ったエツチング）法によって５ｉ０２膜１５をエツ
チングする。そうすると、平面」二の５ｉ０２膜は全面
除去されるが、ゲート電極１４側面の周縁部分に被着し
ている５ｉ０２膜１５は除去されずに、残存させること
ができる。この周縁部の残存１ｆＪ＠は５ｉ０２膜１５
の膜厚によって制御され、例えば１０００〜２０００人
幅に形成することができる。この場合の異方性エツチン
グ法はＣＦ４ガスによるリアクティブイオンエツチング
が適当である。
次いで、第８図に示すように再びレジスト膜マスク１６
を形成して、ゲート電極を含むソース。
を形成して、ゲート電極を含むソース。
ドレイン電極領域を露出させ、他部分を被覆した後、気
相成長法によって膜厚２０００人前後のＡｕＧｅ膜１７
（電極金属膜）を被着する。
相成長法によって膜厚２０００人前後のＡｕＧｅ膜１７
（電極金属膜）を被着する。
次いで、第９図に示すようにレジスト膜マスク１６を溶
解除去する。そうすると、マスク上のＡｕＧｅ１ｌｉｉ
１７は同時に除去（リフトオフ）され、次に５００℃、
１程度度の熱処理を加えてＡｕＧｅ膜とＧａＡｓ基板と
をアロイさせて、ソース電極、ドレイン電極１７を形成
する。この場合、ゲート電極および５ｉ０２膜」二のＡ
ｕＧｅ膜１７はアロイされないから、その後に王水等の
薬液によって簡単に除去される。
解除去する。そうすると、マスク上のＡｕＧｅ１ｌｉｉ
１７は同時に除去（リフトオフ）され、次に５００℃、
１程度度の熱処理を加えてＡｕＧｅ膜とＧａＡｓ基板と
をアロイさせて、ソース電極、ドレイン電極１７を形成
する。この場合、ゲート電極および５ｉ０２膜」二のＡ
ｕＧｅ膜１７はアロイされないから、その後に王水等の
薬液によって簡単に除去される。
次いで、第１０図に示すように公知の方法によって５ｉ
０２膜（絶縁膜）１８を被着し、窓あけした後、ソース
電極、ドレイン電極１７と接続する金（Ａｕ）配線層１
９を形成して、完成する。
０２膜（絶縁膜）１８を被着し、窓あけした後、ソース
電極、ドレイン電極１７と接続する金（Ａｕ）配線層１
９を形成して、完成する。
このような形成法を用いれば、製造方法は簡単であり、
且つ第１図で説明した間隙部分６は僅か０．１〜０．２
μｍとなってソース、ドレイン抵抗が低下し、また第２
図の従来例のようなゲート電極に高濃度層が過度に近づ
く問題も起らない。更に、高温処理はゲート電極形成の
前工程で行なわれるでいるから、ゲート電極材料にも制
約を受けることはなく、またトランジスタ特性も安定化
しやすい。
且つ第１図で説明した間隙部分６は僅か０．１〜０．２
μｍとなってソース、ドレイン抵抗が低下し、また第２
図の従来例のようなゲート電極に高濃度層が過度に近づ
く問題も起らない。更に、高温処理はゲート電極形成の
前工程で行なわれるでいるから、ゲート電極材料にも制
約を受けることはなく、またトランジスタ特性も安定化
しやすい。
但し、ゲート電極が高温処理に曙されてもよい場合は、
第７図で説明したゲート電極周縁部に５ｉ０２膜１５を
形成した工程の次に、第２図で説明したセルファライン
法によるイオン注入を行なって、ソース、ドレイン電極
下にｎ＋型領領域形成することもできる。そうすれば、
ソース、ドレイン抵抗は一層低くなる。
第７図で説明したゲート電極周縁部に５ｉ０２膜１５を
形成した工程の次に、第２図で説明したセルファライン
法によるイオン注入を行なって、ソース、ドレイン電極
下にｎ＋型領領域形成することもできる。そうすれば、
ソース、ドレイン抵抗は一層低くなる。
（［１発明の効果
以上の説明から明らかなように、本発明によればソース
、ドレイン抵抗が低く、且つスレーショルド電圧などの
他の電気的特性も安定した高性能なＧａＡｓ Ｆ Ｅ
Ｔが得られる。従って、ＧａＡｓ Ｉ Ｃの高速化に大
きく寄与するものである。
、ドレイン抵抗が低く、且つスレーショルド電圧などの
他の電気的特性も安定した高性能なＧａＡｓ Ｆ Ｅ
Ｔが得られる。従って、ＧａＡｓ Ｉ Ｃの高速化に大
きく寄与するものである。
第１図、第２図および第３図は従来のＧａＡｓ Ｆ Ｅ
Ｔの断面構造図、第４図〜第１０図は本発明にかかる製
造方法の工程順断面図である。 図中、１，１１は半絶縁基板、２． ７． １２はｎ型
領域、３，８．１４はゲート電極、４はｎ＋型領領域５
．１７はソース、ドレイン電極（あるいは電極金属膜）
、６は間隙部分、１３．１６はレジスト膜マスク、１５
．１８は５ｉ０２膜、１９は配線を示している。 第１図 第２図 第６図 ｔ ＠９ 図 第１０図
Ｔの断面構造図、第４図〜第１０図は本発明にかかる製
造方法の工程順断面図である。 図中、１，１１は半絶縁基板、２． ７． １２はｎ型
領域、３，８．１４はゲート電極、４はｎ＋型領領域５
．１７はソース、ドレイン電極（あるいは電極金属膜）
、６は間隙部分、１３．１６はレジスト膜マスク、１５
．１８は５ｉ０２膜、１９は配線を示している。 第１図 第２図 第６図 ｔ ＠９ 図 第１０図
Claims (1)
- 半絶縁性ガリウム砒素基板に選択的に不純物元素イオン
を導入して一導電型素子領域を設け、該−導電型素子領
域にゲート電極を形成する工程、次いで該ゲート電極を
含むガリウム砒素基板上に絶縁膜を被着した後、異方性
エツチングによって前記ゲート電極の周縁部分を除く前
記ガリウム砒素基板上の絶縁膜を全面除去する工程、次
いで前記−導電型素子領域を選択的に露出させて電極金
属膜をソースおよびドレイン電極形成面に被着し、熱処
理する工程が含まれてなることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16729983A JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16729983A JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057980A true JPS6057980A (ja) | 1985-04-03 |
| JPH0219622B2 JPH0219622B2 (ja) | 1990-05-02 |
Family
ID=15847174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16729983A Granted JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057980A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257256A (ja) * | 1985-09-06 | 1987-03-12 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| EP0321065A2 (en) * | 1987-12-18 | 1989-06-21 | The Agency of Industrial Science and Technology | Method of manufacture of Schottky compound semiconductor devices |
| JPH02309174A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 極低温用冷却機 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248478A (en) * | 1975-10-16 | 1977-04-18 | Fujitsu Ltd | Process for production of semiconductor device |
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
| JPS57103363A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field effect transistor |
| JPS59195874A (ja) * | 1983-04-20 | 1984-11-07 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1983
- 1983-09-09 JP JP16729983A patent/JPS6057980A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248478A (en) * | 1975-10-16 | 1977-04-18 | Fujitsu Ltd | Process for production of semiconductor device |
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
| JPS57103363A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field effect transistor |
| JPS59195874A (ja) * | 1983-04-20 | 1984-11-07 | Nec Corp | 電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257256A (ja) * | 1985-09-06 | 1987-03-12 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| EP0321065A2 (en) * | 1987-12-18 | 1989-06-21 | The Agency of Industrial Science and Technology | Method of manufacture of Schottky compound semiconductor devices |
| JPH02309174A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 極低温用冷却機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219622B2 (ja) | 1990-05-02 |
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