JP2778600B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置、詳しくは、金属半導体接合電界効果型ト
ランジスタ（MESFET）の製造方法に関し、 リソグラフィーでのマスク工程の数を減らすと共にリ
ソグラフィー後のプロセスによりゲート長を制御するこ
とが可能になる半導体装置（MESFET）の製造方法を提供
することを目的とし、 下記工程（ア）〜（キ）：（ア）半導体基板の上に第
１絶縁材料でダミーゲート部を形成する工程；（イ）ダ
ミーゲート部に接して半導体基板の上にオーミック電極
を選択的に形成する工程；（ウ）半導体基板に素子分離
領域を形成する工程；（エ）第１絶縁材料とは異なる第
２絶縁材料の絶縁膜を全面に形成し、ダミーゲート部を
該絶縁膜の高さに平坦化する工程；（オ）ダミーゲート
部を除去してゲート開口を形成する工程；（カ）ゲート
開口の側面に第２絶縁材料とは異なる第３絶縁材料のサ
イドウォール部を形成する工程；および（キ）ゲート開
口を埋めるようにゲート電極を形成する工程；を含んで
なることを特徴とする半導体装置の製造方法に構成す
る。
ランジスタ（MESFET）の製造方法に関し、 リソグラフィーでのマスク工程の数を減らすと共にリ
ソグラフィー後のプロセスによりゲート長を制御するこ
とが可能になる半導体装置（MESFET）の製造方法を提供
することを目的とし、 下記工程（ア）〜（キ）：（ア）半導体基板の上に第
１絶縁材料でダミーゲート部を形成する工程；（イ）ダ
ミーゲート部に接して半導体基板の上にオーミック電極
を選択的に形成する工程；（ウ）半導体基板に素子分離
領域を形成する工程；（エ）第１絶縁材料とは異なる第
２絶縁材料の絶縁膜を全面に形成し、ダミーゲート部を
該絶縁膜の高さに平坦化する工程；（オ）ダミーゲート
部を除去してゲート開口を形成する工程；（カ）ゲート
開口の側面に第２絶縁材料とは異なる第３絶縁材料のサ
イドウォール部を形成する工程；および（キ）ゲート開
口を埋めるようにゲート電極を形成する工程；を含んで
なることを特徴とする半導体装置の製造方法に構成す
る。
本発明は、半導体装置、より詳しくは、金属半導体接
合電界効果型トランジスタ（MESFET）の製造方法に関す
る。
合電界効果型トランジスタ（MESFET）の製造方法に関す
る。
本発明を化合物半導体のリセスゲート型FETに適用す
ることは好ましい。
ることは好ましい。
IC、LSI等の半導体装置においては、高速化・高性能
化のために、また、専有面積を小さくして集積度を上げ
るために、デバイス（半導体装置）の微細化が求められ
ている。このために、サブミクロンサイズのパターン形
成が可能となるリソグラフィー技術や自己整合型プロセ
スの開発が必要となっている。
化のために、また、専有面積を小さくして集積度を上げ
るために、デバイス（半導体装置）の微細化が求められ
ている。このために、サブミクロンサイズのパターン形
成が可能となるリソグラフィー技術や自己整合型プロセ
スの開発が必要となっている。
また、微細化に応じてFETの特性の鍵となるゲート長
を短くする場合には、一般にゲート抵抗が増大するため
に、金属半導体接合面に比べてゲート電極の断面積を大
きくして、抵抗を低くするゲート電極形状にする必要が
ある。
を短くする場合には、一般にゲート抵抗が増大するため
に、金属半導体接合面に比べてゲート電極の断面積を大
きくして、抵抗を低くするゲート電極形状にする必要が
ある。
従来のMESFETの製造方法では、活性領域をイオン注入
やメサエッチングによって規定し（素子分離し）、その
後に、オーミック電極（ソース電極およびドレイン電
極）を活性領域に合わせて形成し、さらにオーミック電
極に合わせて形成するか、或いは活性領域の上に耐熱
性のゲート電極を形成し、そして自己整合的にオーミッ
ク電極をイオン注入で形成し、さらに活性領域に合わせ
てオーミック電極を形成していた。しかしながら、活性
領域、オーミック電極およびゲート電極をそれぞれ独立
して所定パターン形状に形成するために、パターンの位
置ずれが生じやすく、位置合わせ余裕を十分にとる必要
があった。また、ゲート長はリソグラフィー技術によっ
てほとんど決定され、その後のプロセスによるゲート長
制御は難しく、さらにゲート抵抗を低減するためには、
より大きな別のパターン金属層をゲート電極上に形成す
る必要がある。その上に、活性領域をイオン注入法で規
定した場合には、注入領域パターンの判別が難しいの
で、後工程のために予め合わせ用のパターンを形成する
必要があった。
やメサエッチングによって規定し（素子分離し）、その
後に、オーミック電極（ソース電極およびドレイン電
極）を活性領域に合わせて形成し、さらにオーミック電
極に合わせて形成するか、或いは活性領域の上に耐熱
性のゲート電極を形成し、そして自己整合的にオーミッ
ク電極をイオン注入で形成し、さらに活性領域に合わせ
てオーミック電極を形成していた。しかしながら、活性
領域、オーミック電極およびゲート電極をそれぞれ独立
して所定パターン形状に形成するために、パターンの位
置ずれが生じやすく、位置合わせ余裕を十分にとる必要
があった。また、ゲート長はリソグラフィー技術によっ
てほとんど決定され、その後のプロセスによるゲート長
制御は難しく、さらにゲート抵抗を低減するためには、
より大きな別のパターン金属層をゲート電極上に形成す
る必要がある。その上に、活性領域をイオン注入法で規
定した場合には、注入領域パターンの判別が難しいの
で、後工程のために予め合わせ用のパターンを形成する
必要があった。
従来、サブミクロン級ゲートのFETを製造する場合に
は、FETの全ての電極形成までに５回以上のマスク工程
が含まれ、それぞれに位置合わせずれが生じるため、デ
バイス特性の制御が難しく、かつゲート長がリソグラフ
ィーによってほぼ決定されてしまう（マスクのパターン
サイズよりも小さくはできない）。
は、FETの全ての電極形成までに５回以上のマスク工程
が含まれ、それぞれに位置合わせずれが生じるため、デ
バイス特性の制御が難しく、かつゲート長がリソグラフ
ィーによってほぼ決定されてしまう（マスクのパターン
サイズよりも小さくはできない）。
本発明の目的は、リソグラフィーでのマスク工程の数
を減らすと共にリソグラフィー後のプロセスによりゲー
ト長を制御する（従来よりも微細なパターンで細くす
る）ことが可能になる半導体装置（MESFET）の製造方法
を提供することである。
を減らすと共にリソグラフィー後のプロセスによりゲー
ト長を制御する（従来よりも微細なパターンで細くす
る）ことが可能になる半導体装置（MESFET）の製造方法
を提供することである。
上述の目的が、下記工程（ア）〜（キ）：（ア）半導
体基板の上に第１絶縁材料でダミーゲート部を形成する
工程；（イ）ダミーゲート部に接して半導体基板の上に
オーミック電極を選択的に形成する工程；（ウ）半導体
基板に素子分離領域を形成する工程；（エ）第１絶縁材
料とは異なる第２絶縁材料の絶縁膜を全面に形成し、ダ
ミーゲート部を該絶縁膜の高さに平坦化する工程；
（オ）ダミーゲート部を除去してゲート開口を形成する
工程；（カ）ゲート開口の側面に第２絶縁材料とは異な
る第３絶縁材料をサイドウォール部を形成する工程；お
よび（キ）ゲート開口を埋めるようにゲート電極を形成
する工程；を含んでなることを特徴とする半導体装置の
製造方法によって達成される。
体基板の上に第１絶縁材料でダミーゲート部を形成する
工程；（イ）ダミーゲート部に接して半導体基板の上に
オーミック電極を選択的に形成する工程；（ウ）半導体
基板に素子分離領域を形成する工程；（エ）第１絶縁材
料とは異なる第２絶縁材料の絶縁膜を全面に形成し、ダ
ミーゲート部を該絶縁膜の高さに平坦化する工程；
（オ）ダミーゲート部を除去してゲート開口を形成する
工程；（カ）ゲート開口の側面に第２絶縁材料とは異な
る第３絶縁材料をサイドウォール部を形成する工程；お
よび（キ）ゲート開口を埋めるようにゲート電極を形成
する工程；を含んでなることを特徴とする半導体装置の
製造方法によって達成される。
リセスゲート型FETを製造するためには、上述の
（カ）工程の後で、（キ）工程の前に、表出している半
導体基板部分をエッチングしてリセス（凹所）を形成す
れば良い。
（カ）工程の後で、（キ）工程の前に、表出している半
導体基板部分をエッチングしてリセス（凹所）を形成す
れば良い。
本発明では、ダミーゲート部がオーミック電極間隙を
決定することになり、さらに、オーミック電極上に絶縁
膜を形成し、これにダミーゲート部を平坦化してからダ
ミーゲート部を除去してゲート開口とし、該開口の側壁
面にサイドウォール絶縁膜を自己整合方式で形成するこ
とができてゲート長をリソグラフィー方式よりも狭くす
ることができる。ゲート長がダミーゲート部の幅とサイ
ドウォール部の厚さとで決まり、サイドウォール部の絶
縁膜製膜時およびエッチング時に厚さ制御ができて、こ
の範囲でゲート長制御ができる。オーミック電極のパタ
ーニング並びにゲート電極のパターニングでは半導体基
板と接するゲート部分に関連してしないし、多少のマス
クずれがあってもデバイス特性にほとんど影響しない。
これらの２回のパターニングでのマスク工程およびダミ
ーゲート部バターニングマスク工程と合計３回のマスク
工程ですみ、ダミーゲート部利用の自己整合方式といえ
る。
決定することになり、さらに、オーミック電極上に絶縁
膜を形成し、これにダミーゲート部を平坦化してからダ
ミーゲート部を除去してゲート開口とし、該開口の側壁
面にサイドウォール絶縁膜を自己整合方式で形成するこ
とができてゲート長をリソグラフィー方式よりも狭くす
ることができる。ゲート長がダミーゲート部の幅とサイ
ドウォール部の厚さとで決まり、サイドウォール部の絶
縁膜製膜時およびエッチング時に厚さ制御ができて、こ
の範囲でゲート長制御ができる。オーミック電極のパタ
ーニング並びにゲート電極のパターニングでは半導体基
板と接するゲート部分に関連してしないし、多少のマス
クずれがあってもデバイス特性にほとんど影響しない。
これらの２回のパターニングでのマスク工程およびダミ
ーゲート部バターニングマスク工程と合計３回のマスク
工程ですみ、ダミーゲート部利用の自己整合方式といえ
る。
以下、添付図面を参照して、本発明の実施態様例およ
び比較例によって本発明を詳細に説明する。
び比較例によって本発明を詳細に説明する。
例１ 第1A図〜第1J図は、活性領域の限定（規定）をする素
子分離にイオン注入法を利用した場合での本発明に従っ
たMESFETの製造工程を説明する半導体装置の概略断面図
である。
子分離にイオン注入法を利用した場合での本発明に従っ
たMESFETの製造工程を説明する半導体装置の概略断面図
である。
まず、半導体基板１を、半絶縁性化合物半導体基体
（例えば、半絶縁性GaAsウエハー）1aおよびその上にエ
ピタキシャル成長させたｎ型化合物半導体（GaAs）層1b
で構成する。化合物半導体としては、InPやInGaPなどで
もよく、さらに、SOI（silicon on insulator）基板
を半導体基板として用いることもできる。
（例えば、半絶縁性GaAsウエハー）1aおよびその上にエ
ピタキシャル成長させたｎ型化合物半導体（GaAs）層1b
で構成する。化合物半導体としては、InPやInGaPなどで
もよく、さらに、SOI（silicon on insulator）基板
を半導体基板として用いることもできる。
この半導体基板１の全面に第１絶縁材料（SiO2）をCV
D法またはスパッタリングによって堆積して絶縁（Si
O2）層を形成する。通常のリソグラフィー法に従って、
レジストを塗布し、ダミーゲート部パターンのある第１
フォトマスクを通して露光し、現像して第１レジスト層
３をSiO2層上に形成する。このレジスト層３をマスクと
してSiO2を選択エッチングして、第1A図に示すように、
ダミーゲート部２を形成する。このエッチングを完全な
異方性エッチングとはしないで、ダミーゲート部２の断
面が台形となるようにするのが好ましい。次に、オーミ
ック金属膜（AuGe/Au）４を全面に堆積させ、レジスト
層３を除去することでその上に金属膜部分をリフトオフ
方式で除去する。
D法またはスパッタリングによって堆積して絶縁（Si
O2）層を形成する。通常のリソグラフィー法に従って、
レジストを塗布し、ダミーゲート部パターンのある第１
フォトマスクを通して露光し、現像して第１レジスト層
３をSiO2層上に形成する。このレジスト層３をマスクと
してSiO2を選択エッチングして、第1A図に示すように、
ダミーゲート部２を形成する。このエッチングを完全な
異方性エッチングとはしないで、ダミーゲート部２の断
面が台形となるようにするのが好ましい。次に、オーミ
ック金属膜（AuGe/Au）４を全面に堆積させ、レジスト
層３を除去することでその上に金属膜部分をリフトオフ
方式で除去する。
第1B図に示すように、通常のリソグラフィー法に従っ
て、レジストを塗布し、オーミック電極パターンのある
第２フォトマスクを通して露光し、現像して第２レジス
ト層５をダミーゲート部２およびオーミック金属膜４上
に形成する。このレジスト層５をマスクとしてオーミッ
ク金属膜４を選択エッチングして、オーミック電極4aお
よび4bを所定パターンに形成する。
て、レジストを塗布し、オーミック電極パターンのある
第２フォトマスクを通して露光し、現像して第２レジス
ト層５をダミーゲート部２およびオーミック金属膜４上
に形成する。このレジスト層５をマスクとしてオーミッ
ク金属膜４を選択エッチングして、オーミック電極4aお
よび4bを所定パターンに形成する。
次に、レジスト層５をそのままでマスクとして用い
て、第1C図に示すように、酸素（O2）または水素（H2）
イオンをイオン注入法でもってエピタキシャル層1bから
基体1aに達するまで注入して絶縁領域６を形成する。従
って、オーミック電極4a、4bおよびダミーゲート部２の
下に活性領域が設定され、素子分離がなされる。
て、第1C図に示すように、酸素（O2）または水素（H2）
イオンをイオン注入法でもってエピタキシャル層1bから
基体1aに達するまで注入して絶縁領域６を形成する。従
って、オーミック電極4a、4bおよびダミーゲート部２の
下に活性領域が設定され、素子分離がなされる。
レジスト層５を除去した後で、第1D図に示すように、
ダミゲート部２の第１絶縁材料（SiO2）とは異なる第２
絶縁材料（Si3N4）を全面に堆積して絶縁膜７を形成す
る。その上にレジスト層８を塗布形成する。
ダミゲート部２の第１絶縁材料（SiO2）とは異なる第２
絶縁材料（Si3N4）を全面に堆積して絶縁膜７を形成す
る。その上にレジスト層８を塗布形成する。
アルゴン（Ar）ミリングの様な全面エッチング法によ
ってレジスト層８およびダミーゲート部２とその上の絶
縁膜部分を一様にエッチングし、第1E図に示すように、
オーミック電極4a、4b上の絶縁膜７が表出したところで
エッチングを停止する。ダミーゲート部２の突起状部分
をエッチングして、絶縁膜７とで平坦な表面となるよう
にする。残っているレジスト層８を除去する。
ってレジスト層８およびダミーゲート部２とその上の絶
縁膜部分を一様にエッチングし、第1E図に示すように、
オーミック電極4a、4b上の絶縁膜７が表出したところで
エッチングを停止する。ダミーゲート部２の突起状部分
をエッチングして、絶縁膜７とで平坦な表面となるよう
にする。残っているレジスト層８を除去する。
次に、第1F図に示すように、ダミーゲート部２のみを
エッチング除去して、ゲート開口11を形成して、そこで
半導体基板１の一部表面を表出させる。ダミーゲート部
２が台形断面であると、ゲート開口は逆テーパの側面を
有することになる。
エッチング除去して、ゲート開口11を形成して、そこで
半導体基板１の一部表面を表出させる。ダミーゲート部
２が台形断面であると、ゲート開口は逆テーパの側面を
有することになる。
絶縁膜７の第２絶縁材料（Si3N4）とは異なる第３絶
縁材料（SiO2）を、第1G図に示すように、ゲート開口11
内を含む全面に堆積して絶縁層12をCVD法によって形成
する。
縁材料（SiO2）を、第1G図に示すように、ゲート開口11
内を含む全面に堆積して絶縁層12をCVD法によって形成
する。
絶縁（SiO2）層12を異方性ドライエッチング法によっ
て、ゲート開口内で基板１が表出するまでエッチングし
て、第1H図に示すように、絶縁（SI3N4）膜７が表出
し、かつゲート開口11内で側壁上に絶縁（SiO2）層12の
サイドウォール部12aを形成する。サイドウォール部12a
で囲まれて半導体基板１の一部表面が表出し、表出部分
の幅がゲート長に相当する。異方性ドライエッチングを
反応性イオンエッチング（RIE）で行うのが好ましい
が、Arミリングによるエッチングでもよい。ゲート開口
11が逆テーバだと、開口底面かち見ると庇があるように
なっていて、そうでない場合よりもサイドォール部12a
を厚くでき、制御範囲が大きくなる。
て、ゲート開口内で基板１が表出するまでエッチングし
て、第1H図に示すように、絶縁（SI3N4）膜７が表出
し、かつゲート開口11内で側壁上に絶縁（SiO2）層12の
サイドウォール部12aを形成する。サイドウォール部12a
で囲まれて半導体基板１の一部表面が表出し、表出部分
の幅がゲート長に相当する。異方性ドライエッチングを
反応性イオンエッチング（RIE）で行うのが好ましい
が、Arミリングによるエッチングでもよい。ゲート開口
11が逆テーバだと、開口底面かち見ると庇があるように
なっていて、そうでない場合よりもサイドォール部12a
を厚くでき、制御範囲が大きくなる。
リセス型MESFETを製造するのであるならば、表出部分
をエッチングして所定深さのリセス（凹所）を形成する
ことができる。
をエッチングして所定深さのリセス（凹所）を形成する
ことができる。
次に、第1I図に示すように、ゲート金属（A1）を真空
蒸着法によってゲート開口11を埋めるようにして全面に
堆積して、金属膜13を形成する。通常のリソグラフィー
法に従って、レジストを塗布し、ゲート電極パターンの
ある第３フォトマスクを通して露光し、現像して第３レ
ジスト層14を形成する。
蒸着法によってゲート開口11を埋めるようにして全面に
堆積して、金属膜13を形成する。通常のリソグラフィー
法に従って、レジストを塗布し、ゲート電極パターンの
ある第３フォトマスクを通して露光し、現像して第３レ
ジスト層14を形成する。
最後に、第1J図に示すように、第３レジスト層14をマ
スクとして、金属膜13を選択エッチングして、ゲート電
極13aを所定パターンに形成する。このゲート電極13aは
その断面形状が図のようにＴ字型であって、ゲート電極
全体の抵抗が、微細化で高抵抗化することのないように
なっている。このようにゲート長をダミーゲート部関連
自己整合方式にて規定しかつ活性領域および絶縁領域を
オーミック電極関連自己整合方式にて規定して、MESFET
を製造することかできる。
スクとして、金属膜13を選択エッチングして、ゲート電
極13aを所定パターンに形成する。このゲート電極13aは
その断面形状が図のようにＴ字型であって、ゲート電極
全体の抵抗が、微細化で高抵抗化することのないように
なっている。このようにゲート長をダミーゲート部関連
自己整合方式にて規定しかつ活性領域および絶縁領域を
オーミック電極関連自己整合方式にて規定して、MESFET
を製造することかできる。
例２ 第2A図〜第2J図は、活性領域の限定（規定）をする素
子分離にメサエッチング法を利用した場合での本発明に
従ったMESFETの製造工程を説明する半導体装置の概略断
面図である。素子分離方法が上述の例１と異なる点で、
その他は例１と同じであり、例１での参照番号と同じ参
照番号は同じものを示している。
子分離にメサエッチング法を利用した場合での本発明に
従ったMESFETの製造工程を説明する半導体装置の概略断
面図である。素子分離方法が上述の例１と異なる点で、
その他は例１と同じであり、例１での参照番号と同じ参
照番号は同じものを示している。
第2A図および第2B図は第1A図および第1B図と同一であ
り、同じ工程で化合物半導体基体1aとエピタキシャル層
1bとからなる半導体基板１の上に、ダミーゲート部２お
よびオーミック電極4a、4bを形成する。
り、同じ工程で化合物半導体基体1aとエピタキシャル層
1bとからなる半導体基板１の上に、ダミーゲート部２お
よびオーミック電極4a、4bを形成する。
第2C図に示すように、レジスト層５をそのままでマス
クとして用いて、半導体基板１をその基体1aに達する深
さまでエッチングして素子分離領域21を形成する。ダミ
ーゲート部２およびオーミック電極4a、4bのしたのエピ
キシャル層1bがメサ型の活性領域となり、他の活性領域
から素子分離されている。
クとして用いて、半導体基板１をその基体1aに達する深
さまでエッチングして素子分離領域21を形成する。ダミ
ーゲート部２およびオーミック電極4a、4bのしたのエピ
キシャル層1bがメサ型の活性領域となり、他の活性領域
から素子分離されている。
レジスト層５の除去後に、第2D図に示すように、絶縁
（Si3N4）膜７を全面形成し、その上にレジスト層８を
塗布形成する。
（Si3N4）膜７を全面形成し、その上にレジスト層８を
塗布形成する。
第2E図に示すように、アルゴン（Ar）ミリングの様な
全面エッチング法によってレジスト層８およびダミーゲ
ート部２とその上の絶縁膜部分を一様にエッチングし、
第1E図と同様に、オーミック電極4a、4b上の絶縁膜７が
表出したところでエッチングを停止して、絶縁膜７とで
平坦な表面となるようにする。残っているレジスト層８
を除去する。
全面エッチング法によってレジスト層８およびダミーゲ
ート部２とその上の絶縁膜部分を一様にエッチングし、
第1E図と同様に、オーミック電極4a、4b上の絶縁膜７が
表出したところでエッチングを停止して、絶縁膜７とで
平坦な表面となるようにする。残っているレジスト層８
を除去する。
次に、第2F図に示すように、ダミーゲート部２のみを
エッチング除去して、ゲート開口11を形成して、そこで
半導体基板１の一部表面を表出させる。
エッチング除去して、ゲート開口11を形成して、そこで
半導体基板１の一部表面を表出させる。
絶縁膜７の第２絶縁材料（Si3N4）とは異なる第３絶
縁材料（SiO2）を、第2G図に示すように、ゲート開口11
内を含む全面に堆積して絶縁層12をCVD法によって形成
する。
縁材料（SiO2）を、第2G図に示すように、ゲート開口11
内を含む全面に堆積して絶縁層12をCVD法によって形成
する。
絶縁（SiO2）層12を異方性ドライエッチング法によっ
て、ゲート開口内で基板１が表出するまでエッチングし
て、第2H図に示すように、絶縁（Si3N4）膜７が表出
し、かつゲート開口11内で側壁上に絶縁（SiO2）層12の
サイドウォール部12aを形成する。サイドウォール部12a
で囲まれて半導体基板１の一部表面が表出し、表出部分
の幅がゲート長に相当し、第1H図と同様になる。
て、ゲート開口内で基板１が表出するまでエッチングし
て、第2H図に示すように、絶縁（Si3N4）膜７が表出
し、かつゲート開口11内で側壁上に絶縁（SiO2）層12の
サイドウォール部12aを形成する。サイドウォール部12a
で囲まれて半導体基板１の一部表面が表出し、表出部分
の幅がゲート長に相当し、第1H図と同様になる。
次に、第2I図に示すように、ゲート金属（A1）を真空
蒸着法によってゲート開口11を埋めるようにして全面に
堆積して、金属膜13を形成する。通常のリソグラフィー
法に従って、レジストを塗布し、ゲート電極パターンの
ある第３フォトマスクを通して露光し、現像して第３レ
ジスト層14を形成する。
蒸着法によってゲート開口11を埋めるようにして全面に
堆積して、金属膜13を形成する。通常のリソグラフィー
法に従って、レジストを塗布し、ゲート電極パターンの
ある第３フォトマスクを通して露光し、現像して第３レ
ジスト層14を形成する。
最後に、第2J図に示すように、第３レジスト層14をマ
スクとして、金属膜13を選択エッチングして、ゲート電
極13aを所定パターンに形成する。このように例１と同
様にして、ゲート長をダーミゲート部関連自己整合方式
にて規定しかつ活性領域および絶縁領域をオーミック電
極関連自己整合方式にて規定して、MESFETを製造するこ
とができる。
スクとして、金属膜13を選択エッチングして、ゲート電
極13aを所定パターンに形成する。このように例１と同
様にして、ゲート長をダーミゲート部関連自己整合方式
にて規定しかつ活性領域および絶縁領域をオーミック電
極関連自己整合方式にて規定して、MESFETを製造するこ
とができる。
以上説明したように、本発明によれば、自己整合的に
半導体装置の各部を形成することにより、マスク数を削
減でき、比較的大きなマスクパターンでサブミクロンサ
イズの素子要素が実現できる（例えば、ダミーゲート部
形成に１μｍ線幅のマスクを使った時に、サイドウォー
ル部厚さを400nmにすることによって0.2μｍ程度のゲー
ト長とすることができる。）レジスト露光後にも、サイ
ドウォール部厚さを制御することでゲート長を調整でき
るため、MESFETの性能向上および制御性向上に寄与す
る。
半導体装置の各部を形成することにより、マスク数を削
減でき、比較的大きなマスクパターンでサブミクロンサ
イズの素子要素が実現できる（例えば、ダミーゲート部
形成に１μｍ線幅のマスクを使った時に、サイドウォー
ル部厚さを400nmにすることによって0.2μｍ程度のゲー
ト長とすることができる。）レジスト露光後にも、サイ
ドウォール部厚さを制御することでゲート長を調整でき
るため、MESFETの性能向上および制御性向上に寄与す
る。
第１図（第1A図〜第1J図）は、活性領域の限定（規定）
をする素子分離にイオン注入法を利用した場合での本発
明に従ったMESFETの製造工程を説明する半導体装置の概
略断面図であり、 第２図（第2A図〜第2J図）は、活性領域の限定（規定）
をする素子分離にメサエッチング法を利用した場合での
本発明に従ったMESFETの製造工程を説明する半導体装置
の概略断面図である。 １……半導体基板、２……ダミーゲート部、 ３……第１レジスト層、 4a、4b……オーミック電極、 ５……第２レジスト層、６……イオン注入領域、 ７……絶縁膜、11……ゲート開口、 12……サイドウォール部、 13a……ゲート電極、14……第３レジスト層、 21……素子分離領域。
をする素子分離にイオン注入法を利用した場合での本発
明に従ったMESFETの製造工程を説明する半導体装置の概
略断面図であり、 第２図（第2A図〜第2J図）は、活性領域の限定（規定）
をする素子分離にメサエッチング法を利用した場合での
本発明に従ったMESFETの製造工程を説明する半導体装置
の概略断面図である。 １……半導体基板、２……ダミーゲート部、 ３……第１レジスト層、 4a、4b……オーミック電極、 ５……第２レジスト層、６……イオン注入領域、 ７……絶縁膜、11……ゲート開口、 12……サイドウォール部、 13a……ゲート電極、14……第３レジスト層、 21……素子分離領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】下記工程（ア）〜（キ）： （ア）半導体基板の上に第１絶縁材料でダミーゲート部
を形成する工程； （イ）前記ダミーゲート部に接して前記半導体基板の上
にオーミック電極を選択的に形成する工程； （ウ）前記半導体基板に素子分離領域を形成する工程； （エ）前記第１絶縁材料とは異なる第２絶縁材料の絶縁
膜を全面に形成し、前記ダミーゲート部を該絶縁膜の高
さに平坦化する工程； （オ）前記ダミーゲート部を除去してゲート開口を形成
する工程； （カ）前記ゲート開口の側面に前記第２絶縁材料とは異
なる第３絶縁材料のサイドウォール部を形成する工程；
および （キ）前記ゲート開口を埋めるようにゲート電極を形成
する工程； を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068022A JP2778600B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
| EP91302243A EP0448307B1 (en) | 1990-03-20 | 1991-03-15 | Method of producing a conductive element |
| DE69126463T DE69126463T2 (de) | 1990-03-20 | 1991-03-15 | Verfahren zur Herstellung eines leitenden Elements |
| US07/670,805 US5264382A (en) | 1990-03-20 | 1991-03-18 | Method of producing semiconductor device using dummy gate structure |
| KR1019910004402A KR930010053B1 (ko) | 1990-03-20 | 1991-03-20 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068022A JP2778600B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270022A JPH03270022A (ja) | 1991-12-02 |
| JP2778600B2 true JP2778600B2 (ja) | 1998-07-23 |
Family
ID=13361774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068022A Expired - Fee Related JP2778600B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5264382A (ja) |
| EP (1) | EP0448307B1 (ja) |
| JP (1) | JP2778600B2 (ja) |
| KR (1) | KR930010053B1 (ja) |
| DE (1) | DE69126463T2 (ja) |
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|---|---|---|---|---|
| JP2870485B2 (ja) * | 1996-06-03 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6010955A (en) * | 1996-09-23 | 2000-01-04 | Kabushiki Kaisha Toshiba | Electrical connection forming process for semiconductor devices |
| US5912820A (en) * | 1997-01-22 | 1999-06-15 | Unisys Corporation | Method and apparatus for distributing a clock tree within a hierarchical circuit design |
| US6346438B1 (en) * | 1997-06-30 | 2002-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
| US5985726A (en) * | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
| US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
| US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
| US6225176B1 (en) | 1999-02-22 | 2001-05-01 | Advanced Micro Devices, Inc. | Step drain and source junction formation |
| US6184097B1 (en) | 1999-02-22 | 2001-02-06 | Advanced Micro Devices, Inc. | Process for forming ultra-shallow source/drain extensions |
| US6271095B1 (en) | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
| US6291278B1 (en) | 1999-05-03 | 2001-09-18 | Advanced Micro Devices, Inc. | Method of forming transistors with self aligned damascene gate contact |
| US6492249B2 (en) | 1999-05-03 | 2002-12-10 | Advanced Micro Devices, Inc. | High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric |
| US6194748B1 (en) | 1999-05-03 | 2001-02-27 | Advanced Micro Devices, Inc. | MOSFET with suppressed gate-edge fringing field effect |
| US6271132B1 (en) | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
| JP3762148B2 (ja) * | 1999-06-30 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US6265293B1 (en) | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
| US6403433B1 (en) | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
| US6248637B1 (en) | 1999-09-24 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for manufacturing MOS Transistors having elevated source and drain regions |
| US6333244B1 (en) | 2000-01-26 | 2001-12-25 | Advanced Micro Devices, Inc. | CMOS fabrication process with differential rapid thermal anneal scheme |
| US6372589B1 (en) | 2000-04-19 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer |
| US6420218B1 (en) | 2000-04-24 | 2002-07-16 | Advanced Micro Devices, Inc. | Ultra-thin-body SOI MOS transistors having recessed source and drain regions |
| US6368947B1 (en) | 2000-06-20 | 2002-04-09 | Advanced Micro Devices, Inc. | Process utilizing a cap layer optimized to reduce gate line over-melt |
| US6361874B1 (en) | 2000-06-20 | 2002-03-26 | Advanced Micro Devices, Inc. | Dual amorphization process optimized to reduce gate line over-melt |
| US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| US6472282B1 (en) | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| US6514809B1 (en) * | 2000-11-03 | 2003-02-04 | Advanced Micro Devices, Inc. | SOI field effect transistors with body contacts formed by selective etch and fill |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6509253B1 (en) | 2001-02-16 | 2003-01-21 | Advanced Micro Devices, Inc. | T-shaped gate electrode for reduced resistance |
| US6420776B1 (en) | 2001-03-01 | 2002-07-16 | Amkor Technology, Inc. | Structure including electronic components singulated using laser cutting |
| KR100469128B1 (ko) * | 2002-11-07 | 2005-01-29 | 삼성전자주식회사 | 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법 |
| US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| KR100487657B1 (ko) * | 2003-08-13 | 2005-05-03 | 삼성전자주식회사 | 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법 |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
| US8357571B2 (en) * | 2010-09-10 | 2013-01-22 | Cree, Inc. | Methods of forming semiconductor contacts |
| CN102655093B (zh) * | 2011-03-02 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 厚绝缘膜的工艺实现方法 |
| US9461143B2 (en) | 2012-09-19 | 2016-10-04 | Intel Corporation | Gate contact structure over active gate and method to fabricate same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| EP0064745A3 (de) * | 1981-05-07 | 1983-11-09 | Microwave Semiconductor Corp. | Verfahren zum Herstellen eines Feldeffekttransistors |
| JPS58178569A (ja) * | 1982-04-12 | 1983-10-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59195824A (ja) * | 1983-04-20 | 1984-11-07 | Sanyo Electric Co Ltd | 配線形成方法 |
| JPS61154079A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 半導体装置の製造方法 |
| JPS6279677A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62115782A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | 半導体装置の製造方法 |
| JPS62186568A (ja) * | 1986-02-12 | 1987-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3609274A1 (de) * | 1986-03-19 | 1987-09-24 | Siemens Ag | Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes |
| JPS6356959A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6377163A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS6390171A (ja) * | 1986-10-02 | 1988-04-21 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPH0793324B2 (ja) * | 1986-12-01 | 1995-10-09 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
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| JPS63228671A (ja) * | 1987-03-17 | 1988-09-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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