JPH0624209B2 - 二重凹部電界効果トランジスタを形成する方法 - Google Patents
二重凹部電界効果トランジスタを形成する方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は電界効果トランジスタを製造する方法に関す
る。更に具体的に云えば、この発明はＮ＋形の棧（さ
ん）を持つ二重凹部チヤンネル構造を有する電界効果ト
ランジスタを形成す方法に関する。
る。更に具体的に云えば、この発明はＮ＋形の棧（さ
ん）を持つ二重凹部チヤンネル構造を有する電界効果ト
ランジスタを形成す方法に関する。
従来の技術及び問題点 第１図はＮ＋形棧構造を持つ二重凹部チヤンネルを有す
るＧａＡｓ金属−半導体電界効果トランジスタ（ＭＥＳ
ＦＥＴ）の略図である。Ｎ＋形棧構造を持つトランジス
タは、Ｎ形チヤンネル領域の上方に盛上つたＮ＋形ソー
ス及びドレイン領域を持ち、ソース及びドレイン接点
が、チヤンネル領域に対する凹部の近くで、ソース及び
ドレイン領域の縁から引込んでいる。基板１及びバツフ
ア層２に対するＧａＡｓのエピタキシヤル・デポジツシ
ヨンにより、エピタキシヤル層３が形成される。エピタ
キシヤル層３の表面の上にＮ＋形ＧａＡｓをエピタキシ
ヤル・デポジツトし、エピタキシヤル層４を通つてエピ
タキシヤル層３に達する幅の広い凹部をエツチングする
ことにより、ソース／ドレイン領域４が形成される。こ
の構造は、イオン打込みプロセスを用いても形成するこ
とが出来る。周知の方法を用いて、ゲート接点１４、ソ
ース接点１５及びドレイン接点１６が形成される。この
構造は瞬時的及び長期的な両方のバーンアウトに対する
抵抗力が高くなることが判つている。（ＩＥＥＥトラン
スアクシヨンズ・オン・エレクトロン・デバイセズ誌、
ＥＤ−２８巻、８３４（１９８１年７月号）所載のウエ
ンプル、ニーハウス、フクイ、アービン、コツクス、フ
アン、デイロレンゾ及びシユローサの論文「ＧａＡｓ電
力ＦＥＴに於ける長期及び瞬時的なバーンアウト：機構
と解決策」参照。）更にこの構造はマイクロ波範囲の電
力ＦＥＴとして、普通の電界効果トランジスタに較べて
性能が改善されることが判つている。（アプライド・フ
イズイツクス・レターズ誌、第４２巻、９６６（１９８
３年６月１日号）所載のソーニヤ及びシーの論文「分子
ビーム・エピタキシヤル法によつて調製された高性能Ｋ
−帯ＧａＡｓ電力用電界効果トランジスタ」参照） 然し、Ｎ＋形棧を持つ二重凹部ＦＥＴを製造する従来の
方法は、２つの重要なマスク工程を必要としている。第
２Ａ図乃至第２Ｃ図は、従来の二重凹部を持つＮ＋棧を
有する電界効果トランジスタを製造するのに必要な処理
工程を示す略図である。例えば分子ビーム・エピタキシ
ヤル法により、エピタキシヤル層３の上に第２Ａ図のＮ
＋形層４がデポジツトされ、Ｎ＋形層４の表面の上にソ
ース接点１６及びドレイン接点１５が形成される。周知
の方法を用いて、Ｎ＋形層４の表面の上にフオトレジス
ト層１７を形成してパターンを定める。次に、周知の方
法を用いて、エピタキシヤル層４とエピタキシヤル層３
の小さな一部分とをエツチし、フオトレジスト層１７を
除去して、第２Ｂ図に示す幅の広い凹部２１を設ける。
次に、周知の方法を用いて、Ｎ＋形層４の表面の上にフ
オトレジスト層１８を形成してパターンを定める。次
に、周知の方法を用いて、Ｎ形層３を最終的な厚さにな
るまでエツチして、第２Ｃ図に示す構造を作る。次に、
第２Ｃ図の構造の上にゲート金属接点１４を形成し、フ
オトレジスト層１８を除いて、第１図の構造になる。重
要なことは、第１図及び第２Ａ図ないし第２Ｃ図につい
て説明した方法が、２つの重要なマスク工程を必要とす
ることである。即ち、フオトレジスト層１７のパターン
を定めること及びフオトレジスト層１８のパターンを定
めることである。この両方のマスク工程は、トランジス
タが正しく動作する為には正確にアラインしていなけれ
ばならない。周知の様に、各々のマスク工程により、集
積回路に半導体装置を製造する時の誤差率が入り込む。
この為、Ｎ＋形の棧を持つ二重凹部ＦＥＴを製造するの
に使われるマスク工程の数を最小限に抑えることが望ま
しい。
るＧａＡｓ金属−半導体電界効果トランジスタ（ＭＥＳ
ＦＥＴ）の略図である。Ｎ＋形棧構造を持つトランジス
タは、Ｎ形チヤンネル領域の上方に盛上つたＮ＋形ソー
ス及びドレイン領域を持ち、ソース及びドレイン接点
が、チヤンネル領域に対する凹部の近くで、ソース及び
ドレイン領域の縁から引込んでいる。基板１及びバツフ
ア層２に対するＧａＡｓのエピタキシヤル・デポジツシ
ヨンにより、エピタキシヤル層３が形成される。エピタ
キシヤル層３の表面の上にＮ＋形ＧａＡｓをエピタキシ
ヤル・デポジツトし、エピタキシヤル層４を通つてエピ
タキシヤル層３に達する幅の広い凹部をエツチングする
ことにより、ソース／ドレイン領域４が形成される。こ
の構造は、イオン打込みプロセスを用いても形成するこ
とが出来る。周知の方法を用いて、ゲート接点１４、ソ
ース接点１５及びドレイン接点１６が形成される。この
構造は瞬時的及び長期的な両方のバーンアウトに対する
抵抗力が高くなることが判つている。（ＩＥＥＥトラン
スアクシヨンズ・オン・エレクトロン・デバイセズ誌、
ＥＤ−２８巻、８３４（１９８１年７月号）所載のウエ
ンプル、ニーハウス、フクイ、アービン、コツクス、フ
アン、デイロレンゾ及びシユローサの論文「ＧａＡｓ電
力ＦＥＴに於ける長期及び瞬時的なバーンアウト：機構
と解決策」参照。）更にこの構造はマイクロ波範囲の電
力ＦＥＴとして、普通の電界効果トランジスタに較べて
性能が改善されることが判つている。（アプライド・フ
イズイツクス・レターズ誌、第４２巻、９６６（１９８
３年６月１日号）所載のソーニヤ及びシーの論文「分子
ビーム・エピタキシヤル法によつて調製された高性能Ｋ
−帯ＧａＡｓ電力用電界効果トランジスタ」参照） 然し、Ｎ＋形棧を持つ二重凹部ＦＥＴを製造する従来の
方法は、２つの重要なマスク工程を必要としている。第
２Ａ図乃至第２Ｃ図は、従来の二重凹部を持つＮ＋棧を
有する電界効果トランジスタを製造するのに必要な処理
工程を示す略図である。例えば分子ビーム・エピタキシ
ヤル法により、エピタキシヤル層３の上に第２Ａ図のＮ
＋形層４がデポジツトされ、Ｎ＋形層４の表面の上にソ
ース接点１６及びドレイン接点１５が形成される。周知
の方法を用いて、Ｎ＋形層４の表面の上にフオトレジス
ト層１７を形成してパターンを定める。次に、周知の方
法を用いて、エピタキシヤル層４とエピタキシヤル層３
の小さな一部分とをエツチし、フオトレジスト層１７を
除去して、第２Ｂ図に示す幅の広い凹部２１を設ける。
次に、周知の方法を用いて、Ｎ＋形層４の表面の上にフ
オトレジスト層１８を形成してパターンを定める。次
に、周知の方法を用いて、Ｎ形層３を最終的な厚さにな
るまでエツチして、第２Ｃ図に示す構造を作る。次に、
第２Ｃ図の構造の上にゲート金属接点１４を形成し、フ
オトレジスト層１８を除いて、第１図の構造になる。重
要なことは、第１図及び第２Ａ図ないし第２Ｃ図につい
て説明した方法が、２つの重要なマスク工程を必要とす
ることである。即ち、フオトレジスト層１７のパターン
を定めること及びフオトレジスト層１８のパターンを定
めることである。この両方のマスク工程は、トランジス
タが正しく動作する為には正確にアラインしていなけれ
ばならない。周知の様に、各々のマスク工程により、集
積回路に半導体装置を製造する時の誤差率が入り込む。
この為、Ｎ＋形の棧を持つ二重凹部ＦＥＴを製造するの
に使われるマスク工程の数を最小限に抑えることが望ま
しい。
問題点を解決する為の手段及び作用 この発明の方法を用いると、１回のマスク工程を用い
て、Ｎ＋形棧を持つ二重凹部電界効果トランジスタを形
成することが出来る。種類の異なるフオトレジストの２
つの層がＮ＋形エピタキシヤル層の表面に形成される。
これらのフオトレジスト層の表面に、フレオンによつて
反応性イオン・エツチが出来るが、酸素では反応性イオ
ン・エツチが起らない様な材料の層を形成する。この材
料の表面層にゲート・パターンをエツチし、フオトレジ
スト層に選択的にアンダカツトを設けて、ゲート凹部及
び幅広い凹部の両方をエツチする為のパターンを作る。
フオトレジスト層の上にある材料の層内の開口を介し
て、金属の垂直の蒸着を行なうことにより、ゲート接点
が形成される。
て、Ｎ＋形棧を持つ二重凹部電界効果トランジスタを形
成することが出来る。種類の異なるフオトレジストの２
つの層がＮ＋形エピタキシヤル層の表面に形成される。
これらのフオトレジスト層の表面に、フレオンによつて
反応性イオン・エツチが出来るが、酸素では反応性イオ
ン・エツチが起らない様な材料の層を形成する。この材
料の表面層にゲート・パターンをエツチし、フオトレジ
スト層に選択的にアンダカツトを設けて、ゲート凹部及
び幅広い凹部の両方をエツチする為のパターンを作る。
フオトレジスト層の上にある材料の層内の開口を介し
て、金属の垂直の蒸着を行なうことにより、ゲート接点
が形成される。
実施例 第３Ａ図ないし第３Ｋ図はこの発明の第１実施例の方法
を示す概略図である。第３Ａ図の基板１は半絶縁性Ｇａ
Ａｓ基板である。バツフア領域２は、例えば基板１の表
面に分子ビーム・エピタキシヤル法によつて形成される
比抵抗の高いＧａＡｓである。層３は、例えば分子ビー
ム・エピタキシヤル法により、約１，０００乃至７，０
００Åの厚さになるまで、バツフア領域２の上に形成さ
れたＮ形ＧａＡｓ層である。層４は、例えば分子ビーム
・エピタキシヤル法により、約２，０００Åの厚さにな
るまで形成されたＮ＋形にドープしたＧａＡｓ層であ
る。ソース接点１６及びドレイン接点１５は周知の方法
によつて形成されたオーミツク接点である。レジスト層
５は、周知の方法を用いて５，０００乃至１０，０００
Åの厚さに形成されたＡＺ１４５０Ｂの様な光学レジス
トである。層６はポリメチルメタクリレート（ＰＭＭ
Ａ）層であり、これは周知の方法を用いて、フオトレジ
スト層５の表面の上に約２，０００乃至７，０００Åの
厚さに形成される。層７は約５００Åの厚さに蒸着によ
つて形成されたゲルマニウム層である。こゝでゲラルマ
ニウムを使うのは、ゲルマニウムはフレオンによつて、
反応性イオン・エツチが出来るが、酸素では反応性イオ
ン・エツチをしないからである。２酸化シリコンの様
に、こういう性質を持つ他の材料をゲルマニウムの代り
に用いてもよい。層８はフオトレジスト層又は電子ビー
ム・レジスト材料の層であり、形成しようとする電界効
果トランジスタ（ＦＥＴ）のゲートと同形のパターンに
なる様に周知の方法を用いてパターンを定める。
を示す概略図である。第３Ａ図の基板１は半絶縁性Ｇａ
Ａｓ基板である。バツフア領域２は、例えば基板１の表
面に分子ビーム・エピタキシヤル法によつて形成される
比抵抗の高いＧａＡｓである。層３は、例えば分子ビー
ム・エピタキシヤル法により、約１，０００乃至７，０
００Åの厚さになるまで、バツフア領域２の上に形成さ
れたＮ形ＧａＡｓ層である。層４は、例えば分子ビーム
・エピタキシヤル法により、約２，０００Åの厚さにな
るまで形成されたＮ＋形にドープしたＧａＡｓ層であ
る。ソース接点１６及びドレイン接点１５は周知の方法
によつて形成されたオーミツク接点である。レジスト層
５は、周知の方法を用いて５，０００乃至１０，０００
Åの厚さに形成されたＡＺ１４５０Ｂの様な光学レジス
トである。層６はポリメチルメタクリレート（ＰＭＭ
Ａ）層であり、これは周知の方法を用いて、フオトレジ
スト層５の表面の上に約２，０００乃至７，０００Åの
厚さに形成される。層７は約５００Åの厚さに蒸着によ
つて形成されたゲルマニウム層である。こゝでゲラルマ
ニウムを使うのは、ゲルマニウムはフレオンによつて、
反応性イオン・エツチが出来るが、酸素では反応性イオ
ン・エツチをしないからである。２酸化シリコンの様
に、こういう性質を持つ他の材料をゲルマニウムの代り
に用いてもよい。層８はフオトレジスト層又は電子ビー
ム・レジスト材料の層であり、形成しようとする電界効
果トランジスタ（ＦＥＴ）のゲートと同形のパターンに
なる様に周知の方法を用いてパターンを定める。
第３Ｂ図は形成しようとするＦＥＴのゲート・パターン
を持つフオトレジスト層８を示す。次に、フレオンを用
いた反応性イオン・エツチングにより、ゲルマニウム層
７をエツチして、第３Ｃ図に示す構造を作る。酸素を用
いた反応性イオン・エツチングにより、フオトレジスト
層５及びＰＭＭＡ層６を垂直にエツチする。フオトレジ
スト層８が酸素による反応性イオン・エツチの際に除か
れて、第３Ｄ図に示す構造が得られる。
を持つフオトレジスト層８を示す。次に、フレオンを用
いた反応性イオン・エツチングにより、ゲルマニウム層
７をエツチして、第３Ｃ図に示す構造を作る。酸素を用
いた反応性イオン・エツチングにより、フオトレジスト
層５及びＰＭＭＡ層６を垂直にエツチする。フオトレジ
スト層８が酸素による反応性イオン・エツチの際に除か
れて、第３Ｄ図に示す構造が得られる。
次にＮ＋形ＧａＡｓ層４を化学的にエツチして、第３Ｅ
図に示すゲート凹部１９を作る。その後、ＡＺ３１１の
様なフオトレジスト現像剤を用いて、フオトレジスト層
５をエツチし、ＰＭＭＡ層６及びゲルマニウム層７にア
ンダカツトを作る。第３Ｆ図に示す様に、フオトレジス
ト層５に出来る開口の幅は、フオトレジスト層５のエツ
チングの時間によつて制御される。ＰＭＭＡ層６がアン
ダカツトされる時、ＰＭＭＡ層６がゲルマニウム層７を
指示する。次に、Ｎ＋形ＧａＡｓ層４及びＮ形ＧａＡｓ
層３を化学的にエツチして、第３Ｇ図に示す構造にす
る。次に第３Ｇ図の構造を、第３Ｇ図に示す構造の表面
に対して垂直な金属蒸着源から、チタン、白金及び金の
３層の蒸着の様な金属の蒸着を行ない、第３Ｈ図に示す
ゲート１４及び金属層９を作る。
図に示すゲート凹部１９を作る。その後、ＡＺ３１１の
様なフオトレジスト現像剤を用いて、フオトレジスト層
５をエツチし、ＰＭＭＡ層６及びゲルマニウム層７にア
ンダカツトを作る。第３Ｆ図に示す様に、フオトレジス
ト層５に出来る開口の幅は、フオトレジスト層５のエツ
チングの時間によつて制御される。ＰＭＭＡ層６がアン
ダカツトされる時、ＰＭＭＡ層６がゲルマニウム層７を
指示する。次に、Ｎ＋形ＧａＡｓ層４及びＮ形ＧａＡｓ
層３を化学的にエツチして、第３Ｇ図に示す構造にす
る。次に第３Ｇ図の構造を、第３Ｇ図に示す構造の表面
に対して垂直な金属蒸着源から、チタン、白金及び金の
３層の蒸着の様な金属の蒸着を行ない、第３Ｈ図に示す
ゲート１４及び金属層９を作る。
別の実施例では、Ｎ＋形ＧａＡｓ層４内にゲート凹部１
９をエツチする前に、フオトレジスト現像剤を用いて、
フオトレジスト層５の幅を拡げ、こうして第３Ｉ図に示
す構造を作る。第３Ｆ図、第３Ｇ図及び第３Ｈ図につい
て説明した処理工程の後、この別の実施例では第３Ｊ図
に示す構造が得られるが、この時ゲート凹部１９はゲー
ト・メタライズ部分１４よりも幅が広い。これによって
ゲートの静電容量が一層小さいという望ましい特性が得
られ、これは場合によつて有用である。
９をエツチする前に、フオトレジスト現像剤を用いて、
フオトレジスト層５の幅を拡げ、こうして第３Ｉ図に示
す構造を作る。第３Ｆ図、第３Ｇ図及び第３Ｈ図につい
て説明した処理工程の後、この別の実施例では第３Ｊ図
に示す構造が得られるが、この時ゲート凹部１９はゲー
ト・メタライズ部分１４よりも幅が広い。これによって
ゲートの静電容量が一層小さいという望ましい特性が得
られ、これは場合によつて有用である。
ゲート１４を形成した後、フオトレジスト層５及びＰＭ
ＭＡ層６を溶媒の中で洗滌し去り、金属層９（第３Ｈ
図）を浮かせ、第３Ｋ図に示す構造にする。こうして、
何れもセルフアラインである幅の広い凹部２１、ゲート
凹部１９及びゲート１４を形成する為に１回のマスク工
程を用いて、Ｎ＋形棧を持つ二重凹部電界効果トランジ
スタ２０が形成される。ソース接点１５及びドレイン接
点１６を形成するにはマスク工程が必要であるが、この
マスク工程は臨界的（重要）ではない。この為、上に述
べた方法を使うと、従来必要であつた２回の臨界的なマ
スク工程及び１回の臨界的でないマスク工程の代りに、
１回の臨界的なマスク工程及び１回の臨界的でないマス
ク工程を使つて、Ｎ＋形棧を持つ２重凹部電界効果トラ
ンジスタが形成される。
ＭＡ層６を溶媒の中で洗滌し去り、金属層９（第３Ｈ
図）を浮かせ、第３Ｋ図に示す構造にする。こうして、
何れもセルフアラインである幅の広い凹部２１、ゲート
凹部１９及びゲート１４を形成する為に１回のマスク工
程を用いて、Ｎ＋形棧を持つ二重凹部電界効果トランジ
スタ２０が形成される。ソース接点１５及びドレイン接
点１６を形成するにはマスク工程が必要であるが、この
マスク工程は臨界的（重要）ではない。この為、上に述
べた方法を使うと、従来必要であつた２回の臨界的なマ
スク工程及び１回の臨界的でないマスク工程の代りに、
１回の臨界的なマスク工程及び１回の臨界的でないマス
ク工程を使つて、Ｎ＋形棧を持つ２重凹部電界効果トラ
ンジスタが形成される。
明細書ではこの発明の特定の実施例を説明したが、この
発明の範囲がそれに制限されるものと解してはならな
い。当業者には、以上の説明から、この発明のその他の
実施例が容易に考えられよう。
発明の範囲がそれに制限されるものと解してはならな
い。当業者には、以上の説明から、この発明のその他の
実施例が容易に考えられよう。
技術的な利点 この発明は、二重凹部チヤンネル電界効果トランジスタ
のゲート接点、ゲート凹部及び幅の広い凹部をセルフア
ラインにする１個のマスクを用いて、二重凹部チヤンネ
ル電界効果トランジスタを製造する方法を教示した。こ
れは、そのアラインが臨界的である２回のマスク工程を
必要とする従来技術と対照的である。
のゲート接点、ゲート凹部及び幅の広い凹部をセルフア
ラインにする１個のマスクを用いて、二重凹部チヤンネ
ル電界効果トランジスタを製造する方法を教示した。こ
れは、そのアラインが臨界的である２回のマスク工程を
必要とする従来技術と対照的である。
この発明の実施態様は次の通りである。
(1) 二重凹部電界効果トランジスタを形成する方法に
於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体材料の層を前記基板の上にデポジ
ットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に第１の
材料層を形成し、 該第１の材料層をエッチするプロセスによってエッチさ
れない様な材料の第２の層を、前記第一の材料層の表面
の上に形成し、 該第２の材料層の表面の上にフォトレジスト材料の層を
形成してパターンを定め、 前記第１及び第２の材料層をエッチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエッチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエッチングし、 前記第２の材料層も前記半導体材料の層もエッチしない
様な前記プロセスを用いて、前記第１の材料層をエッチ
ングすることによって前記第２の材料層にアンダカット
を作って前記凹部よりも幅の広い開口を前記第１の材料
層内に設け、前記半導体材料のエピタキシャル層及び前
記基板をエッチングして、前記半導体材料のエピタキシ
ャル層内の幅の広い凹部及び前記基板内の幅の狭いゲー
ト凹部を作り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体材料の層を前記基板の上にデポジ
ットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に第１の
材料層を形成し、 該第１の材料層をエッチするプロセスによってエッチさ
れない様な材料の第２の層を、前記第一の材料層の表面
の上に形成し、 該第２の材料層の表面の上にフォトレジスト材料の層を
形成してパターンを定め、 前記第１及び第２の材料層をエッチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエッチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエッチングし、 前記第２の材料層も前記半導体材料の層もエッチしない
様な前記プロセスを用いて、前記第１の材料層をエッチ
ングすることによって前記第２の材料層にアンダカット
を作って前記凹部よりも幅の広い開口を前記第１の材料
層内に設け、前記半導体材料のエピタキシャル層及び前
記基板をエッチングして、前記半導体材料のエピタキシ
ャル層内の幅の広い凹部及び前記基板内の幅の狭いゲー
ト凹部を作り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
(2) (1)項に記載した方法に於て、前記第１の導電型が
Ｎ形である方法。
Ｎ形である方法。
(3) (1)項に記載した方法に於て、前記第１の導電型が
Ｐ形である方法。
Ｐ形である方法。
(4) (1)項に記載した方法に於て、前記材料の第１の層
がフオトレジストである方法。
がフオトレジストである方法。
(5) (1)項に記載した方法に於て、前記材料の第２の層
がゲルマニウムである方法。
がゲルマニウムである方法。
(6) (1)項に記載した方法に於て、前記材料の第１の層
をエツチするプロセスが化学的なエツチングである方
法。
をエツチするプロセスが化学的なエツチングである方
法。
(7) (1)項に記載した方法に於て、前記金具がチタン、
白金及び金の３層構造である方法。
白金及び金の３層構造である方法。
(8) 二重凹部電界効果トランジスタを形成する方法に
於て、 ガリウム砒素基板の上にあるガリウム砒素・バツフア層
の上に第１の導電型を持つガリウム砒素層を設け、 前記基板のドーピングより高い前記第１の導電型のドー
ピングを持つガリウム砒素層を前記基板の上にデポジツ
トし、 前記半導体材料のエピタキシヤル層の表面の上にソース
及びドレイン接点区域を形成し、 前記半導体材料のエピタキシヤル層の表面の上にフオト
レジストの第１の層を形成し、ゲルマニウムをエツチン
グしないが、前記フオトレジストの第１の層をエツチン
グする様な化学的エツチ剤によつてエツチングされない
フオトレジストの第２の層を前記フオトレジストの第１
の層の表面の上に形成し、 前記ゲルマニウム層の表面の上にフオトレジスト材料の
第３の層を形成してパターンを定め、 前記フオトレジストの第１及び第２の層及び前記ゲルマ
ニウム層をエツチングし、 前記フオトレジストの第１及び第２の層及び前記ゲルマ
ニウム層をエツチングしないエツチング手段を用いて、
前記半導体材料のエピタキシヤル層内にゲート凹部をエ
ツチングし、 前記フオトレジストの第２の層及びゲルマニウム層又は
半導体材料のエピタキシヤル層をエツチングしない様な
前記化学的なエツチ剤を用いて、前記フオトレジストの
第１の層をエツチングすることにより、前記フオトレジ
ストの第２の層及び前記ゲルマニウム層にアンダカツト
を作つて、前記材料の第１の層内に前記凹部よりも幅の
広い開口を作り、 前記基板に達するまでエピタキシヤル層をエツチングし
て、前記エピタキシヤル層の材料の中に幅の広い凹部を
作ると共に前記基板に幅の狭いゲート凹部を作り、 金属の垂直の蒸着により、前記凹部内に金属層をデポジ
ツトし、 前記第１及び第２の材料層及び前記ゲルマニウム層を除
去する工程を含む方法。
於て、 ガリウム砒素基板の上にあるガリウム砒素・バツフア層
の上に第１の導電型を持つガリウム砒素層を設け、 前記基板のドーピングより高い前記第１の導電型のドー
ピングを持つガリウム砒素層を前記基板の上にデポジツ
トし、 前記半導体材料のエピタキシヤル層の表面の上にソース
及びドレイン接点区域を形成し、 前記半導体材料のエピタキシヤル層の表面の上にフオト
レジストの第１の層を形成し、ゲルマニウムをエツチン
グしないが、前記フオトレジストの第１の層をエツチン
グする様な化学的エツチ剤によつてエツチングされない
フオトレジストの第２の層を前記フオトレジストの第１
の層の表面の上に形成し、 前記ゲルマニウム層の表面の上にフオトレジスト材料の
第３の層を形成してパターンを定め、 前記フオトレジストの第１及び第２の層及び前記ゲルマ
ニウム層をエツチングし、 前記フオトレジストの第１及び第２の層及び前記ゲルマ
ニウム層をエツチングしないエツチング手段を用いて、
前記半導体材料のエピタキシヤル層内にゲート凹部をエ
ツチングし、 前記フオトレジストの第２の層及びゲルマニウム層又は
半導体材料のエピタキシヤル層をエツチングしない様な
前記化学的なエツチ剤を用いて、前記フオトレジストの
第１の層をエツチングすることにより、前記フオトレジ
ストの第２の層及び前記ゲルマニウム層にアンダカツト
を作つて、前記材料の第１の層内に前記凹部よりも幅の
広い開口を作り、 前記基板に達するまでエピタキシヤル層をエツチングし
て、前記エピタキシヤル層の材料の中に幅の広い凹部を
作ると共に前記基板に幅の狭いゲート凹部を作り、 金属の垂直の蒸着により、前記凹部内に金属層をデポジ
ツトし、 前記第１及び第２の材料層及び前記ゲルマニウム層を除
去する工程を含む方法。
(9) (8)項に記載した方法に於て、前記第１の導電型が
Ｎ形である方法。
Ｎ形である方法。
(10) (8)項に記載した方法に於て、前記第１の導電型
がＰ形である方法。
がＰ形である方法。
(11) (8)項に記載した方法に於て、前記フオトレジス
トの第２の層がポリメチルメタクリレート・フオトレジ
ストである方法。
トの第２の層がポリメチルメタクリレート・フオトレジ
ストである方法。
第１図は従来のＮ＋形棧を持つ二重凹部ＧａＡｓ電界効
果トランジスタの略図、第２Ａ図乃至第２Ｃ図は第１図
のＧａＡｓ ＦＥＴを形成する為に従来必要であつた処
理工程を示す略図、第３Ａ図乃至第３Ｋ図はこの発明の
１実施例に従つてＮ＋形棧を持つ二重凹部電界効果トラ
ンジスタを製造するのに必要な処理工程を示す略図であ
る。 主な符号の説明 １：基板 ３：Ｎ形層 ４：Ｎ＋形層 ５：レジスト層 ６：ポリメチルメタクリレート層 ８：フオトレジスト層 １４：ゲート １５：ドレイン接点 １６：ソース接点 １９：ゲート凹部 ２１：幅の広い凹部
果トランジスタの略図、第２Ａ図乃至第２Ｃ図は第１図
のＧａＡｓ ＦＥＴを形成する為に従来必要であつた処
理工程を示す略図、第３Ａ図乃至第３Ｋ図はこの発明の
１実施例に従つてＮ＋形棧を持つ二重凹部電界効果トラ
ンジスタを製造するのに必要な処理工程を示す略図であ
る。 主な符号の説明 １：基板 ３：Ｎ形層 ４：Ｎ＋形層 ５：レジスト層 ６：ポリメチルメタクリレート層 ８：フオトレジスト層 １４：ゲート １５：ドレイン接点 １６：ソース接点 １９：ゲート凹部 ２１：幅の広い凹部
Claims (1)
- 【請求項１】二重凹部電界効果トランジスタを形成する
方法に於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体材料の層を前記基板の上にデポジ
ットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に第１の
材料層を形成し、 該第１の材料層をエッチするプロセスによってエッチさ
れない様な第２の材料層を、前記材料の第１の層の表面
の上に形成し、 該第２の材料の層の表面の上にフォトレジスト材料の層
を形成してパターンを定め、 前記第１及び第２の材料層をエッチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエッチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエッチングし、 前記第２の材料層も前記半導体材料の層もエッチしない
様な前記プロセスを用いて、前記第１の材料層をエッチ
ングすることによって前記第２の材料層にアンダカット
を作って、前記凹部よりも幅の広い開口を前記材料の第
１の層内に設け、 前記半導体材料のエピタキシャル層及び前記基板をエッ
チングして、前記半導体材料のエピタキシャル層内の幅
の広い凹部及び前記基板内の幅の狭いゲート凹部を作
り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US684523 | 1984-12-21 | ||
| US06/684,523 US4616400A (en) | 1984-12-21 | 1984-12-21 | Process for fabricating a double recess channel field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199670A JPS61199670A (ja) | 1986-09-04 |
| JPH0624209B2 true JPH0624209B2 (ja) | 1994-03-30 |
Family
ID=24748388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287609A Expired - Lifetime JPH0624209B2 (ja) | 1984-12-21 | 1985-12-20 | 二重凹部電界効果トランジスタを形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4616400A (ja) |
| JP (1) | JPH0624209B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| DE3911512A1 (de) * | 1988-09-07 | 1990-03-22 | Licentia Gmbh | Selbstjustierendes verfahren zur herstellung einer steuerelektrode |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH03248439A (ja) * | 1990-02-26 | 1991-11-06 | Rohm Co Ltd | 化合物半導体装置の製造方法 |
| JP2607310B2 (ja) * | 1990-11-30 | 1997-05-07 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| KR970000538B1 (ko) * | 1993-04-27 | 1997-01-13 | 엘지전자 주식회사 | 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 |
| US5610085A (en) * | 1993-11-29 | 1997-03-11 | Texas Instruments Incorporated | Method of making a vertical FET using epitaxial overgrowth |
| JPH08111424A (ja) * | 1994-10-11 | 1996-04-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5556797A (en) * | 1995-05-30 | 1996-09-17 | Hughes Aircraft Company | Method of fabricating a self-aligned double recess gate profile |
| US5733827A (en) * | 1995-11-13 | 1998-03-31 | Motorola, Inc. | Method of fabricating semiconductor devices with a passivated surface |
| US6838325B2 (en) * | 2002-10-24 | 2005-01-04 | Raytheon Company | Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor |
| US6939751B2 (en) * | 2003-10-22 | 2005-09-06 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (SOI) with recessed channel |
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| CA3036478C (en) * | 2016-09-13 | 2021-09-07 | Google Llc | Buffer layer to prevent etching by photoresist developer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301188A (en) * | 1979-10-01 | 1981-11-17 | Bell Telephone Laboratories, Incorporated | Process for producing contact to GaAs active region |
| JPS58143577A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 埋め込みゲ−ト電界効果トランジスタの製造方法 |
| US4551394A (en) * | 1984-11-26 | 1985-11-05 | Honeywell Inc. | Integrated three-dimensional localized epitaxial growth of Si with localized overgrowth of GaAs |
-
1984
- 1984-12-21 US US06/684,523 patent/US4616400A/en not_active Expired - Fee Related
-
1985
- 1985-12-20 JP JP60287609A patent/JPH0624209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61199670A (ja) | 1986-09-04 |
| US4616400A (en) | 1986-10-14 |
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