JPS6242398B2 - - Google Patents
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- JPS6242398B2 JPS6242398B2 JP5528982A JP5528982A JPS6242398B2 JP S6242398 B2 JPS6242398 B2 JP S6242398B2 JP 5528982 A JP5528982 A JP 5528982A JP 5528982 A JP5528982 A JP 5528982A JP S6242398 B2 JPS6242398 B2 JP S6242398B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
この発明は、ｎ形活性層、p+層およびゲート
電極金属層のそれぞれの相対位置関係を自動的に
設定して構成されるホモあるいはヘテロ接合を有
するプレーナ形の高性能な化合物半導体電界効果
トランジスタの製造方法に関する。
電極金属層のそれぞれの相対位置関係を自動的に
設定して構成されるホモあるいはヘテロ接合を有
するプレーナ形の高性能な化合物半導体電界効果
トランジスタの製造方法に関する。
GaAsあるいはInPなどの化合物半導体を基板
とする電界効果トランジスタは、シリコン基板の
ものに比べ、超高周波・超高速の信号処理の領域
で非常に良好な性能を発揮することは周知の通り
である。
とする電界効果トランジスタは、シリコン基板の
ものに比べ、超高周波・超高速の信号処理の領域
で非常に良好な性能を発揮することは周知の通り
である。
化合物半導体電界効果トランジスタとしては、
ゲート接合にシヨツトキ接合を使用したシヨツト
キ接合形が一般的であるが、ｎ形活性層に対して
ホモp+−ｎ接合あるいはヘテロp+−ｎ接合のゲ
ート構造を有するp+−ｎ接合形素子は障壁電位
差が大きく許容入力信号レベルが大きい特徴があ
る。
ゲート接合にシヨツトキ接合を使用したシヨツト
キ接合形が一般的であるが、ｎ形活性層に対して
ホモp+−ｎ接合あるいはヘテロp+−ｎ接合のゲ
ート構造を有するp+−ｎ接合形素子は障壁電位
差が大きく許容入力信号レベルが大きい特徴があ
る。
しかし、p+−ｎ接合形の構成はシヨツトキ接
合形と比較してはるかに困難であつて、従来の試
作発表例も非常に少なく、ソースおよびドレイン
域の低オーム性接触のためのエピタキシヤル成長
n+層を設けた構造は未だ全く報告された実例が
ない。
合形と比較してはるかに困難であつて、従来の試
作発表例も非常に少なく、ソースおよびドレイン
域の低オーム性接触のためのエピタキシヤル成長
n+層を設けた構造は未だ全く報告された実例が
ない。
また、高性能・高密度集積化のためには、微細
構造のp+−ｎ接合ゲートの製作、素子の構造の
プレーナ化などの素子構成上の多くの困難な問題
があり、全く新規な発想に基づく飛躍が必要であ
る。
構造のp+−ｎ接合ゲートの製作、素子の構造の
プレーナ化などの素子構成上の多くの困難な問題
があり、全く新規な発想に基づく飛躍が必要であ
る。
第１図は、従来のp+−ｎ接合形の化合物半導
体電界効果トランジスタの構造を示すものであ
り、半絶縁性GaAs基板１にエピタキシヤル成長
によりｎ形GaAs活性層２およびp+形半導体層３
を積層し、ゲート接合域を覆うレジストマスクに
よりp+形半導体層を選択エツチングしてメサ状
のp+−ｎゲート接合を形成し、p+形半導体層に
対してオーム性接触のゲート電極４、ｎ形活性層
に対してオーム性接触のソース電極５およびドレ
イン電極６を設けたものである。
体電界効果トランジスタの構造を示すものであ
り、半絶縁性GaAs基板１にエピタキシヤル成長
によりｎ形GaAs活性層２およびp+形半導体層３
を積層し、ゲート接合域を覆うレジストマスクに
よりp+形半導体層を選択エツチングしてメサ状
のp+−ｎゲート接合を形成し、p+形半導体層に
対してオーム性接触のゲート電極４、ｎ形活性層
に対してオーム性接触のソース電極５およびドレ
イン電極６を設けたものである。
このような従来構造には次のような重要な欠点
がある。すなわち、第１図の構造では、ソースお
よびドレイン電極がｎ形活性層上に直接オーム性
接触されており、かかる構造では低抵抗なオーム
性接触が得られず素子の高性能化の大きな障害に
なつている。
がある。すなわち、第１図の構造では、ソースお
よびドレイン電極がｎ形活性層上に直接オーム性
接触されており、かかる構造では低抵抗なオーム
性接触が得られず素子の高性能化の大きな障害に
なつている。
シヨツトキ接合形の素子構成では、半絶縁性
GaAs基板上にｎ形活性層とn+層とを積層した基
板から出発してゲート域のn+層を選択堀込みエ
ツチングする従来公知の手法により、ソースおよ
びドレイン域のn+層の設定が可能であるが、p+
−ｎ接合形の素子構造でn+層をエピタキシヤル
成長法で設けることは、ｎ形活性層に対してソー
スおよびドレイン域ではn+層、ゲート域ではp+
半導体層という全く異なる半導体層が接しなけれ
ばならないために、通常の積層エピタキシヤル基
板からの構成が本質的に不可能となつている。
GaAs基板上にｎ形活性層とn+層とを積層した基
板から出発してゲート域のn+層を選択堀込みエ
ツチングする従来公知の手法により、ソースおよ
びドレイン域のn+層の設定が可能であるが、p+
−ｎ接合形の素子構造でn+層をエピタキシヤル
成長法で設けることは、ｎ形活性層に対してソー
スおよびドレイン域ではn+層、ゲート域ではp+
半導体層という全く異なる半導体層が接しなけれ
ばならないために、通常の積層エピタキシヤル基
板からの構成が本質的に不可能となつている。
また、第１図の従来構造では、p+半導体層を
選択エツチングしてメサ状のp+−ｎゲート接合
を形成するために、ゲート電極とソースおよびド
レイン電極との間に少なくともp+半導体層厚さ
以上の段差を本質的に生じ、各電極の形成の微細
構造化の障害になるのみならず、集積化素子構成
の場合の重大な欠点となつている。
選択エツチングしてメサ状のp+−ｎゲート接合
を形成するために、ゲート電極とソースおよびド
レイン電極との間に少なくともp+半導体層厚さ
以上の段差を本質的に生じ、各電極の形成の微細
構造化の障害になるのみならず、集積化素子構成
の場合の重大な欠点となつている。
さらに、n+層を設定できない従来の構造で
は、p+−ｎゲート接合に対するソースおよびド
レインの相対位置関係がソース・ゲート間および
ゲート・ドレイン間の直列付加抵抗に関与するた
めに、この相対位置関係を確保するための高精度
のマスク合せ技術が必要であり、素子の短ゲート
長微細構造化に対して大きな制約を与えるととも
に製品性能の均一化の障害になつている。
は、p+−ｎゲート接合に対するソースおよびド
レインの相対位置関係がソース・ゲート間および
ゲート・ドレイン間の直列付加抵抗に関与するた
めに、この相対位置関係を確保するための高精度
のマスク合せ技術が必要であり、素子の短ゲート
長微細構造化に対して大きな制約を与えるととも
に製品性能の均一化の障害になつている。
この発明は、上記従来の欠点を除去するために
なされたもので、素子構成の高精度化を達成でき
るとともに、工程の簡素化、高性能均一化のもと
で超高性能プレーナ化素子構造が実施でき、集積
化素子も容易にできる化合物半導体電界効果トラ
ンジスタの製造方法を提供することを目的とす
る。
なされたもので、素子構成の高精度化を達成でき
るとともに、工程の簡素化、高性能均一化のもと
で超高性能プレーナ化素子構造が実施でき、集積
化素子も容易にできる化合物半導体電界効果トラ
ンジスタの製造方法を提供することを目的とす
る。
以下、この発明の化合物半導体電界効果トラン
ジスタの製造方法の実施例について図面に基づき
説明する。第２図ａないし第２図ｅはその一実施
例の工程説明図である。まず、第２図ａの工程で
は、半絶縁性GaAs基板１１の表面にn+形導電性
を有するn+層１２をエピタキシヤル成長法で設
け、さらにその表面に互いに選択的にエツチング
できる二種類の絶縁膜１３および１４を設け、レ
ジスト塗布露光描画により、レジストマスク１５
を設けて選択エツチングにより第２の絶縁膜１４
に開口長Lgoのゲート電極開口を形成する。
ジスタの製造方法の実施例について図面に基づき
説明する。第２図ａないし第２図ｅはその一実施
例の工程説明図である。まず、第２図ａの工程で
は、半絶縁性GaAs基板１１の表面にn+形導電性
を有するn+層１２をエピタキシヤル成長法で設
け、さらにその表面に互いに選択的にエツチング
できる二種類の絶縁膜１３および１４を設け、レ
ジスト塗布露光描画により、レジストマスク１５
を設けて選択エツチングにより第２の絶縁膜１４
に開口長Lgoのゲート電極開口を形成する。
第１および第２の絶縁膜１３，１４として
Si3N4およびSiO2膜を適用した一実施例の場合、
エツチング液として弗酸系液のようにSi3N4に対
してはSiO2より極めて遅いエツチング速度を有
するものを使用する。
Si3N4およびSiO2膜を適用した一実施例の場合、
エツチング液として弗酸系液のようにSi3N4に対
してはSiO2より極めて遅いエツチング速度を有
するものを使用する。
次に、第２の絶縁膜１３をマスクとして第１の
絶縁膜１３に開口長Lg′のゲート域開口を設け
る。この場合、熱リン酸のようにSiO2に対して
はSi3N4と比較してはるかに遅いエツチング速度
を有しかつGaAsに対してはエツチング作用がほ
とんどない液を使用する。
絶縁膜１３に開口長Lg′のゲート域開口を設け
る。この場合、熱リン酸のようにSiO2に対して
はSi3N4と比較してはるかに遅いエツチング速度
を有しかつGaAsに対してはエツチング作用がほ
とんどない液を使用する。
第２図ｂの工程で、前工程で開口した第１の絶
縁膜１３をマスクとして、たとえば硫酸系エツチ
ング液によりGaAs n+層の選択堀込みエツチン
グを行い、ゲート域のn+層を除去して長さLg″の
ゲート域堀込み部を設ける。
縁膜１３をマスクとして、たとえば硫酸系エツチ
ング液によりGaAs n+層の選択堀込みエツチン
グを行い、ゲート域のn+層を除去して長さLg″の
ゲート域堀込み部を設ける。
次に、レジストマスク１５を除去し、第１およ
び第２の絶縁膜１３および１４をマスクとしてゲ
ート域堀込み部にｎ形半導体活性層１６を選択埋
込みエピタキシヤル成長法で形成する。
び第２の絶縁膜１３および１４をマスクとしてゲ
ート域堀込み部にｎ形半導体活性層１６を選択埋
込みエピタキシヤル成長法で形成する。
この場合の選択エピタキシヤル成長法として
は、通常のハロゲン法による気相成長法を適用し
得ることは勿論であるが、第１および第２の絶縁
膜１３，１４の開口よりは横方向に広げられたゲ
ート域堀込み部の周辺にまで良好なエピタキシヤ
ル成長を実現し得ること、半絶縁性GaAs基板と
エピタキシヤル活性層との境界面の不純物濃度分
布の「だれ」が少ないことおよび活性層成長膜厚
の制御性が良好であることなどの理由により、有
機金属熱分解CVD法が最適である。
は、通常のハロゲン法による気相成長法を適用し
得ることは勿論であるが、第１および第２の絶縁
膜１３，１４の開口よりは横方向に広げられたゲ
ート域堀込み部の周辺にまで良好なエピタキシヤ
ル成長を実現し得ること、半絶縁性GaAs基板と
エピタキシヤル活性層との境界面の不純物濃度分
布の「だれ」が少ないことおよび活性層成長膜厚
の制御性が良好であることなどの理由により、有
機金属熱分解CVD法が最適である。
第２図ｃの工程においては、第２の絶縁膜１４
をマスクとして分子線エピタキシヤル法により、
ゲート接合p+半導体層１７を形成する。ｎ形
GaAsを活性層とする電界効果トランジスタのゲ
ート接合p+半導体層として、ホモp+−ｎ接合形
の場合にはp+形GaAs層が、ヘテロp+−ｎ接合形
の場合にはp+形AlGaAs層あるいはp+形AlGaAs
層とp+形GaAs層との二重層が適用される。
をマスクとして分子線エピタキシヤル法により、
ゲート接合p+半導体層１７を形成する。ｎ形
GaAsを活性層とする電界効果トランジスタのゲ
ート接合p+半導体層として、ホモp+−ｎ接合形
の場合にはp+形GaAs層が、ヘテロp+−ｎ接合形
の場合にはp+形AlGaAs層あるいはp+形AlGaAs
層とp+形GaAs層との二重層が適用される。
分子線エピタキシヤル法によるp+半導体層の
形成においては、第２図ｃに示すように、基板面
の垂直軸に対して正および負の方向に傾角θだけ
傾けた二方向から第２の絶縁膜１４をマスクとし
て行うことにより、第２の絶縁膜１４の開口長
Lgoに対してLg＞Lgoなるp+半導体層長さLgを得
ることができ、このことは分子線エピタキシヤル
成長法では真空蒸着法と同様に原料元素が分子線
の形で直進的に走行して供給されるという他のエ
ピタキシヤル成長法と異なる性質を効果的に活用
したものである。
形成においては、第２図ｃに示すように、基板面
の垂直軸に対して正および負の方向に傾角θだけ
傾けた二方向から第２の絶縁膜１４をマスクとし
て行うことにより、第２の絶縁膜１４の開口長
Lgoに対してLg＞Lgoなるp+半導体層長さLgを得
ることができ、このことは分子線エピタキシヤル
成長法では真空蒸着法と同様に原料元素が分子線
の形で直進的に走行して供給されるという他のエ
ピタキシヤル成長法と異なる性質を効果的に活用
したものである。
第２図ｄの工程では、第２の絶縁膜１４をマス
クとしてp+半導体層に対するオーム性接触とな
る金属を真空蒸着してゲート電極１８を形成す
る。この場合、金属の蒸着方向を近似的に基板面
に垂直とすることにより、ゲート電極長Lgmは
LgmLgo＜Lgとなる。
クとしてp+半導体層に対するオーム性接触とな
る金属を真空蒸着してゲート電極１８を形成す
る。この場合、金属の蒸着方向を近似的に基板面
に垂直とすることにより、ゲート電極長Lgmは
LgmLgo＜Lgとなる。
第２図ｅの工程では、第２および第１の絶縁膜
を除去した後の通常の露光描画・真空描画リフト
オフ法により、n+層に対してオーム性接触のソ
ース電極１９およびドレイン電極２０を設けたも
のである。
を除去した後の通常の露光描画・真空描画リフト
オフ法により、n+層に対してオーム性接触のソ
ース電極１９およびドレイン電極２０を設けたも
のである。
上記の説明からも明らかなように、この発明で
は、半絶縁性GaAs基板１１の表面にn+形導電性
を有するn+層１２を設け、この表面に互いに選
択的にエツチングできる二種類の第１および第２
の絶縁膜１３，１４を設け、その最外表面の第２
の絶縁膜１４に開口長Lgoのゲート電極開口を形
成し、第２の絶縁膜１４をマスクとして第１の絶
縁膜１３を選択エツチングして開口長Lg′のゲー
ト域開口を設け、さらに第１の絶縁膜１３をマス
クとしてGaAs n+層の選択エツチングを行い、
ゲート域のn+層を除外して長さLg″のゲート域堀
込み部を形成し、この工程により形成されたLgo
＜Lg′＜Lg″の長さを有するゲート域堀込み部に
ｎ形GaAs活性層１６を選択埋込みエピタキシヤ
ル成長法で形成し、次に基板面の垂直軸に対して
正、負の傾角をなす二方向から第２の絶縁膜をマ
スクとして分子線エピタキシヤル法によりホモあ
るいはヘテロのp+−ｎ接合形ゲートを構成する
p+層１７を形成し、さらに第２の絶縁膜１４を
マスクとして真空蒸着法によりLgmLgo＜Lg＜
Lg′＜Lg″なるゲート電極長Lgmを有するゲート
電極１８を設けて構成されることにある。
は、半絶縁性GaAs基板１１の表面にn+形導電性
を有するn+層１２を設け、この表面に互いに選
択的にエツチングできる二種類の第１および第２
の絶縁膜１３，１４を設け、その最外表面の第２
の絶縁膜１４に開口長Lgoのゲート電極開口を形
成し、第２の絶縁膜１４をマスクとして第１の絶
縁膜１３を選択エツチングして開口長Lg′のゲー
ト域開口を設け、さらに第１の絶縁膜１３をマス
クとしてGaAs n+層の選択エツチングを行い、
ゲート域のn+層を除外して長さLg″のゲート域堀
込み部を形成し、この工程により形成されたLgo
＜Lg′＜Lg″の長さを有するゲート域堀込み部に
ｎ形GaAs活性層１６を選択埋込みエピタキシヤ
ル成長法で形成し、次に基板面の垂直軸に対して
正、負の傾角をなす二方向から第２の絶縁膜をマ
スクとして分子線エピタキシヤル法によりホモあ
るいはヘテロのp+−ｎ接合形ゲートを構成する
p+層１７を形成し、さらに第２の絶縁膜１４を
マスクとして真空蒸着法によりLgmLgo＜Lg＜
Lg′＜Lg″なるゲート電極長Lgmを有するゲート
電極１８を設けて構成されることにある。
したがつて、この発明においては、まず、従来
のp+−ｎ接合形化合物半導体電界効果トランジ
スタで半絶縁性基板上の多層エピタキシヤルから
の構成では不可能であつたソースおよびドレイン
域のエピタキシヤルn+層の設定について、この
発明では選択埋込みエピタキシヤル成長法を適用
して解決し、素子の高性能化を達成することがで
きる。
のp+−ｎ接合形化合物半導体電界効果トランジ
スタで半絶縁性基板上の多層エピタキシヤルから
の構成では不可能であつたソースおよびドレイン
域のエピタキシヤルn+層の設定について、この
発明では選択埋込みエピタキシヤル成長法を適用
して解決し、素子の高性能化を達成することがで
きる。
しかも、この発明の製造方法においては、第２
の絶縁膜１４のゲート電極開口から順次第１の絶
縁膜１３、n+層へとそれぞれのマスク作用が継
続されて各層のエツチング成形がなされてゲート
域堀込み部が形成され、それらの絶縁膜マスクが
ｎ形活性層およびp+半導体層の選択エピタキシ
ヤル成長のマスクとして、またゲート電極の真空
蒸着・リフトオフのマスクとして使用されるため
に、ソースおよびドレインのn+層と活性層との
境界に対するp+−ｎゲート接合の相対位置関
係、およびp+半導体層とゲート電極との相対位
置関係がともに自動的に設定される大きな特徴を
有する。
の絶縁膜１４のゲート電極開口から順次第１の絶
縁膜１３、n+層へとそれぞれのマスク作用が継
続されて各層のエツチング成形がなされてゲート
域堀込み部が形成され、それらの絶縁膜マスクが
ｎ形活性層およびp+半導体層の選択エピタキシ
ヤル成長のマスクとして、またゲート電極の真空
蒸着・リフトオフのマスクとして使用されるため
に、ソースおよびドレインのn+層と活性層との
境界に対するp+−ｎゲート接合の相対位置関
係、およびp+半導体層とゲート電極との相対位
置関係がともに自動的に設定される大きな特徴を
有する。
このことは、短ゲート長の微細構造化素子の製
造の場合におけるマスク合せ精度の困難性を解消
し、工程の簡素化、製品の高性能均一化に直接貢
献する。
造の場合におけるマスク合せ精度の困難性を解消
し、工程の簡素化、製品の高性能均一化に直接貢
献する。
次に、第１の絶縁膜１３を設けたことの重要な
効果として、LgとLg″との比を適正な所望の値に
構成できるようにする役割りを果たしている。
効果として、LgとLg″との比を適正な所望の値に
構成できるようにする役割りを果たしている。
すなわち、第１の絶縁膜１３を設けないで第２
の絶縁膜１４の開口をマスクとして直接n+層の
堀込みエツチングを行う場合には、深さ方向のエ
ツチング量に関係して定まる横方向エツチング量
によつて堀込み部の形状すなわちLgoとLg″との
比が限定されてしまうのに対して、この発明の第
１と第２の絶縁膜１３，１４を設けることによ
り、第１の絶縁膜１３の開口長Lg′はLgo＜Lg′で
単独に比較的自由に設定でき、このLg′が堀込み
エツチングのマスクとして使用するために結果と
してLg″は所望の値に設定可能となり素子の最適
構造設計を可能とする大きな効果を有する。
の絶縁膜１４の開口をマスクとして直接n+層の
堀込みエツチングを行う場合には、深さ方向のエ
ツチング量に関係して定まる横方向エツチング量
によつて堀込み部の形状すなわちLgoとLg″との
比が限定されてしまうのに対して、この発明の第
１と第２の絶縁膜１３，１４を設けることによ
り、第１の絶縁膜１３の開口長Lg′はLgo＜Lg′で
単独に比較的自由に設定でき、このLg′が堀込み
エツチングのマスクとして使用するために結果と
してLg″は所望の値に設定可能となり素子の最適
構造設計を可能とする大きな効果を有する。
また、p+半導体層に対するゲート電極の設定
についても、傾角を付けた分子線エピタキシヤル
法を適用することと、同じ第２の絶縁膜をマスク
として使用することのために、短ゲート長素子に
対してもLgm＜Lgの精密な設定および自動的な
相対位置関係の設定が可能となり、ゲート電極に
よるp+−ｎ形ゲート接合の短絡事故などの問題
が発生しない。
についても、傾角を付けた分子線エピタキシヤル
法を適用することと、同じ第２の絶縁膜をマスク
として使用することのために、短ゲート長素子に
対してもLgm＜Lgの精密な設定および自動的な
相対位置関係の設定が可能となり、ゲート電極に
よるp+−ｎ形ゲート接合の短絡事故などの問題
が発生しない。
さらに、ｎ形活性層およびp+半導体層の設定
厚さの和に対してゲート域堀込み深さを近似的に
等しいように設計することにより、n+層上のソ
ースおよびドレイン電極とゲート電極とをほぼ同
一平面とするプレーナ形の素子構造を実現でき、
このことは個別素子は勿論のこと特に集積化素子
構成の場合には極めて効果的である。
厚さの和に対してゲート域堀込み深さを近似的に
等しいように設計することにより、n+層上のソ
ースおよびドレイン電極とゲート電極とをほぼ同
一平面とするプレーナ形の素子構造を実現でき、
このことは個別素子は勿論のこと特に集積化素子
構成の場合には極めて効果的である。
以上のこの発明の製造方法の効果を最適設計の
一実施例で定量的に示すと、n+層厚さ0.2μｍ、
第１および第２の絶縁膜１３，１４の厚さをそれ
ぞれ0.1μｍ、Lgo＝0.7μｍの場合について、
Lg′＝1.3μｍ、ゲート域堀込み深さ＝0.25μｍ、
Lg″＝1.8μｍ、ｎ形活性層厚さ＝0.1μｍ、p+半
導体層厚さ＝0.15μｍ、分子線傾角θ＝±30゜、
Lg＝１μｍ、Lgm＝0.7μｍであり、短ゲート長
でかつソース・ドレイン間の直列付加抵抗を極度
に低減した高性能微細構造素子が製造可能とな
る。
一実施例で定量的に示すと、n+層厚さ0.2μｍ、
第１および第２の絶縁膜１３，１４の厚さをそれ
ぞれ0.1μｍ、Lgo＝0.7μｍの場合について、
Lg′＝1.3μｍ、ゲート域堀込み深さ＝0.25μｍ、
Lg″＝1.8μｍ、ｎ形活性層厚さ＝0.1μｍ、p+半
導体層厚さ＝0.15μｍ、分子線傾角θ＝±30゜、
Lg＝１μｍ、Lgm＝0.7μｍであり、短ゲート長
でかつソース・ドレイン間の直列付加抵抗を極度
に低減した高性能微細構造素子が製造可能とな
る。
以上に詳述したように、この発明の化合物半導
体電界効果トランジスタの製造方法によれば、半
絶縁性化合物半導体基板上にn+形導電層および
第１、第２の絶縁膜を形成した後これらを選択的
にエツチングしてゲート域堀込み部を形成し、こ
のゲート域堀込み部にｎ形化合物半導体活性層を
形成し、このｎ形化合物半導体活性層と同種ある
いは異種の化合物半導体のp+層を形成してp+−
ｎ接合形ゲートを構成するp+層を形成し、この
p+層上にゲート電極を形成するようにしたの
で、良好なオーム性接触を得るためのn+層を設
定し、そのソース・ドレイン間距離を最小限に短
縮した構造においてもp+−ｎ形ゲート接合、お
よびゲート電極の相対位置関係を自動的に設定
し、素子構成の高精度化を達成し、工程の簡素
化、高性能均一化のもとで超高性能プレーナ化素
子構造が実現でき、集積化素子も容易にできるな
どの優れた効果が得られる。
体電界効果トランジスタの製造方法によれば、半
絶縁性化合物半導体基板上にn+形導電層および
第１、第２の絶縁膜を形成した後これらを選択的
にエツチングしてゲート域堀込み部を形成し、こ
のゲート域堀込み部にｎ形化合物半導体活性層を
形成し、このｎ形化合物半導体活性層と同種ある
いは異種の化合物半導体のp+層を形成してp+−
ｎ接合形ゲートを構成するp+層を形成し、この
p+層上にゲート電極を形成するようにしたの
で、良好なオーム性接触を得るためのn+層を設
定し、そのソース・ドレイン間距離を最小限に短
縮した構造においてもp+−ｎ形ゲート接合、お
よびゲート電極の相対位置関係を自動的に設定
し、素子構成の高精度化を達成し、工程の簡素
化、高性能均一化のもとで超高性能プレーナ化素
子構造が実現でき、集積化素子も容易にできるな
どの優れた効果が得られる。
第１図は従来のp+−ｎ接合形の化合物半導体
電界効果トランジスタの構造を示す断面図、第２
図はａないし第２図ｅはそれぞれこの発明の化合
物半導体電界効果トランジスタの製造方法の一実
施例の工程説明図である。 １１……半絶縁性GaAs基板、１２……n+層、
１３……第１の絶縁膜、１４……第２の絶縁膜、
１５……レジストマスク、１６……ｎ形半導体活
性層、１７……ゲート接合p+半導体層、１８…
…ゲート電極、１９……ドレイン電極、２０……
ソース電極。
電界効果トランジスタの構造を示す断面図、第２
図はａないし第２図ｅはそれぞれこの発明の化合
物半導体電界効果トランジスタの製造方法の一実
施例の工程説明図である。 １１……半絶縁性GaAs基板、１２……n+層、
１３……第１の絶縁膜、１４……第２の絶縁膜、
１５……レジストマスク、１６……ｎ形半導体活
性層、１７……ゲート接合p+半導体層、１８…
…ゲート電極、１９……ドレイン電極、２０……
ソース電極。
Claims (1)
- １ 半絶縁性化合物半導体基板上にn+形導電層
および互いに選択的にエツチングできる二種類の
第１および第２の絶縁膜を設け、最外表面の第２
の絶縁膜にゲート電極を設定するための開口を設
け、第２の絶縁膜をマスクとする第１の絶縁膜の
選択開口エツチングおよび第１の絶縁膜をマスク
とするn+形導電層の選択堀込みエツチングを行
つてゲート域堀込み部を設け、このゲート域堀込
み部にｎ形化合物半導体活性層を形成し、上記半
絶縁性化合物半導体基板面の垂直軸に対して正、
負の傾角となる二方向から第２の絶縁膜をマスク
としてｎ形半導体活性層と同種あるいは異種の化
合物半導体のp+層を形成してp+−ｎ接合形ゲー
トを構成するp+層を形成し、上記半絶縁性化合
物半導体基板面に対してほぼ垂直方向から第２の
絶縁膜をマスクとしてp+層にオーム性接触とな
るゲート電極金属層を形成することを特徴とする
化合物半導体電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5528982A JPS58173869A (ja) | 1982-04-05 | 1982-04-05 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5528982A JPS58173869A (ja) | 1982-04-05 | 1982-04-05 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58173869A JPS58173869A (ja) | 1983-10-12 |
| JPS6242398B2 true JPS6242398B2 (ja) | 1987-09-08 |
Family
ID=12994417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5528982A Granted JPS58173869A (ja) | 1982-04-05 | 1982-04-05 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58173869A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197176A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 接合ゲ−ト電界効果トランジスタの製造方法 |
| JPH0691264B2 (ja) * | 1984-08-18 | 1994-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| TW359781B (en) | 1993-05-25 | 1999-06-01 | Casio Computer Co Ltd | Animal image display controlling devices and method thereof |
| JP4898511B2 (ja) * | 2007-03-23 | 2012-03-14 | 株式会社ショーワ | 減衰力発生装置 |
| DE112010001555B4 (de) * | 2009-04-08 | 2021-10-07 | Efficient Power Conversion Corporation | GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung |
-
1982
- 1982-04-05 JP JP5528982A patent/JPS58173869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58173869A (ja) | 1983-10-12 |
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