JPH0260162A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来技術［第６図］ Ｄ１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ３作用 Ｇ、実施例「第１図乃￥第５図」 Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は半導体メモリ、特に容量素子とスイッチングト
ランジスタでメモリセルが構成され、上記容量素子が誘
電体膜を挟んで対向する下側電極と１側電極により上記
スイッチングトランジスタのゲート電極と重なるよう形
成され、一対の上記スイッチングトランジスタのゲート
電極間の取り出し電極を介して該一対のスイッチングト
ランジスタが共有する半導体領域とビット線との間の電
気的接続が為された半導体メモリに関する。

（Ｂ、発明の概要） 本発明は、上記の半導体メモリにおいて、ビット線の段
差、特に一対のスイッチングトランジスタが共有する半
導体領域との取り出し電極を介しての接続部における段
差を小さくするため、 取り出し電極が一対のスイッチングトランジスタのゲー
ト電極間に設けた平坦化絶縁膜を完全に囲むように形成
されていることを特徴とするものである。

（Ｃ，従来技術）［第６図］ ダイナミックＲＡＭの一つのタイプとして半導体基板上
において多結晶シリコンからなる下側電極と同じく多結
晶シリコンからなる上側電極とを誘電体膜を挟んで対向
させて情報蓄積用の容量素子を構成した積層容量タイプ
があり、例えば月ＦすＳｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗ
ｏｒｌｄ　１９８８．２　　（プレスジャーナル社）３
１〜３６貞ｒ４Ｍ、１６ＭＤＲＡＭの行方−積層容量と
溝形容量−」に構造が紹介されている。このような積層
容量タイプは半導体基板に溝を堀ってそこに情報蓄積用
の容量素子を形成した溝形容量に比較してソフトエラー
に強い、半導体基板に形成する拡散層の面積が小さくて
済むという利点を有しており、これについての開発も非
常に盛んにおこなわれている。

？Ｓ６図は積層容積型ダイナミックＲＡＭの代表例を示
す断面図である。

図面において、１はｐ型半導体基板、２は選択酸化によ
り形成されたフィールド絶縁膜、３はゲート酸化膜、４
は第１層目の多結晶シリコン膜、５は高融点金属（例え
ばタングステン）シリサイド膜で、該高融点シリサイド
膜５と第１層目の多結晶シリコン膜４とでポリサイドと
称されるワード線（ゲート電極）が構成されている。６
はワード線（ゲート電極）の側面に形成されたシリコン
酸化物からなるサイドウす−ル、７及び８は半導体基板
１の表面部に形成されたｎゝ型型数散層、並んで設けら
れたー・対のスイッチングトランジスタのソース・ドレ
インを成す。そのうちの拡散層８は一対のスイッチング
トランジスタが共有する中央の拡散層で、ビット線に接
続され、両端の拡散層７．７は容量素子（の後述する下
側電極１１ａ、ｌｌａンに接続されている。

９はスイッチングトランジスタ上を覆う層間絶縁膜、ｌ
Ｏａ、１０ｂは註層間絶縁膜９に選択的に形成されたと
ころの拡散層７．８の表面を露出させるコンタクトホー
ル、ｌｌａ、ｌｌｂは第２層目の多結晶シリコン層で、
ｌｌａは情報蓄積用の容量素子の下側電極を成し、ｆｌ
ｂは取り出し電極を成し、コンタクトホールｌＯａ。

１０ｂを通じて拡散層７．８に接続されている。

１２は下側電極１１ａの表面に形成された誘電体膜で１
図面では太い実線にて示したが例えばＳｉＯ□膜と５ｉ
ＮｊｌｉとＳｉＯ□の３層構造を有している。１３は該
誘電体膜１２を介して上記下側電極１１ａと対向する上
側電極で、第３層目の多結晶シリコン層・からなる。１
４は上側′Ｎ、極１極上３上う層間絶縁膜、１５は該層
間絶縁膜１４に形成されたところの上記取り出し電極ｆ
ｌｂの表面を露出させるコンタクトホール、１６は層間
絶縁膜１４上を通るアルミニウムからなるビット線で、
該コンタクトホール１５を通じて取り出し電極１１．ｂ
に接続されている。

（Ｄ、発明が解決しようとする問題点）ところで、この
ような従来の積層容量タイプのダイナミックＲＡＭはゲ
ート電極を覆う層間絶縁１１Ｑ９，９間の間隔が狭く層
間絶縁膜９．９の段差が急峻である捏上側電極１１ａ、
誘電体膜１２、上側電極１３からなる容量素子の占有面
積当りの静電容量を大きくすることができる。そして、
容量素子の占有面積当りの静電容量を大きくすることは
メモリの高集積化、記憶容量の増大に不可欠である。１
ノかし、層間絶縁膜９．９の段差を急峻にすればする程
ビット線１６の取り出し電極１１ｂと接続される部分に
おける段差が急峻になり、ビット線１６の段切れ等が生
じ易くなるという問題が生じる。

本発明はこのような事情に鑑みて為されたもので、ビッ
ト線の取り出し電極とのコンタクト部における段差を、
容量素子の単位占有面積当りの静電容量の低下を伴うこ
となく小さくすることを一つの目的とし、更に進んで容
量素子の９位占有面積当り、の静電容量の増大を図るこ
とを他の目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体メモリの第１のものは上記問題点を解決す
るため、取り出し電極が一対のスイッチングトランジス
タのゲート電極間の平坦化絶縁膜を完全に囲むように形
成されていることを特徴とする。

本発明半導体メモリの第２のものは、上記第１のものに
おいて、容量素子の下側電極を、平坦化絶縁膜を囲むよ
うに形成し、該下側電極上に上側電極を形成したことを
特徴とする。

本発明半導体メモリのｉ３のものは、上記第１のものに
おいて、容量素子の下側電極を、１側電極の側面を経て
表面周縁部に折り返すように形成し、更に上側電極の一
部を下側電極の上記折り返し部分に重ねたことを特徴と
する。

（Ｆ、作用） 本発明半導体メモリの第１のものによれば、ビット線は
平坦化絶縁膜を囲む取り出し電極の上側に位置する部分
に接続すれば良いので、ビット線の取り出し電極とのコ
ンタクト部における段差を平坦化絶縁膜の厚さ分小さく
することができる。

本発明半導体メモリの第２のものによれば、平坦化絶縁
膜の側面においても下側電極と上側電極とが対向してい
るので、容量素子の占有面積の増大を伴うことなく静電
容量の増大を図ることができる。

本発明半導体メモリの第３のものによれば、下側電極の
周縁部が上側電極の側面を経て更に−Ｆ側電極上に折り
返され、その折り返し部分に上側電極の一部が重なって
いるので占有面積を増すことなく電極対向面積を増大す
ることがモき、延いては容量素子の静電容量の増大を図
ることができる。

（Ｇ、実施例）［第１図乃至第５図］ 以下、本発明半導体メモリを図示実施例に従って詳細に
説明する。

第１図は０本発明半導体メモリの一つの実施例を示す断
面図である。本実施例は第６図に示した従来例と共通す
る部分を有し、その共通部分については既に説明済であ
るので市ねて説明をせず、特徴的部分についてのみ説明
する。

１７ａ、１７ｂはＡｓ５ＧあるいはＢＰＳＧ等からなる
平坦化絶縁膜で、−Ｆ側電極１１ａ、取り出し電７４１
１ｂ上に形成されている。そしノて、下側電Ｎ７ｉＡｌ
　１　ａ、取り出し電極１１ｂは平坦化絶縁膜１７ａ、
１７ｂの下側から側面に沿って延び更に上側に至ると内
側に折り返されて平坦化絶縁ＩＩ！２１？ａ、１７ｂを
全面的に上方から覆っている。

即ち、下側電極１１ａ、取り出し電極ｔｔｂは平坦化絶
縁膜１７ａ、１７ｂを完全に包んでいる。

容量素子の誘電体ｌ！２１２は、平坦化絶縁膜１７ａを
囲む下側電ｓｉ１１　ａの平坦化絶縁膜１７側面にあた
る部分の表面及び平坦化絶縁膜１７上面にあたる部分の
表面に形成されており、そして、′上側電極１３はその
誘電体膜１２を介してド側電極１１ａと対向するように
形成されている。従って、上側型！４１３と）°側電極
１３ａとを誘電体膜１２を介して対向させてなる容量素
子は、同じ占有面積で平坦化絶縁膜１７ａの側面の面積
の分だけ従来よりも電極対向面積が増す。

依って、容量素子の占有面積を増すことなく静電容積を
増やすことが可能になる。そして、平坦化絶縁膜１７ａ
の膜厚を厚くする程静電容量を増大させることができる
。

また、アルミニウム等からなるビット線１６は、平坦化
絶縁膜１７ｂを囲む取り出し電極ｔｔｂの平坦化絶縁膜
１７ｂ上面を覆う部分に接続され、平坦化絶縁膜１７ｂ
の厚み分（厳密には平坦化絶縁膜１７ｂの厚みに取り出
し電極１１ｂの厚みを足した分）取り出し電極１１ｂと
コンタクトする高さが高くなり、その分ビット線１６の
コンタクト部における段差を従来よりも小さくすること
ができ、段切れ等を生じにくくすることができる。そし
て、平坦化絶縁膜１７ｂの膜厚を厚くする程ビット線１
６のコンタクト部における段差を小さくすることができ
る。

第２図（Ａ）乃至（１）は第１図に示した半導体メモリ
の製造方法を工程順に示す断面図であり、この図に従っ
てこの半導体メモリの製造方法を説明する。

（Ａ　）−’ｌ’＝導体基板１を選択酸化することによ
りフィールド絶縁１１５Ｉ２を形成し、半導体基板１の
素子形成領域表面を加熱酸化してゲート酸化［３を形成
し、第１層１］の多結晶シリコン膜４、高融点シリサイ
ド膜５を形成し、この１Ｐ２４．５をバターニングして
ゲート電極（ワード線）となし、シリコン酸化物からな
るサイドウオール６をゲート電極４．５の側面に形成し
、その後イオン打込みして拡散層７．８を形成する（尚
、サイドウオール６の形成前に不純物イオン打込みをし
ておくことにより拡散層７．８と一体の低不純物濃度領
域も形成される）。

次に、層間絶縁１１！（厚さ１０００Å以上）９を形成
し、これを選択的にエツチングすることによりコンタク
トホール１０ａ、１０ｂを形成し、しかる後第２層目の
多結晶シリコン層１１をＬＰ（減圧）ＣＶＤにより形成
する。第２図（Ａ）は該多結晶シリコン層１１形成後の
状態を示す。これまでは、従来のスターティックＲＡＭ
を製造する場合と同じである。

（Ｂ）次に、５００〜１０００人の膜厚を有するシリコ
ン酸化膜ＳｉＯ□膜をＣＶＤにより形成し、次いで、任
意の厚さのＡｓ５Ｇ又はＢＰＳＧ膜をＣＶＤにより形成
し、その後ＲＴ、Ａ　（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　
Ａｎｅａｌ）　Ｌ／て表面を平坦化した後その表面に５
００〜１０００人の５ｉ０２膜を形成して平坦化絶縁膜
１７を得る。第２図（Ａ）は平坦化絶縁膜１７形成後の
状態を示す。

（Ｃ）次に、第３番目の多結晶シリコン層１１′を減圧
ＣＶＤにより形成し、不純物のイオン打込みあるいはプ
レデポジションにより隷属１−１′を低抵抗化する。そ
の後、該多結晶シリコン層１１′の表面に後のサイドウ
オール形成のための異方性エツチング工程でストッパー
となる５００〜１０００人の膜厚を有するＳｉｎ、膜１
８を形成し、しかる後、ピッ！・線接続部と容量素子部
とを分離するためのエツチングの際にマスクとなるレジ
ストＩＩＱ　ｔ　９　ａ、１９ｂを形成する。

第２図（Ｃ）はレジスト膜１９ａ、１９ｂ形成後の状態
を示す。

（Ｄ）次に、上記レジストｒｆＡ１９　ａ、１９ｂをマ
スクとしてＲＩＥ等の異方性エツチングにより５ｉｎ２
膜１８．第３層［ｊの多結晶シリコン層１１′、平坦化
絶縁ＷＡ１７及び第２層目の多結晶シリコン層１１をエ
ツチングし、その後、レジスト膜１９ａ、１９ｂを除去
する。第２図（Ｄ）はレジスト膜１９ａ、１９ｂ除去後
の状態を示す。

（Ｅ）次に、同図１）に示すように多結晶シリコン膜（
厚さｔｏｏｏ人以−Ｆ）２０をＣＶＤ１．：より形成す
る。

（Ｆ）次に、同図（Ｆ）に示すように多結晶シリコン層
２０に対して全面的にＲＩＥ等による異方性エツチング
処理を施す。すると、平坦化絶縁膜１７ａ、１７ｂの側
面に多結晶シリコン層２０がサイドウオールとして残存
し、このサイドウォール２０が第２図（Ｄ）に示したエ
ツチング工程で分離された下側電極１１ａと１１ａ′と
を、そして取り出し電極ｆｌｂと１１′ｂとをそれぞれ
接続することとなる。そして、これによって平坦化絶縁
膜１７ａ、１７ｂを下側電極１１ａ、１１’ｂ、２０そ
して取り出し電極１１ｂ、ｌｌ’ｂ、２０によって箱状
に完全に囲んだ状態になる。

尚、以後便宜上、下側電極１１ａ、１１′ａ、そして該
１１ａと１１′ａを接続するサイドウオール２０を含め
た箱状の多結晶シリコンを単に下側電ＩＩｊ１１ａと称
することとする。取り出し電極１１ｂ、ｌｌ’ｂ及びｌ
ｌｂと１１′ｂとを接続するサイドウオール２０につい
ても同様である。

（Ｇ）次に、ストッパーであるＳｉｎ、膜１８を除去し
た後、第２図（Ｇ）に示すように誘電体膜１２を形成す
る。該誘電体膜１２は例えばＳ　１０２　／　Ｓ　ｉ　
Ｎ　／　Ｓ　ｆ　Ｏ２の三層構造を成している。

（Ｈ）次に、平坦化絶縁膜ｉフａ−１７ｂ間を完全に埋
め且つ配線膜が形成される程度に第４番目の多結晶シリ
コン層を形成し、この層をバターニングすることにより
上側電極１３を形成する。第２図（Ｈ）は上側電極１３
形成後の状態を示す。

（１）次に、層間絶縁膜１４を形成し、該層間絶縁膜１
４にビット線と取り出し電極ｆｌｂとの接続をするため
のコンタクトホール１５を形成し、更に誘電体膜１２の
コンタクトホール１５に露出する部分を除去して取り出
し電極１１ｂ表面を露出させる。第２図（１）は取り出
し電極１１ｂ表面を露出させた状態を示す。

その後、アルミニウムからなるビット線１６をコンタク
トホール１５を介して取り出し電極１１ｂ表面にコンタ
クトされるように形成すると、第１図に示すような半導
体、メモリが得られるのである。

尚、この第２図に示した製造方法においては。

誘電体１１ｒＡ１　？　ａ、１７ｂの側面に多結晶シリ
コンからなるサイドオール２０を形成するための異方性
エツチングの際に多結晶シリコン層１１′がエツチング
されないようにストッパーとじてＳｉＯ，Ｉ漠１８を形
成したが、かかるストッパーを形成しない製造方法も変
形例として考えらえる。

第３図（Ａ）乃至（Ｃ）はそのような製造方法を工程順
に示す断面図である。

（Ａ）第３番目の多結晶シリコン層１１′の形成後スト
ッパーを設けることなく第３図（Ａ）に示すようにレジ
ストＩｌ！１９　ａ、１゛９ｂを形成する。

（Ｂ）次に、レジスト膜１９ａ、１９ｂをマスクとする
エツチングをし、その後レジスト膜１９ａ、１９ｂを除
去して第３図（Ｂ）に示す状態にする。

（Ｃ）その後、同図（Ｃ）に示すようにサイドウオール
形成用多結晶シリコン層２０を形成する。

これ以外の点については第２図に示した製造方法と全く
同じである。この第３図に示す製造方法によればストッ
パーをつけ、あとで除去するということが不要であり、
またストッパー除去のエツチングに際して層間絶縁膜９
が侵蝕される虞れがないという利点がある。その代りに
、サイドウオール形成のためのエツチングによって多結
晶シリコン層１１′の厚さが所定の厚さ以下になること
のないようにする配慮（例えば多結晶シリコン層１１’
を厚めに形成しておくというような配慮）が必要である
。

第４図は本発明半導体メモリの第２の実施例を示す断面
図である。

本実施例は取り出し電極１１ｂが平坦化絶縁膜１７ｂを
取り囲むように形成され、ビット線１６が取り出し電極
１１ｂにその上面にてコンタクトするように形成されて
いる点では第２図に示した実施例と共通している。従っ
て、ビット線１６は略平坦化絶縁膜１７ｂの厚み分取り
出し電１１１ｂとコンタクトする高さが高くなり、その
分コンタクト部における段差を従来よりも小さくするこ
とができ、段切れ等が生じにくくなるという点では第１
図に示した実施例と共通している。

ところで、本実施例においては容敏素子に平坦化絶縁膜
が存在しておらず、その点で第１図に示した実施例と異
なっている。

即ち、本実施例において容量素子の下側電極１１ａは上
側電極１３の下側から側面を経て上面に適宜量折り返さ
れた形状を有している。そして、上側電極１３はその一
部が下側電極１１ａの上側電極１３側面を経て上面上に
折り返された部分に重なりている。従って、容量素子の
占有面積を増すことなく上側電極１１ａと上側型１ｉｌ
ｉ１３との対向（勿論誘電体膜１２を介しての対向）面
積を増すことができ、延いては静電容量を増すことがで
きる。

第５図（Ａ）乃至（Ｆ）は第４図に示した半導体メモリ
の製造方法を工程順に示す断面図である。

（Ａ）Ｚ２図（Ａ）〜（Ｃ）に示したと同じ方法で第３
層目の多結晶シリコン層１１′表面のストッパーを成す
ＳｉＯ□＠１８上にレジスト膜１９ａ、１９ｂを形成し
た状態まで工程を進める。第５図（Ａ）はレジスト膜１
９ａ、１９ｂ形成後の状態を示す。

（Ｂ）次に、レジスト１ｌＱ１９ａ、１９ｂをマスクと
する多結晶シリコン層１１′　平坦化絶縁膜１７等に対
するエツチングをし、しかる後、レジスト膜１９ａ、１
９ｂを除去する。第５図（Ｂ）はレジス］・膜１９ａ、
１９ｂ除去後の状態を示す。

（Ｃ）次に、平坦化絶縁膜１７ａ、１７ｂの側面に多結
晶シリコンからなるサイドウオールを形成し、しかる後
、ストッパーである５ｉｎ２膜１８を除去する。第５図
（Ｃ）はＳｉＯ□膜１８除去後の状態を示す。ここまで
は第２図に示した製造方法と異なるところはない。

（Ｄ）次に、レジスト膜１９を、取り出し電極１１ｂ上
面に完全に覆い下側型に１Ｈ１１ａ上面の周縁部を覆う
ように形成する。そして、このレジストＩｖ；１１９を
マスクとして下側電極１１ａの上側部分（ｌｌ’ａ）を
エツチングすることにより平坦化絶縁膜１７ｂ表面を露
出させる。そして、例えばフッ酸ＨＦを用いたウェット
エツチングにより平坦化絶縁膜１７ａをくり抜くように
完全に除去する。すると、下側電極１１ａで囲まれた空
洞が生じる。第５図（Ｄ）はこのウェットエツチング後
の状態を示す。

（Ｅ）次に、同図（Ｅ）に示すように酸化、ＣｖＤによ
り層間絶縁膜１２を形成する。

（Ｆ）次に、同図（Ｆ）に示すように層間絶縁膜１２表
面上に多結晶シリコンからなる上側電極１３を減圧ＣＶ
Ｄにより形成したうえでパターニングする。

その後は第２図に示す製造方法の場合と同じように層間
絶縁＠１４の形成、コンタクトホール１５の形成、ビッ
ト線１６の形成をすると第４図に示した半導体メモリを
得ることができるのである。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体メモリの第１のもの
は、取り出し電極が上記ゲート電極間に形成した５ト坦
化絶縁膜をこれの裏面から側面を経て表面に至るように
囲んで形成されてなることを特徴とするものである。従
って、ビット線の取り出し電極とのコンタクト部におけ
る段差を平坦化絶縁膜の厚さ分小さくすることができる
。

本発明半導体メモリの第２のものは、上記第１のものに
おいて、容量素子の下側電極を、平坦化絶縁膜を囲むよ
うに形成し、該下側電極上に上側電極を形成したことを
特徴とするものである。

従って、本発明半導体メモリの第２のものによれば、平
坦化絶縁膜の側面においても下側電極と上側電極との対
向部分を形成することができるので、容量素ｔの占有面
積の増大を伴うことなく静電容量の増大を図ることがで
きる。

本発明半導体メモリの第３のものは、−上記第１のもの
において、容量素子の下側電極を、上側電極の側面を経
て周縁部の上側に折り返すように形成し、更に上側電極
の一部を下側電極の折り返し部分に重ねたことを特徴と
する。従って、本発明半導体メモリの第３のものによれ
ば、下側電極の周縁部が上側電極の側面を経て更に上側
電極上に折り返され、その折り返し部分に上側電極の−
部が重なっているので占有面積を増すことなく電極対向
面積を増大させ、延いては容量素子の単位占有面積当り
の静電容量の増大を図ることができる。

【図面の簡単な説明】

第１図は本発明半導体メモリの第１の実施例を示す断面
図、第２図（Ａ）乃至（１）は第１図にした半導体メモ
リの製造方法を工程順に示す断面図、第３図（Ａ）乃至
（Ｃ）は別の製造方法を工程順に示す断面図、第４図は
本発明半導体メモリの第２の実施例を示す断面図、第５
図（Ａ）乃至（Ｆ）は第４図に示した半導体メモリの製
造方法を工程順に示す断面図、第６図は半導体メモリの
従来例を示す断面図である。 １　ａ　・ １　ｂ　・ ２　拳　・ ７ａ。 ・下側電極、 ・取り出し電極、 平坦化絶縁膜、１３・・・上側電極、 ビット線、 ７ｂ・・・平坦化絶縁膜。 符号の説明 ４．５・・・ゲート電極、 ８・・・一対のスイッチングトランジスタが共有する半
導体領域、 ｑフ　寸 別の製造７ｉ渚色工矛ジ１両に示Ｖ＠面図従来例の断面
図 第６図 〜

Claims (3)

【特許請求の範囲】
1. （１）容量素子とスイッチングトランジスタでメモリセ
   ルが構成され、上記容量素子が誘電体膜を挟んで対向す
   る下側電極と上側電極により上記スイッチングトランジ
   スタのゲート電極と重なるよう形成され、一対の上記ス
   イッチングトランジスタのゲート電極間の取り出し電極
   を介して該一対のスイッチングトランジスタが共有する
   半導体領域とビット線との間の電気的接続が為された半
   導体メモリにおいて、 上記取り出し電極が上記ゲート電極間に設けた平坦化絶
   縁膜をこれの裏面から側面を経て表面に至るように囲ん
   で形成されてなる ことを特徴とする半導体メモリ
2. （２）容量素子の下側電極が平坦化絶縁膜をこれの裏面
   から側面を経て表面に至るように囲んで形成され、 上記下側電極上に容量素子の上側電極が形成されてなる ことを特徴とする請求項（１）記載の半導体メモリ
3. （３）容量素子の下側電極が上側電極の側面を経て周縁
   部の表面に折り返され、 上記上側電極の一部が上記下側電極の上記折り返された
   部分上を覆うようにされてなる ことを特徴とする請求項（１）記載の半導体メモリ