JPS6324660A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS6324660A JPS6324660A JP61168557A JP16855786A JPS6324660A JP S6324660 A JPS6324660 A JP S6324660A JP 61168557 A JP61168557 A JP 61168557A JP 16855786 A JP16855786 A JP 16855786A JP S6324660 A JPS6324660 A JP S6324660A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
（従来の技術）
ダイナミックＲＡＭの集積度の向上に伴ってメモリセル
の面積が年々縮小されて来ており、キャパシタ面積の縮
小によるセル容量の減少が問題となっている。このよう
なセル容量の減少は、アルファ線によるソフトエラーの
発生を引起こす原因となっている。そこで、半導体基板
の表面に溝を設け、そこにキャパシタを形成することに
よって、小さなキャパシタ面積で充分なセル容量が得ら
れる半導体装置を製造することが試みられている。この
ような半導体装置を第１４図に示す。
の面積が年々縮小されて来ており、キャパシタ面積の縮
小によるセル容量の減少が問題となっている。このよう
なセル容量の減少は、アルファ線によるソフトエラーの
発生を引起こす原因となっている。そこで、半導体基板
の表面に溝を設け、そこにキャパシタを形成することに
よって、小さなキャパシタ面積で充分なセル容量が得ら
れる半導体装置を製造することが試みられている。この
ような半導体装置を第１４図に示す。
第１４図において、例えばＰ型シリコン基板１１にはフ
ィールド酸化１１１２が形成されている。まず基板１１
にＷ４１３を形成し、この溝１３の側壁および底部に不
純物を拡散してｎ型不純物領域１４を形成する。次に、
溝１３に沿って半導体基板１１にキャパシタ酸化膜１５
を形成し、溝１３を埋め込むようにしてこのキャパシタ
酸化膜１５上に導電材料を堆積させることによりキャパ
シタ電極１６を形成する。
ィールド酸化１１１２が形成されている。まず基板１１
にＷ４１３を形成し、この溝１３の側壁および底部に不
純物を拡散してｎ型不純物領域１４を形成する。次に、
溝１３に沿って半導体基板１１にキャパシタ酸化膜１５
を形成し、溝１３を埋め込むようにしてこのキャパシタ
酸化膜１５上に導電材料を堆積させることによりキャパ
シタ電極１６を形成する。
次に、このようにして形成されたキャパシタ以外の基板
１１上にゲート酸化ｊｉ１７を介してトランスファゲー
ト電極１８を形成する。そしてこのトランスファゲート
電極１８の両側における基板１１にソースおよびドレイ
ン領域となるｎ＋型不純物領域１９および２０を形成し
てトランスファトランジスタを形成する。
１１上にゲート酸化ｊｉ１７を介してトランスファゲー
ト電極１８を形成する。そしてこのトランスファゲート
電極１８の両側における基板１１にソースおよびドレイ
ン領域となるｎ＋型不純物領域１９および２０を形成し
てトランスファトランジスタを形成する。
このようにして形成されるＭＯ８型ダイナミックＲＡＭ
は、１トランジスタ１キヤパシタ型と称されるものであ
り、その動作は次の通りである。
は、１トランジスタ１キヤパシタ型と称されるものであ
り、その動作は次の通りである。
まず書込み時においては、ｎ＋型不純物領域２０に電荷
を与え、トランスファゲート電極１８を選択状態にする
ことによって、電荷をｎ＋型不純物領域１９を介してｎ
型不純物領域１４へ伝達する。このｎ型不純物領域１４
はキャパシタ酸化膜１５を介してキャパシタ電極１６と
対向しており、例えば接地電位に維持されているキャパ
シタ電極１６とｎ型不純物領域との間には一定の静電容
量が存在するのでそこには電荷が蓄積される。この状態
でトランスファゲート電極１８が非選択状態になるとそ
の電荷は保持される。またこの状態でトランスファゲー
ト電極１８を選択状態にするとｎ型不純物領域１４に保
持されていた電荷がｎ＋型不純物領域２０に伝達される
。
を与え、トランスファゲート電極１８を選択状態にする
ことによって、電荷をｎ＋型不純物領域１９を介してｎ
型不純物領域１４へ伝達する。このｎ型不純物領域１４
はキャパシタ酸化膜１５を介してキャパシタ電極１６と
対向しており、例えば接地電位に維持されているキャパ
シタ電極１６とｎ型不純物領域との間には一定の静電容
量が存在するのでそこには電荷が蓄積される。この状態
でトランスファゲート電極１８が非選択状態になるとそ
の電荷は保持される。またこの状態でトランスファゲー
ト電極１８を選択状態にするとｎ型不純物領域１４に保
持されていた電荷がｎ＋型不純物領域２０に伝達される
。
しかしながら、このように製造されたダイナミックＲＡ
Ｍにおいて、ますます微細化が進むにつれて素子分離領
域が縮小されることにより、キャパシタ間のリーク電流
が問題となってくる。そこで、キャパシタ面積および素
子分離領域を縮小させることなく、セル面積の微細化を
図るために、トランスファトランジスタとキャパシタと
を３次元的に形成することが試みられている。すなわち
、トランスファトランジスタをキャパシタが形成される
溝の土壁部に形成するものである。しかし、トランスフ
ァトランジスタをこのように形成すると、そのゲート電
極形成部における半導体基板への不純物のイオン注入が
困難となり、トランスファトランジスタのゲート閾値の
制郊が困難となる。
Ｍにおいて、ますます微細化が進むにつれて素子分離領
域が縮小されることにより、キャパシタ間のリーク電流
が問題となってくる。そこで、キャパシタ面積および素
子分離領域を縮小させることなく、セル面積の微細化を
図るために、トランスファトランジスタとキャパシタと
を３次元的に形成することが試みられている。すなわち
、トランスファトランジスタをキャパシタが形成される
溝の土壁部に形成するものである。しかし、トランスフ
ァトランジスタをこのように形成すると、そのゲート電
極形成部における半導体基板への不純物のイオン注入が
困難となり、トランスファトランジスタのゲート閾値の
制郊が困難となる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、集積
度を向上させても充分なキャパシタ容量が確保でき、し
かもトランスファトランジスタのゲート閾値を効果的に
制御できる半導体記憶装置およびその製造方法を提供し
ようとするものである。
度を向上させても充分なキャパシタ容量が確保でき、し
かもトランスファトランジスタのゲート閾値を効果的に
制御できる半導体記憶装置およびその製造方法を提供し
ようとするものである。
［発明の構成］
（問題点を解決するための手段と作用）すなわちこの発
明に係る半導体記憶装置およびその製造方法にあっては
、開口部がテーパ面を有する溝を半導体基板に形成して
、上記テーパ面を利用してトランスファトランジスタを
キャパシタと共に３次元的に形成するようにしたもので
ある。このような半導体記憶装置にあっては、トランス
ファトランジスタのゲート同値を制御するための不純物
のイオン注入が容易に行なえるようになるものである。
明に係る半導体記憶装置およびその製造方法にあっては
、開口部がテーパ面を有する溝を半導体基板に形成して
、上記テーパ面を利用してトランスファトランジスタを
キャパシタと共に３次元的に形成するようにしたもので
ある。このような半導体記憶装置にあっては、トランス
ファトランジスタのゲート同値を制御するための不純物
のイオン注入が容易に行なえるようになるものである。
（実施例）
以下図面を参照してこの発明の一実施例を説明する。第
１図乃至第５図はこの発明に係る半導体記憶装置をその
製造工程にしたがって示すものであって、まず第１図に
示すように、Ｐ型シリコン基板２７の一部にフィールド
酸化膜２２を形成する。
１図乃至第５図はこの発明に係る半導体記憶装置をその
製造工程にしたがって示すものであって、まず第１図に
示すように、Ｐ型シリコン基板２７の一部にフィールド
酸化膜２２を形成する。
次にこのフィールド瀕化膜２２をマスクとして例えばヒ
素を１０１０１ｓＣ程度の比較的高いドーズ量で基板２
１にイオン注入し、ｎゝ型のソース・ドレイン領域２３
を形成する。そして、フィールド酸化１９２２およびｎ
＋型のソース・ドレイン領域２３の上に例えば３０００
オングストロームのｃｖｏｍ化膜２４を堆積し、このＣ
ＶＤＩ！ｌｌ化１９２４上に例えば３０００オングスト
ロームのシリコン窒化ｌＩ２５を堆積する。
素を１０１０１ｓＣ程度の比較的高いドーズ量で基板２
１にイオン注入し、ｎゝ型のソース・ドレイン領域２３
を形成する。そして、フィールド酸化１９２２およびｎ
＋型のソース・ドレイン領域２３の上に例えば３０００
オングストロームのｃｖｏｍ化膜２４を堆積し、このＣ
ＶＤＩ！ｌｌ化１９２４上に例えば３０００オングスト
ロームのシリコン窒化ｌＩ２５を堆積する。
次に、第２因に示すように、シリコン窒化膜２５および
ＣＶＤ！ｌ！化膜２４を反応性イオンエツチング（ＲＩ
Ｅ）により選択的にエツチングして開口部を形成した後
、シリコン窒化膜２５およびｃｖｏａ化１Ｉ２４をマス
クとしてＲＩＥによりシリコン基板２１に溝２６を形成
する。この溝２６の深さは約３ミクロン程度のものであ
る。次に溝２６に沿ってリン−ケイ酸ガラス（ＰＳＧ）
！ｌ！２７を全面に堆積し、熱処理により溝２６の側Ｗ
および底部の基板２１内に不純部を拡散させ不純物ｎ−
層２８を形成する。
ＣＶＤ！ｌ！化膜２４を反応性イオンエツチング（ＲＩ
Ｅ）により選択的にエツチングして開口部を形成した後
、シリコン窒化膜２５およびｃｖｏａ化１Ｉ２４をマス
クとしてＲＩＥによりシリコン基板２１に溝２６を形成
する。この溝２６の深さは約３ミクロン程度のものであ
る。次に溝２６に沿ってリン−ケイ酸ガラス（ＰＳＧ）
！ｌ！２７を全面に堆積し、熱処理により溝２６の側Ｗ
および底部の基板２１内に不純部を拡散させ不純物ｎ−
層２８を形成する。
次に、第３図に示すように、ＰＳＧＩＩＩＩ２７をエッ
チバックし、満２６の内面を熱酸化することによりキャ
パシタ酸化膜２９を溝２６に沿って形成する。この後、
溝２６を埋め込むようにして例えば比較的高濃度のリン
を含む多結晶シリコンから成るｉｌｌ材料３０を溝２６
内部に堆積させ、この導電材料３０部がキャパシタ電極
として使用されるようにする。次に、熱酸化により導電
材料３０上に厚めの酸化絶縁膜２９ａを形成する。この
酸化絶縁膜２９ａの膜厚は例えば３０００オングストロ
ームである。
チバックし、満２６の内面を熱酸化することによりキャ
パシタ酸化膜２９を溝２６に沿って形成する。この後、
溝２６を埋め込むようにして例えば比較的高濃度のリン
を含む多結晶シリコンから成るｉｌｌ材料３０を溝２６
内部に堆積させ、この導電材料３０部がキャパシタ電極
として使用されるようにする。次に、熱酸化により導電
材料３０上に厚めの酸化絶縁膜２９ａを形成する。この
酸化絶縁膜２９ａの膜厚は例えば３０００オングストロ
ームである。
次に、第４図に示すように、ＣＶＤ酸化膜２４をウェッ
トエツチングすることによりその一部を除去して、溝２
６の上部のＣＶＤ酸化膜２４を選択的に後退させる。そ
して、水酸化カリウムを使用して溝２６の上部すなわち
ｎ＋型ソース・ドレインｗＡｔｔ２３、不純物ｎ−層２
８を選択的にエツチングして、溝２Ｂの開口部が両方向
に開くようにしたテーパ面２６０ 、２６１を形成する
。この場合、酸化絶縁膜２９ａは厚めに形成されている
ので、ＣＶＤＩ化膜２４のウェットエツチング後にもそ
の一部が残存され、水酸化カリウムを使用したエツチン
グによるキャパシタ電極３０への影響が防止される。
トエツチングすることによりその一部を除去して、溝２
６の上部のＣＶＤ酸化膜２４を選択的に後退させる。そ
して、水酸化カリウムを使用して溝２６の上部すなわち
ｎ＋型ソース・ドレインｗＡｔｔ２３、不純物ｎ−層２
８を選択的にエツチングして、溝２Ｂの開口部が両方向
に開くようにしたテーパ面２６０ 、２６１を形成する
。この場合、酸化絶縁膜２９ａは厚めに形成されている
ので、ＣＶＤＩ化膜２４のウェットエツチング後にもそ
の一部が残存され、水酸化カリウムを使用したエツチン
グによるキャパシタ電極３０への影響が防止される。
次に、第５因に示すように、シリコン窒化ｌ！２５およ
びＣＶＤ酸化膜２４を全面エッチバックする。
びＣＶＤ酸化膜２４を全面エッチバックする。
次に、テーパ面２６０ 、２６１および導電材Ｆ１３０
を含む基板２１上に熱酸化によってトランスファゲート
酸化膜３２を形成する。そして溝２６のテーパ面２ＧＯ
２２６１におけるチャネル形成部３１にホウ素をドーズ
１１１ｘｌＯ１２Ｃｍ４でイオン注入する。これにより
、トランスファゲートトランジスタのゲート ゛閾値
を効果的に制御することができるようになる。
を含む基板２１上に熱酸化によってトランスファゲート
酸化膜３２を形成する。そして溝２６のテーパ面２ＧＯ
２２６１におけるチャネル形成部３１にホウ素をドーズ
１１１ｘｌＯ１２Ｃｍ４でイオン注入する。これにより
、トランスファゲートトランジスタのゲート ゛閾値
を効果的に制御することができるようになる。
次に、トランスファゲート酸化ＩＩＷ３２上に不純物を
含む多結晶シリコン膜３３を堆積する。そして、この多
結晶シリコン膜３３をバターニングしてトランスファゲ
ート電極を形成して、ダイナミックＲＡＭを製造する。
含む多結晶シリコン膜３３を堆積する。そして、この多
結晶シリコン膜３３をバターニングしてトランスファゲ
ート電極を形成して、ダイナミックＲＡＭを製造する。
第６図はこのようにして製造されたダイナミッりＲＡＭ
を示す平面図であって、５１は素子分離領域、５２はビ
ット線、５３は溝型キャパシタ、５４はワード線である
。第１図乃至第５図は、第６図の線Ａ−８から見た断面
構造を示すものである。
を示す平面図であって、５１は素子分離領域、５２はビ
ット線、５３は溝型キャパシタ、５４はワード線である
。第１図乃至第５図は、第６図の線Ａ−８から見た断面
構造を示すものである。
上記実施例においては、基板２１に溝２６を形成した後
に、この溝２６内部にキャパシタ電極となる導電材料３
０を堆積し、次に溝２１の上部を選択的にエツチングし
て開口部がテーパ面２６０ 、２６１を有するように形
成して、その側壁をチャネルとしてトランスファゲート
トランジスタを形成したが、以下に第２の実施例として
説明するように、基板２１の表面にテーパ面２６０ 、
２６１を有する溝を形成した後に溝２６を形成すること
も可能である。
に、この溝２６内部にキャパシタ電極となる導電材料３
０を堆積し、次に溝２１の上部を選択的にエツチングし
て開口部がテーパ面２６０ 、２６１を有するように形
成して、その側壁をチャネルとしてトランスファゲート
トランジスタを形成したが、以下に第２の実施例として
説明するように、基板２１の表面にテーパ面２６０ 、
２６１を有する溝を形成した後に溝２６を形成すること
も可能である。
第７図乃至第９図は、上記のような半導体記憶装置を製
造する他の例を説明するための図であって、まず第１図
で示したようにシリコン基板２１の表面にｎ＋型ソース
・ドレイン領域２３、さらに絶縁性の膜２４．２５を形
成する。そして、第７図に示すように、バターニングし
てシリコン窒化膜２５だけをＲＩＥにより選択的にエツ
チングし、次にＣＶＤ酸化膜２４をウェットエツチング
により一部除去し、ｃｖｏｍ化膜２４の開口部をシリコ
ン窒化膜２５よりも後退させる。そして、水酸化カリウ
ムを使用してｎ＋型ソース・ドレイン領域２３およびシ
リコン基板２１を選択的にエツチングし、テーパ面２６
０ 、２６１を有する開口部を形成する。次に全面に例
えば膜厚が７００オングストロームの薄めのＣＶＤシリ
コン窒化膜２５ａを堆積する。
造する他の例を説明するための図であって、まず第１図
で示したようにシリコン基板２１の表面にｎ＋型ソース
・ドレイン領域２３、さらに絶縁性の膜２４．２５を形
成する。そして、第７図に示すように、バターニングし
てシリコン窒化膜２５だけをＲＩＥにより選択的にエツ
チングし、次にＣＶＤ酸化膜２４をウェットエツチング
により一部除去し、ｃｖｏｍ化膜２４の開口部をシリコ
ン窒化膜２５よりも後退させる。そして、水酸化カリウ
ムを使用してｎ＋型ソース・ドレイン領域２３およびシ
リコン基板２１を選択的にエツチングし、テーパ面２６
０ 、２６１を有する開口部を形成する。次に全面に例
えば膜厚が７００オングストロームの薄めのＣＶＤシリ
コン窒化膜２５ａを堆積する。
次に、第８図に示すように、シリコン窒化膜２５ａをＲ
ＩＥによりエッチバックする。この結果、シリコン窒化
１１２５ａは部分的に残存し、この残存されたシリコン
窒化膜２５ａとシリコン窒化［！Ｉ２５をマスクとして
半導体基板２１をＲＩＥにより選択的にエツチングする
ことによりテーパ面２６０ 、２６１を有する開口部の
中心に溝２６を形成する。そして、テーパ面２６０ 、
２６１を含み溝２６に沿って全面にリン−ケイ酸ガラス
（ＰＳＧ）［１２７を堆積して熱処理を行なうことによ
り、溝２６の側壁および底部の半導体基板２１に不純物
ｎ−層２８を形成する。
ＩＥによりエッチバックする。この結果、シリコン窒化
１１２５ａは部分的に残存し、この残存されたシリコン
窒化膜２５ａとシリコン窒化［！Ｉ２５をマスクとして
半導体基板２１をＲＩＥにより選択的にエツチングする
ことによりテーパ面２６０ 、２６１を有する開口部の
中心に溝２６を形成する。そして、テーパ面２６０ 、
２６１を含み溝２６に沿って全面にリン−ケイ酸ガラス
（ＰＳＧ）［１２７を堆積して熱処理を行なうことによ
り、溝２６の側壁および底部の半導体基板２１に不純物
ｎ−層２８を形成する。
次に、第９図に示すように、ＰＳＧ膜２７をエッチバッ
クした後、熱酸化により溝２６の内側の表面にキャパシ
タ酸化膜２９を形成し、次に溝２６を埋め込むようにし
て例えば不純物を含む多結晶シリコンから成る導電材料
３０を全面に堆積する。そしてこの導電材料３０を満２
６の開口部までエツチング除去し、溝２６内部に残存し
ている導電材料３０をキャパシタ電極として使用する。
クした後、熱酸化により溝２６の内側の表面にキャパシ
タ酸化膜２９を形成し、次に溝２６を埋め込むようにし
て例えば不純物を含む多結晶シリコンから成る導電材料
３０を全面に堆積する。そしてこの導電材料３０を満２
６の開口部までエツチング除去し、溝２６内部に残存し
ている導電材料３０をキャパシタ電極として使用する。
以後、上記した第１の実施例と同様な製造工程でダイナ
ミックＲＡＭを製造する。
ミックＲＡＭを製造する。
第１０図乃至第１２図は、ざらに他の例を説明するため
の図であって、開口部にテーパ面が形成された溝を２つ
の素子領域に分離し、この分離された各素子領域にトラ
ンジスタをそれぞれ形成するようにしたものである。す
なわち、第１０図に示すように、第１の実施例と同様な
工程で溝２６を形成した後、例えば膜厚が７００オング
ストロームの薄めのシリコン窒化１１１２５ｂを基板２
１の全面に堆積し、そしてこのシリコン窒化ｆｉ！２５
ｂをエッチバックして、溝２６の底部にシリコン基板２
１が露出するようにする。そして、フィールド反転防止
のだめのイオン注入を行なうことにより溝２６の底部に
Ｐ−の不純物領域４０を形成する。次に熱酸化によりフ
ィールド酸化３１４１を形成し、Ｐ−の不純物領域４０
とフィールド酸化膜４１とにより素子分離領域を形成す
る。
の図であって、開口部にテーパ面が形成された溝を２つ
の素子領域に分離し、この分離された各素子領域にトラ
ンジスタをそれぞれ形成するようにしたものである。す
なわち、第１０図に示すように、第１の実施例と同様な
工程で溝２６を形成した後、例えば膜厚が７００オング
ストロームの薄めのシリコン窒化１１１２５ｂを基板２
１の全面に堆積し、そしてこのシリコン窒化ｆｉ！２５
ｂをエッチバックして、溝２６の底部にシリコン基板２
１が露出するようにする。そして、フィールド反転防止
のだめのイオン注入を行なうことにより溝２６の底部に
Ｐ−の不純物領域４０を形成する。次に熱酸化によりフ
ィールド酸化３１４１を形成し、Ｐ−の不純物領域４０
とフィールド酸化膜４１とにより素子分離領域を形成す
る。
次に、第１１図に示すように、シリコン窒化膜２５オよ
び２５ｂを全面エッチバックした後、第１の実施例と同
様な工程で不純物ｎ−！！２８、キャパシタ酸化膜２９
および導電材料３０によるキャパシタ電極を形成する。
び２５ｂを全面エッチバックした後、第１の実施例と同
様な工程で不純物ｎ−！！２８、キャパシタ酸化膜２９
および導電材料３０によるキャパシタ電極を形成する。
次にバターニングして一部除去したＣＶＤ酸化膜２４を
マスクとして、水酸化カリウムを使用して満２６の上部
を選択的にエツチングして、テーパ面２６０ 、２６１
を形成する。
マスクとして、水酸化カリウムを使用して満２６の上部
を選択的にエツチングして、テーパ面２６０ 、２６１
を形成する。
次に、第１２図に示すように、テーパ面２６０および２
６１にトランＺ）？ゲート絶縁膜３２を形成した後、ト
ランスファゲートトランジスタのゲートしきい値υ１１
！ａ用のイオン注入を行ない、そして、不純物を含む多
結晶シリコン膜をその上層に堆積する。そしてこの多結
晶シリコン膜をバターニングして選択的にエツチングし
、テーパ面２６ｏ。
６１にトランＺ）？ゲート絶縁膜３２を形成した後、ト
ランスファゲートトランジスタのゲートしきい値υ１１
！ａ用のイオン注入を行ない、そして、不純物を含む多
結晶シリコン膜をその上層に堆積する。そしてこの多結
晶シリコン膜をバターニングして選択的にエツチングし
、テーパ面２６ｏ。
２６１を有する開口部の側壁にゲート電極３３を形成す
る。次に、このようにして形成されたゲート電極３３を
マスクとしてイオン注入することによりｎ＋型のソース
・ドレイン領域４２を形成する。そして全面にＣＶＤ酸
化膜を堆積し、これを層間絶縁膜４３とする。次いで、
ｎ＋型のソース・ドレイン領域４２の表面のＣＶＤ酸化
膜４３をエツチング除去した後、例えばＡλ膜を全面に
蒸着し、これをバターニングしてビット線４４として使
用する。
る。次に、このようにして形成されたゲート電極３３を
マスクとしてイオン注入することによりｎ＋型のソース
・ドレイン領域４２を形成する。そして全面にＣＶＤ酸
化膜を堆積し、これを層間絶縁膜４３とする。次いで、
ｎ＋型のソース・ドレイン領域４２の表面のＣＶＤ酸化
膜４３をエツチング除去した後、例えばＡλ膜を全面に
蒸着し、これをバターニングしてビット線４４として使
用する。
第１３図はこのように形成されたダイナミックＲＡＭを
示す平面図であり、第１０図乃至第１２図はそれぞれ第
１３図の線Ｃ−Ｄから見た断面構造に対応するものであ
る。ダイレクトコンタクト６１はｎ＋型のソース・ドレ
イン領域４２とビット線４４のコンタクト部に対応し、
６２は溝型のキャパシタ電極３０および溝底部に形成し
た素子弁ｗ１領域に対応し、ワード線６３およびビット
線６４は、ｎ＋型のソース・ドレイン領域４２Ｉ３よび
ビット線４４に対応している。
示す平面図であり、第１０図乃至第１２図はそれぞれ第
１３図の線Ｃ−Ｄから見た断面構造に対応するものであ
る。ダイレクトコンタクト６１はｎ＋型のソース・ドレ
イン領域４２とビット線４４のコンタクト部に対応し、
６２は溝型のキャパシタ電極３０および溝底部に形成し
た素子弁ｗ１領域に対応し、ワード線６３およびビット
線６４は、ｎ＋型のソース・ドレイン領域４２Ｉ３よび
ビット線４４に対応している。
［発明の効果］
以上のようにこの発明によれば、トランスファトランジ
スタおよびキャパシタを３次元的に形成しているため、
メモリセルの集積度を向上させても充分なキャパシタ容
量が確保でき、しかも溝のテーパ面を有する開口部の側
壁にトランジスタを形成するようにしたのでこのトラン
ジスタのゲートの閾値を効果的に制御できるようになる
。
スタおよびキャパシタを３次元的に形成しているため、
メモリセルの集積度を向上させても充分なキャパシタ容
量が確保でき、しかも溝のテーパ面を有する開口部の側
壁にトランジスタを形成するようにしたのでこのトラン
ジスタのゲートの閾値を効果的に制御できるようになる
。
第１図乃至第５図はこの発明の第１の実施例であるダイ
ナミックＲＡＭの製造工程を説明する断面図、第６図は
第１の実施例のダイナミックＲＡＭを示す平面図、第７
図乃至第９図はこの発明の第２の実施例であるダイナミ
ックＲＡ Ｎ４の製造工程を説明する断面図、第１０図
乃至第１２図はこの発明の第３の尋実施例であるダイナ
ミックＲＡＭの製造工程を説明する断面図、第１３図は
第３の実施例のダイナミックＲＡＭを示す平面図、第１
４図は従来のダイナミックＲＡＭの構造を示す断面図で
ある。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３、４２−・・ｎ＋のソース・ドレイン領域、
２４・・・ＣＶＤ酸化膜、２５・・・シリコン窒化膜、
２６・・・溝、２８・・・不純物ｎ−層、２９・・・キ
ャパシタ酸化膜、３０・・・キャパシタ電極、３２・・
・ゲート酸化膜、３３・・・ゲート電極、４０・・・Ｐ
−の不純ｖ！Ｊ＃４域、４１・・・フィールド酸化膜、
４３・・・ＣＶＤＭ化膜、４４・・・ビット線、２６０
゜２６１・・・テーパ面。 出願人代理人 弁理士 鈴江武彦 第５図 第６図 第１図 第２図 第３図 第４図
ナミックＲＡＭの製造工程を説明する断面図、第６図は
第１の実施例のダイナミックＲＡＭを示す平面図、第７
図乃至第９図はこの発明の第２の実施例であるダイナミ
ックＲＡ Ｎ４の製造工程を説明する断面図、第１０図
乃至第１２図はこの発明の第３の尋実施例であるダイナ
ミックＲＡＭの製造工程を説明する断面図、第１３図は
第３の実施例のダイナミックＲＡＭを示す平面図、第１
４図は従来のダイナミックＲＡＭの構造を示す断面図で
ある。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３、４２−・・ｎ＋のソース・ドレイン領域、
２４・・・ＣＶＤ酸化膜、２５・・・シリコン窒化膜、
２６・・・溝、２８・・・不純物ｎ−層、２９・・・キ
ャパシタ酸化膜、３０・・・キャパシタ電極、３２・・
・ゲート酸化膜、３３・・・ゲート電極、４０・・・Ｐ
−の不純ｖ！Ｊ＃４域、４１・・・フィールド酸化膜、
４３・・・ＣＶＤＭ化膜、４４・・・ビット線、２６０
゜２６１・・・テーパ面。 出願人代理人 弁理士 鈴江武彦 第５図 第６図 第１図 第２図 第３図 第４図
Claims (5)
- （１）第１導電型の半導体基板と、 この半導体基板の主表面に開口するように 形成された溝と、 この溝の開口部に、上記主表面に連続され るように形成したテーパ面と、 上記テーパ面を含む溝の開口部周囲の上記 半導体基板主表面に形成された第２導電型の第１の拡散
層と、 上記溝の側壁および底部に沿つて上記第１ の拡散層とは離隔した状態で形成される第２導電型の第
２の拡散層と、 上記溝の第２の拡散層表面に形成される第 １の絶縁膜と、 この第１の絶縁膜によって上記第２の拡散 層と絶縁された状態で上記溝内に埋め込み形成される第
１の導電層と、 上記溝のテーパ面に第２の絶縁膜を介して 形成される第２の導電層とを具備し、 上記第１および第２の拡散層と上記第２の 絶縁膜と上記第２の導電層とによりトランスファ用トラ
ンジスタが構成され、上記第２の拡散層と上記第１の絶
縁膜と上記第１の導電層とにより記憶用キャパシタが構
成されるようにしたことを特徴とする半導体記憶装置。 - （２）第１導電型の半導体基板の主表面に素子分離領域
を形成する工程と、 上記半導体基板の主表面に第２導電型の第 １の拡散層を形成する工程と、 上記半導体基板を選択的にエッチングして この半導体基板に溝を形成する工程と、 上記溝の側壁および底部に沿って上記第１ の拡散層と離隔した第２導電型の第２の拡散層を形成す
る工程と、 上記溝の第２の拡散層表面に第１の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第１の絶 縁膜上に導電材料を堆積して第１の導電層を形成する工
程と、 上記溝の開口部を選択的にエッチングして 上記基板表面に上記溝を連続させるテーパ面を形成する
工程と、 上記テーパ面を含み上記半導体基板表面、 さらに上記第１の導電層上に第２の絶縁膜を形成する工
程と、 上記テーパ面に不純物をイオン注入する工 程と、 上記第２の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第１の拡散
層と上記第２の拡散層との間に第２の導電層を形成する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - （３）第１導電型の半導体基板の主表面に素子分離領域
を形成する工程と、 上記半導体基板の主表面に第２導電型の第 １の拡散層を形成する工程と、 上記半導体基板を選択的にエッチングして この半導体基板にテーパ面を有する開口部を形成する工
程と、 上記テーパ面を有する開口部の中心位置を 選択的にエッチングして、上記半導体基板に溝を形成す
る工程と、 上記溝の側壁および底部に沿って上記第１ の拡散層と離隔した第２導電型の第２の拡散層を形成す
る工程と、 上記溝の第２の拡散層表面に第１の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第１の絶 縁膜上に導電材料を堆積して第１の導電層を形成する工
程と、 上記テーパ面を含み上記半導体基板表面、 さらに上記第１の導電層上に第２の絶縁膜を形成する工
程と、 上記テーパ面に不純物をイオン注入する工 程と、 上記第２の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第１の拡散
層と上記第２の拡散層との間に第２の導電層を形成する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - （４）第１導電型の半導体基板と、 この半導体基板の主表面に開口するように 形成された溝と、 この溝の開口部に、この溝を上記主表面に 連続させるように形成したテーパ面と、 上記溝の両側に位置して上記半導体基板表 面にそれぞれ形成される第２導電型の第１の拡散層と、 上記溝の両側壁に沿つてそれぞれ分離され るように形成される第２導電型の第２の拡散層と、上記
溝の両側壁にそれぞれ形成された第２ の拡散層を分離するように上記溝の底部に形成される素
子分離領域と、 上記溝の第２の拡散層表面に形成される第 １の絶縁膜と、 上記溝内に上記第１の絶縁膜によって上記 第２の拡散層と絶縁された状態で埋め込み形成される第
１の導電層と、 上記溝の両側のテーパ面に第２の絶縁膜を 介してそれぞれ形成される第２の導電層とを具備し、 上記第１および第２の拡散層と上記第２の 絶縁膜と上記第２の導電層とにより２つのトランスファ
用トランジスタが構成され、上記第２の拡散層と上記第
１の絶縁膜と上記第１の導電層とにより２つの記憶用キ
ャパシタが構成されるようにしたことを特徴とする半導
体記憶装置。 - （５）第１導電型の半導体基板を選択的にエッチングし
てこの半導体基板に溝を形成する工程と、上記溝の底部
に素子分離領域を形成する工 程と、 上記溝の両側壁に沿つてそれぞれ分離され た第２導電型の第２の拡散層をそれぞれ形成する工程と
、 上記溝の第２の拡散層表面に第１の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第１の絶 縁膜上に導電材料を堆積して第１の導電層を形成する工
程と、 上記溝の開口部を選択的にエッチングして 上記基板表面に上記溝を連続させるテーパ面を形成する
工程と、 上記溝の両側に位置するようにして上記半 導体基板表面に第１の拡散層をそれぞれ形成する工程と
、 上記テーパ面に不純物をイオン注入する工 程と、 上記溝のテーパ面を含み上記半導体基板表 面、さらに上記第１の導電層上に第２の絶縁膜を形成す
る工程と、 上記第２の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第１の拡散
層と上記第２の拡散層との間に第２の導電層を形成する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168557A JPS6324660A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168557A JPS6324660A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324660A true JPS6324660A (ja) | 1988-02-02 |
Family
ID=15870232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168557A Pending JPS6324660A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324660A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269150A (ja) * | 1988-09-05 | 1990-03-08 | Okada Shokuryo Kk | 即席玄米食品の製造方法 |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| WO1997020337A2 (de) * | 1995-11-28 | 1997-06-05 | Siemens Aktiengesellschaft | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
| WO2009014168A1 (ja) | 2007-07-24 | 2009-01-29 | Nippon Steel Materials Co., Ltd. | 半導体装置用ボンディングワイヤおよびワイヤボンディング方法 |
| US8247911B2 (en) | 2007-01-15 | 2012-08-21 | Nippon Steel Materials Co., Ltd. | Wire bonding structure and method for forming same |
| US9331049B2 (en) | 2008-07-11 | 2016-05-03 | Nippon Steel & Sumikin Materials Co., Ltd. | Bonding structure of bonding wire |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134385A (en) * | 1976-05-04 | 1977-11-10 | Siemens Ag | Semiconductor memory |
| JPS61124167A (ja) * | 1984-08-31 | 1986-06-11 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル |
| JPS61285752A (ja) * | 1985-06-12 | 1986-12-16 | Sanyo Electric Co Ltd | 半導体記憶装置 |
-
1986
- 1986-07-17 JP JP61168557A patent/JPS6324660A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS52134385A (en) * | 1976-05-04 | 1977-11-10 | Siemens Ag | Semiconductor memory |
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| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| WO1997020337A2 (de) * | 1995-11-28 | 1997-06-05 | Siemens Aktiengesellschaft | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
| WO1997020337A3 (de) * | 1995-11-28 | 1997-10-23 | Siemens Ag | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
| US8247911B2 (en) | 2007-01-15 | 2012-08-21 | Nippon Steel Materials Co., Ltd. | Wire bonding structure and method for forming same |
| WO2009014168A1 (ja) | 2007-07-24 | 2009-01-29 | Nippon Steel Materials Co., Ltd. | 半導体装置用ボンディングワイヤおよびワイヤボンディング方法 |
| US8102061B2 (en) | 2007-07-24 | 2012-01-24 | Nippon Steel Materials Co., Ltd. | Semiconductor device bonding wire and wire bonding method |
| US9112059B2 (en) | 2007-07-24 | 2015-08-18 | Nippon Steel & Sumikin Materials Co., Ltd. | Bonding wire for semiconductor device |
| EP2950335A2 (en) | 2007-07-24 | 2015-12-02 | Nippon Steel & Sumikin Materials Co., Ltd. | Semiconductor device bonding wire and wire bonding method |
| EP2960931A2 (en) | 2007-07-24 | 2015-12-30 | Nippon Steel & Sumikin Materials Co., Ltd. | Copper bond wire |
| US9331049B2 (en) | 2008-07-11 | 2016-05-03 | Nippon Steel & Sumikin Materials Co., Ltd. | Bonding structure of bonding wire |
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